JPH03165545A - 高性能オーバーモールド型電子デバイス及びその製造方法 - Google Patents

高性能オーバーモールド型電子デバイス及びその製造方法

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JPH03165545A
JPH03165545A JP2285703A JP28570390A JPH03165545A JP H03165545 A JPH03165545 A JP H03165545A JP 2285703 A JP2285703 A JP 2285703A JP 28570390 A JP28570390 A JP 28570390A JP H03165545 A JPH03165545 A JP H03165545A
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JP
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layer
layers
substrate
lead
insert
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JP2285703A
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English (en)
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Michael B Mcshane
ミツシエル・ビー・マクシエイン
Paul Lin
ポール・リン
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Original Assignee
Motorola Inc
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電子デバイスに関し、かつその−局面において
はさらに具体的に例えば集積回路のようなデバイスをパ
ッケージ封止された高性能オーバーモールド型電子デバ
イス（ｈｉｇｈ　ｐｅｒｆｏｒｍａｎｃｅ　ｏｖｅｒｍ
ｏｌｄｅｄ　ｅｌｅｃｔｒｏｎｉｃ　ｄｅｖｉｃｅ）及
びその製造方法に関する。
〔従来の技術〕
集積回路（ＩＣｓ）の製造技術における絶えざる目標か
、回路をより小型化し、より高密度化し、かつ、より高
速な動作速度を得ることにあるのは、既知である。最も
進んだエミッタ結合論理回路（ＥＣＬ）によるゲートア
レイの製品は、多重接地及びパワープレーン（電力用導
電体層）をその製品の適切な機能のために必要としてい
る。典型的にはこれらの多重接地及びパワープレーンは
、導電体及び誘電体材料からなる多くの層を有するプリ
ント回路基板（ＰＣＢ）のような基板の手段によって与
えられ、導電体層は接地及びパワープレーンを提供する
。
ＩＣの製造及び使用においてますます重要となり配慮す
べきことは、ＩＣが収納されるパッケージであることも
またよ（知られている。ＩＣがパッケージ封止されるモ
ジュールまたはケーシングは、ＩＣの最終コスト、性能
及び寿命において、重大な要因である。例えば、ＩＣが
より高密度化されるにつれて、効率のよい方法でＩＣか
ら発生した熱エネルギーを消散させることは、出来る限
りＩＣの有効寿命を長（する点で、ますます重要となる
。集積回路が高密度化される点に関して更に別に配慮す
べきことは、パッケージへのリードの本数及びリードか
ら集積回路パッドへの接続点数が増加することであり、
これは製造の複雑性を増し、最終製品のコストへの追加
となるが、増加したより高価な材料のみに関係するだけ
でなく、製造コストもまた増加する。これらの考慮すべ
き点は既に述べられたように、高速集積回路の要求に関
して一層重大となる。
集積回路（ＩＣ）デバイス設計に影響を与える他の要因
は、表面実装技術の出現であり、これによればスペース
は節約され、回路ボード内の貫通孔を通るリードを延ば
すことによるよりはむしろ、回路ボードの導電体パター
ン上にデバイス／ぐツケージを直接的に実装することに
よって、ＰＣＢ上において節約されている。表面実装技
術を使用する上での問題点の１つは以下のようなことで
ある。即ち、高性能、多重層ＰＣＢは一般的に、デバイ
スを孔貫通によって実装することを必要とし、−刃表面
実装デバイスは、わずかに２〜３層しか許容できないと
いうことである。さらに、回路ボードスペースは表面実
装パッケージによって節約されるが、他に注意すべきこ
とは、ＩＣパッケージのリードは、その導電体パターン
に対して実装されるべきリードの同一平面性（平坦性）
に対し特別の注意を払い、より注意深く製造しなければ
ならないことである。もしもリードの同一平面性が失わ
れるならば、大多数のリードの平面から逸脱したリード
において、接続ができな（なるという結果を生ずるであ
ろう。
〔発明が解決しようとする課題〕
従って、集積回路のようなパッケージ封止された電子部
品を提供する技術の継続する目標は、最低コストで信頼
性高く製造できる装置の構成において、これらの多くの
目標を十分に定められるように設計することである。
従って、本発明の目的は上記の目標を具えた高性能オー
バーモールド型電子デバイス及びその製造方法を提供す
ることである。
〔課題を解決するための手段〕
本発明の一実施例に従って以下のような電子デバイスが
提供されている。即ち、複数のプレーナ層を有し、その
少なくとも１層は誘電体層であり、少なくとも一層は導
電体層であるそれ自体が複数のプレーナ層からなる基板
を具備する電子デバイスが提供されている。その導電体
層は、例えばパワープレーン或いは信号プレーンであり
、他の導電体層は、この基板内においてこれらの目的の
ために配置されている。基板はまた、複数の層を貫通す
る少なくとも１個の孔を有し、その孔はこれらの層に対
して実質的に垂直になされている。これらの層内にはま
たキャビティーがあり、−面では、このキャビティーは
これらの層の中心にあってもよく、或いはまた中心にあ
ることが必ずしも必要とされるものではない。近位端部
及び遠位端部を有する、少なくとも１つのリードが存在
し、近位端部は複数の層を通る孔を貫通し、さらに、導
電体層に電気的に接続されている。デバイスはまた、誘
電体層に隣接するプレーナ熱伝導体インサートを有し、
このインサートは第１側面及び第２側面を有し、また、
これらの層内のキャビティーを通して突き出した第１側
面の上にはペデスタルが存在する。−面において、熱伝
導体インサートは打抜加工（ｓｔａｍｐｉｎｇ）等によ
り銅板から製造される。表面と裏面を有する、例えば、
ＩＣのような電子部品は、熱伝導体インサートのペデス
タル」二にその裏面によって実装される。この電子部品
の表面は、１つまたはそれ以上の導電体層に対して電気
的に接続されている。デバイスはまた、その基板及び電
子部品を取り囲む適当な高性能プラスチックのような誘
電体材料のボディーを有し、リードの遠位端部及び熱伝
導体インサートの第２側面の少なくとも１部分は、その
ボディーによって取り囲まれていない構成を有する。
〔概　要〕
高速集積回路（ＩＣ）のような高性能電子デバイスが提
供されている。デバイスは、その中にキャビティーを有
する多重層からなる基板を有する。リードはその基板内
の孔の中に配置され、基板内の導電体パターン或いは導
電体層に対して、はんだ付けもしくは他の方法によって
電気的に接続されている。熱伝導体インサート（ｔｈｅ
ｒｍａｌｌｙｃｏｎｄｕｃｔｉｖｅ　１ｎｓｅｒｔ）は
基板の１つの側面（ｓｉｄｅ）に対して実装されている
。インサートは基板内のキャビティー（ｃａｖｉｔｙ）
を通り突出するペデスタル（ｐｅｄｅｓｔａｌ）を有す
る。さらにＩＣのような電子部品はペデスタル上におい
て実装され、しかも基板の層の内の１つの層上の導電体
金属パターンに対して電気的に接続されている。このア
センブリーは、さらに誘電体材料で被覆され、パッケー
ジボディーを形成してもよいが、リードの遠位端部（ｄ
ｉｓｔａｌ　ｅｎｄ）とインサートの裏面は露出された
ままにされていてもよい。ＩＣチップ或いは他の部品は
インサート上において直接的に実装されることから、チ
ップから発生される熱は、パッケージの１面を実効的に
形成するインサートを通して、パッケージの外に直接的
に放散される。露出されたリードは、表面実装技術に適
合する形状を含む、所望の構成に形成可能である。多重
層基板の使用は、デバイスそれ自体の中にエミッタ結合
論理回路（ＥＣＬ）によるゲートアレーのような高速集
積回路用の接地及びパワープレーンを含むことを可能に
する。
〔実施例〕
本発明は今より、種々の図面（第１図及び第２図）を参
照してより詳細に説明されるであろう。
第１図及び第２図においては、様々な部分の釣り合いが
正しくないのが認められるであろう。例えば、第１図及
び第２図の両方の厚さは、明瞭にするため誇張されてい
る。第１図に図示されるのは、高性能電子部品デバイス
のい（つかの内部領域の分解図である。このデバイスは
全体としてはｌ０として参照され、第２図の断面構造図
において完全に示されている。デバイスＩＯの中心部分
には多重層基板１２がある。この基板は複数のプレーナ
層を有し、例えば底面層１４のような複数の層の内の少
なくとも１つの層は誘電体層或いは絶縁層であり、層１
６のような他の層の少なくとも１つの層は導電体層であ
る。この導電体層１６は、ＰＣＢ及び他のこのような基
板上において通常見出されるようなパターン層であって
もよ（、集積回路である電子部品２２のパッド２０に接
続するために、複数の端末または領域（ｌａｎｄ）　ｌ
　８を保有していてもよい。導電体パターン１８は、銅
、アルミニウム、金等のような、通常使用されるどのよ
うな材料でもよい。
しかしながら、デバイス１０がＥＣＬＩＣのような最も
高速な回路部品としての、必要な高性能特性を有するた
めには、基板１２はまた接地プレーン２４及びパワープ
レーン２６のような他の導電体層を有するであろうとい
うことが、認められるのであろう。もちろん、所望する
限り数多くの他の層も提供されるであろう。
スルーホール（貫通孔）２８とかみ合い一致するように
対応してパターン内に、複数のリード３０を収容するた
めに、基板Ｉ２はまた、複数の貫通孔２８とともに供給
されるであろう。このような基板１２内の実際の貫通孔
２８の数は、第１図に図示されるものよりもはるかに多
いことは容易に理解されるであろう。説明を明瞭にする
ために、少数の貫通孔だけが図示されている。基板１２
はまたキャビティー２９を有し、このキャビティ＝はあ
る形式においては基板Ｉ２の中央に配置されていてもよ
いが、必ずしも中央である必要はない。キャビティー２
９は基板Ｉ２の面内に沿った横方向の位置に存在してい
る。第１図に図示するように、基板！２の上面層はまた
ＩＣ２２への接続のために、広く開放され、導電体金属
パターンＩ６の領域（ｌａｎｄ）　ｌ　８を露出させる
。チップから様々な距離にある領域（１ａｎｄ　）を有
する様々な層或いは“段（ｓｔｅｐｓ）”を使用するの
は、多数の接続点を有するチップをワイヤボンデングす
るためであることは、技術的によく知られていることで
ある。
一つの局面においては、リード３０はリードフレームク
ワドラント（ｌｅａｄ　ｆｒａｍｅ　ｑｕａｄｒａｎｔ
）３２の一部分であってもよい。再び、リード３０は第
１図において実際に図示される数よりもかなり多数であ
ることが普通である。一般に、リード３０は適当な、基
板！２に電気的に接続するための近位端部３４を有し、
また、リードフレームバー（Ｉｅａｄ　ｆｒａｍｅ　ｂ
ａｒ）　３８によって一時的に保持されている遠位端部
３６は、最終的には切断され、遠位端部３６がパッケー
ジＩＯの外部リードを形成することを可能にする。リー
ドフレームパー３８には孔３９が供給され、これは、取
付は及び／またはモールド成型の期間中に位置合わせア
ラインメントを補助するために働く。もしもリード３０
がクワドラント３２によって提供されるならば、部品２
２を取り囲む４個のクワドラント３２が全体のリードフ
レームを形成するということは容易に理解されるであろ
う。通常存在する他の３個のクワドラントは第１図には
図示されていない。リードフレームは、直線で囲まれた
一つの部品として作られることも可能であり、通常もま
たそのように製造されている。クワドラント３２が使用
されるのは、それがコストを低減化するためである。
クワドラント３２の内の１個が取扱い中または組立て中
に損傷を受けた場合には、全リードフレームを交換する
必要はなく、他のクワドラント３２によってそれは取り
替え可能である。従って、クワドラントによる設計が使
用されたときの方が、製造コストは少なくてすむ。第１
図のリードフレームクワドラント３２の特殊な構成にお
いて、リード３０の近位端部３４は、近位端部３４を貫
通孔２８に挿入させるため、許容誤差を含み、クワドラ
ント３２の面に約９０’になるように形成されているこ
とに注意して下さい。これが、“約９０°（ｓｕｂｓｔ
ａｎｔｉａｌｌｙ９０°）″の定義である。クワドラン
ト３２は、この構成においては基板１２の面に平行であ
る。
第１図に図示される高性能電子デバイスｌＯの別の重要
な部分は第１側面４２及び第２側面４４を有するプレー
ナ熱伝導体インサート４０である。ここで、第１側面４
２は追加のペデスタル４６を所有する。熱伝導体インサ
ート４０は、熱を放散するのに有用な、いかなる通常の
材料で製造されていてもよく、銅、アルミニウム等を含
むが、これらに限定されない。インサート４０は基板１
２の底面に相接するように設計さるべきで、ペデスタル
４６は基板１２内のキャビティー２９を通り突出し、Ｉ
Ｃ２２をささえることが可能である。さらに加えて、も
しもインサート４０が、第２図より明白に示されるよう
に、リード３０の下に延びるほど十分広いベース４８を
所有するように設３ｔされる場合には、リードの短絡を
防止するために、リード３０が、普通は熱伝導体である
とともに導電体であるインサート４０に接触しないよう
に、十分な間隙（ギャップ）５０が提供されるべきであ
る。あるいは逆に、ベース４８は、り一ド３０の下に置
かれる程広くないように作ることも可能であり、この場
合には間隙（ギャップ）５０は全く必要ないであろう。
ペデスタル４６が追加的に存在しない場合には、平坦な
ダイ（ｄｉｅ）領域が第１側面４２上に単に存在するこ
とになる。そして第１側面は同じ場所に配置される場合
には基板１２によって覆われるのではな（てむしろキャ
ビティー２９を通して露出されている。従って、平坦な
ダイ領域はチップ２２を直接的に収容することになる。
ペデスタル４６を使Ｒ１することは、基板１２の層数を
含む多数の要因に依存するであろう。
プレーナ熱伝導体インサート４６は、何らかの適当なる
熱伝導体材料からも形成することができ、その熱伝導体
材料は、銅、アルミニウム、鉄、及びそれらの合金、高
伝導セラミックス等及びそれらの組合、せを含んでいて
もよく或いはまた、それに限定されるものでもない。
ＩＣチップ２２はボンディングパッド２ｏを持つ正面５
２と及び裏面５４とを所有する。第２図でチップ２２は
、その裏面５４によってペデスタル４６へ、ダイボンデ
ィングか或いはまた他の実装方法で取付けられ、正面５
２上のボンディングパッド２０は、端子１８に対してワ
イヤボンド５６または他の通常の技術によってポンディ
ング結合されることが明白であろう。基板Ｉ２は、誘電
体材料のパッケージボディー５８によって覆われまたは
、カプセル封止化されるが、リード３０の遠位端部３６
は露出状態で、インサート４０の第２側面４４はオープ
ン状態のままにしておかれる。導電体パターン１６及び
端子１８を有する基板１２の部分は、また露出され、前
述のボンデングが行なわれるのを可能にする。ボンデン
グの後にダイコート材料６０が、チップ２２及びボンド
５６の上におかれ、カバー６２がボディー５８上の正し
い位置に供給され密閉されるために、従ってチップ２２
は完全に保護される。ダイコート材料６０は技術的に既
知で、チップ２２及びそのワイヤボンド５６を保護する
、普通の粘性物質（材料）からなる。リード３０の遠位
端部３６は、平らなリードフレームパー３８より切断さ
れ、第２図の左側のＪリードによって、または、第２図
の右側に示されるかもめの翼形（ｇｕｌｌ　ｗｉｎｇ　
５ｈａｐｅ）にみられるような、表面実装デバイスに対
して適切な構成に形成される。そのような表面実装リー
ド型はさらに、突合せリード型（ｂｕｔｔ　１ｅａｄ　
５ｈａｐｅＳ）を含むか、それに限定はされない。
本発明の高性能デバイス■０は、それが組み立てられる
手順に関連し説明されるであろう。以上に説明された関
連部品が全部供給されたと仮定すれば、まず、クラドラ
ント３２上のリード３０の近位端部３４が、必要ならば
、適当な構成に形成される。第１図に示す実施例におい
て、近位端部３４は、リッドラント３２の面に約９０°
に形成される。それからこの近位端部３４は、基板１２
の対応する孔２８に挿入され、基板１２の適当な導電体
層に対して、決まった場所ではんだ付けされ、或いは取
り付けられる。これは、通常行なわれる、ピングリッド
アレー（ＰＧＡ）のピンが、ＰＧＡ基板に取り付けられ
る方法と同じような方法で実行される。インサート４０
はそこで、基板１２の底部の決まった位置に保持される
ので、ぺデスタル４６は基板１２のキャビティー２９を
通り突出する。この段階（ｓｔｅｐ）は、工業的に一般
的に使用される、いかなる非導電性接着剤の手段によっ
ても達成できる。この接着剤はたとえそうであったとし
ても必ずしも熱伝導性である必要はない。このアセンブ
リーは通常のトランスファーモールディング（ｔｒａｓ
ｆｅｒ　ｍｏｌｄｉｎｇ）またはオーバーモールディン
グ（ｏｖｅｒ　ｍｏｌｄｉｎｇ）技術を使用して誘電体
材料のボデイー５８のケース内にカプセル封入される。
アセンブリが第２図に示すように方向付けられていると
すれば、“上部”モールドプラテン（ｍｏｌｄ　ｐｌａ
ｔｅｎ）は６４において示すような輪郭を有するであろ
う。本発明の高性能ＩＣパッケージ１０の利点は、イン
サート４０はチップ２２から熱を放散させるためのヒー
トシンクまたは熱を放散させるための熱導通（チャネル
）機構として役立つのみならず、また、トランスファー
モールド工程においてはインサート４０は上部モールド
６４に対抗する圧力を及ぼすことである。そこでモール
ドの中で、上面及び底面の圧力はモールド内において互
いに釣り合うことからボディー５８は、複製可能な材質
で形成され、その後の製造作業領域においてモールド“
鋳ぼり（ｆｌａｓｈ）”即ち余分のプラスチックが残る
ことは少ない。さらに加えて、ワイヤボンド５６が実装
される導電体層１６による金属パターンの表面は、モー
ルド材料か無いように保つことができる。即ち、インサ
ート４０は、モールドがダイ取付は及びワイヤボンド領
域を密閉し、その領域を望ましくない鋳ばり（ｆｌａｓ
ｈ）及び樹脂にじみ（ｒｅｓｉｎ　ｂｌｅｅｄ）から防
止することを、可能にするであろう。
モールドはまた、リード３０の遠位端部３６が露出され
たままになるように、設計されるべきである。そして、
インサート４０の第２側面４４か露出されたままで、第
２図に図示するとおりにパッケージから外部により有効
に熱を（導通チャネルを通して）放散するように、設計
される必要がある。
本発明の構造及び製造工程はまた、初めに述べた同一平
面性（ｃｏｐｌａｎａｒｉｔｙ）の問題を解決する。
従来は、同一平面状のリードを有する表面実装デバイス
を提供することは、リードフレームクワドラント（ｌｅ
ａｄ　ｆｒａｍｅ　ｑｕａｄｒａｎｔｓ）３２が用いら
れる時には、各クワドラントは他のものと独立している
ことから、特に問題点がある。換言すれば、複数の部分
リードフレームを使用することによるコストの節約は、
最終製品において、同一平面性に関する間０題か多いと
いう欠点を有する。すでに述べたように、一体型のリー
ドフレーム（ｏｎｅ−ｐｉｅｃｅｌｅａｄ　ｆｒａｍｅ
）が使用される時でも、これは問題である。しかしなが
ら、リード３０の遠位端部３６はモールドの分割線（ｐ
ａｒｔｉｎｇ　１ｉｎｅ）においてモールドを脱出し、
或いは２つの半割りモールドの間においてモールドを結
合するようにモールド成型動作は設計されるにちがいな
いことから、この問題点は本発明によって解決される。
従って、モー／トド自体は、リード３０をパッケージ７
０フアイル（輪郭）における共通面において保持するの
で、リードの挿入及びはんだ付け、或いは内部基板１２
の取付は実装によって起るいかなる歪みも、モールド成
型動作において直され、また、リードは同一平面化され
る。リードがパッケージボディーからの出口として、全
部同一平面であらねばならないことは重要である。同一
平面性は、ＰＣＢ上のパッケージの表面実装技術を信頼
性あるものにする。
ボディー５８のモールド成型の後に、ＩＣダイまたはチ
ップ２２は、ペデスタル４６に対してその裏面５４を介
して取り付けまたはダイボンディングされる。この接続
は、出来る限り直接的に、また、通常のエポキシ、はん
だ等のような熱伝導性を阻害しない接着剤を用いて行な
われるべきである。チップ２２の表面５２上のボンディ
ングパッド２０はそこで、ワイヤボンド（結合）５６、
または、テープボンディング（ＴＡＢ）　、または他の
適当な方法のような他の技術によって、導電体材料パタ
ーン１６に対して電気的に接続される。ワイヤボンド５
６及びダイ２２は、それから“ダイコート（ｄｉｅ　ｃ
ｏａｔ）″プロセス工程において保護材料によって被覆
される。カバー６２がその位置に置かれ、エポキシ材料
、溶接、または他の適当な技術で密閉される。タイバー
３８はデバイスのテスト、及び引き続くリード形成及び
ＰＣＢに対するデバイスの取り付は実装のため、除去さ
れる必要がある。リード３０は、もしもパッケージがチ
ップキャリヤアセンブリー内に配置され或いは、表面実
装に対しては、かもめ翼（ｇｕｌｆ　ｗｉｎｇ）型、Ｊ
リード型、または、突合せリード構成（ｂｕｔｔ　１ｅ
ａｄ　ｃｏｎｆｉｇｕｒａｔｉｏｎｓ）を含むが、しか
しそれらには限定されない、適当な形状に形成される場
合には、平坦になされるであろう。そしてその結果とし
てこのデバイス１０は、プリント回路基板上に実装され
る準備が完了される。本発明のデバイス１０は、リード
が形成される方法に依存して、様々な位置においてＰＣ
Ｂ上に実装可能なことは注意されるべきである。デバイ
スＩＯは、インサート４０の露出した第２側面４４がＰ
ＣＢに向かうようにも、または、ＰＣＢと反対に向かう
ようにも、取り付は実装可能である。多くの場合には、
第２側面４４をＰＣＢから反対に向けることが選択され
、回路及びＰＣＢからの熱を（熱導通チャネルを通して
）放散するのに役立てられる。
特許請求がなされる発明の範囲から逸脱することな（、
多くの修正が構造及び工程の中でなされうるだろう。例
えば、多層基板がすでに使用されているか、本発明の基
板は、２個またはそれ以上のレベルのパターン図形を有
するように、またそこで２個またはそれ以上のレベルの
ワイヤボンド棚を持つように適合させることも可能であ
る。このような技術はすでに、数多くのボンディングパ
ッドを有する非常に大きなダイには使用されている。
【図面の簡単な説明】
第１図は本発明による高性能電子デバイスのいくつかの
部品の分解組立図である。 第２図は、本発明による組立アセンブルされたＩＣデバ
イスの横断面構造図である。 １０・・・電子部品デバイス（パッケージ）、１２・・
・基板、　＋４・・・底面層、１６・・・導電体層、１
８・・・導電体パターン（領域）、２０・・・（ボンデ
ィング）パッド、２２・・・電子部品（ＩＣ，チップ）
、２４・・・接地プレーン、２６・・・パワープレーン
、２８・・・貫通孔（スルーホール〉、２９・・・キャ
ビティー、３０・・・リード、３２・・・クワドラント
（ｑｕａｄｒａｎｔｓ　）、３４　・・・近位端部（ｐ
ｒｏｘｉｍａｌ　ｅｎｄ）　、３６−遠位端部（ｄｉｓ
ｔａｌ　ｅｎｄ）　、３８−・・リードフレームバー、
３９　・・・孔（ｈｏｌｅ）、４０−（ブレーナ熱伝導
）インサート、４２・・・第１側面、４４・・・第２側
面、４６・・・ペデスタル、４８・・・ベース、５０・
・・間隙（ギヤ７プ）、５２・・・表面、５４・・・裏
面、５６・・・（ワイヤ）ボンド、５８・・・パッケー
ジボディー、６０・・・（ダイ）コート材料、６２・・
・カバー、６４・・・上部モールドプラテン

Claims (1)

  1. 【特許請求の範囲】 １、少なくとも１層が誘電体層であり少なくとも１層が
    導電体層である複数のプレーナ層と、複数のプレーナ層
    を貫通する少なくとも１つの孔と、及び 複数の層内のキャビティーとを有する基板と、近位端部
    及び遠位端部を有し、近位端部は複数の層を通る孔を貫
    通し、かつ導電体層に電気的にさらに接続されるリード
    と、 誘電体層に隣接し、第１側面及び第２側面を有し、ダイ
    領域が複数の層内のキャビティーを通じ露出した第１側
    面に存在する、熱伝導体インサートと、 表面及び裏面を有し、裏面は熱伝導体インサートのダイ
    領域上に実装され、表面は導電体層に電気的に接続され
    る電子部品と、及び 基板及び電子部品を取り囲み、リードの遠位端部及び熱
    伝導体インサートの第２側面の少なくとも１部分がそれ
    自体によって取り囲まれない、誘電体材料のボデイーと
    、 を有する基板を含む高性能オーバーモールド型電子デバ
    イス。 ２、少なくとも１層が誘電体層であり少なくとも１層が
    導電体層である複数のプレーナ層と、複数のプレーナ層
    を貫通する少なくとも１つの孔と、及び 複数の層内のキャビティーと、 近位端部及び遠位端部を有し、近位端部は複数の層を通
    る孔を貫通し、かつ導電体層に電気的にさらに接続され
    るリードと、 誘電体層に隣接し、第１側面及び第２側面を有し、ペデ
    スタルがその層の中のキャビティーを通じ突出した第１
    面に存在する熱伝導体インサートと、表面及び裏面を有
    し、裏面は熱伝導体インサートのペデスタル上に実装さ
    れ、表面は導電体層に電気的に接続される電子部品と、
    及び 基板及び電子部品を取り囲み、リードの遠位端部及び熱
    伝導体インサートの第２側面の少なくとも１部分がそれ
    自体によって取り囲まれない、誘電体材料のボディーと
    、を有する基板を含む高性能オーバーモールド型電子デ
    バイス。 ３、少なくとも１層が誘電体層であり、少なくとも１層
    が導電体層である複数のプレーナ層と、複数の層に実質
    的に垂直な複数の層を貫通する少なくとも１つの孔と、
    及び 複数の層内を貫通するキャビティーとを有する基板と、 各々、近位端部、ボディー部分、遠位端部を有し、近位
    端部は複数の層を通る孔を貫通し、かつ導電体層にさら
    に電気的に接続され、ボディー部分は基板に平行であり
    、近位端部とリードボディーとのなす角度が実質的に９
    ０度である基板内の孔に対するリードと、 誘電体層に隣接し、第１側面及び第２側面を有し、層内
    のキャビティーを通して突出する第１側面上にペデスタ
    ルが存在するプレーナ熱伝導インサートと、 表面及び裏面を有し、裏面は熱伝導体インサートのペデ
    スタル上に実装され、表面は導電体層に電気的に接続さ
    れる電子部品と、及び 基板及び電子部品を取り囲み、リードの遠位端部及び熱
    伝導体インサートの第２側面の少なくとも１部分がそれ
    自体により取り囲まれない誘電体材料のボディーとを含
    む高性能オーバーモールド型電子デバイス。 ４、少なくとも１層が誘電体層で少なくとも１層がパタ
    ーニングされた導電体層で、また少なくとも１層は接地
    用導電体層、少なくとも１層は電力用導電体層である、
    複数のプレーナ層と、 実質的に複数の層に垂直な、複数の層を貫通する少なく
    とも１つの孔と、及び 複数の層を貫通するキャビティーとを有する基板と、 各々、近位端部、ボディー部分及び遠位端部を有し、近
    位端部は複数の層を通る孔を貫通し、かつ導電体層に電
    気的にさらに接続され、ボディー部分は基板に平行であ
    り、近位端部とリードボディーとの間の角度が実質的に
    ９０度である基板内の孔に対するリードと、 誘電体層に隣接し、第１側面及び第２側面を有し、層内
    のキャビティーを通して突出する第１側面上にペデスタ
    ルが存在するプレーナ熱伝導インサートと、 表面及び裏面を有し、裏面は熱伝導体インサートのペデ
    スタル上に実装され、表面は導電体層に電気的に接続さ
    れる電子部品と、及び 基板及び電子部品を取り囲み、リードの遠位端部及び熱
    伝導インサートの第２側面の少なくとも１部分がそれ自
    体により取り囲まれない誘電体材料のボディーと、 表面実装に適する、型式がＪリード、ガルウイング（ｇ
    ｕｌｌｗｉｎｇ）及びバットリード（ｂｕｔｔｌｅａｄ
    ）からなるグループより選択されるリードの遠位端部と
    を含む表面実装用高性能オーバーモールド型電子デバイ
    ス。 ５、少なくとも１層が誘電体層であり、少なくとも１層
    が導電体層である複数のプレーナ層と、複数の層に実質
    的に垂直な、複数の層を貫通する少なくとも１つの孔と
    、及び 複数の層内のキャビティーとを含む基板を供給する工程
    と、 近位端部及び遠位端部を有するリードを供給する工程と
    、 第１側面及び第２側面を有し、ペデスタルがその層の中
    のキャビティーに通する第１側面上に存在する、プレー
    ナ熱伝導体インサートを供給する工程と、 複数の層を貫通する孔へのリードの近位端部を挿入する
    工程と、 導電体層へのリードの近位端部を電気的に接続する工程
    と、 層の中のキャビティーを通りペデスタルが突出するよう
    に、基板へプレーナ熱伝導体インサートを実装する工程
    と、 リードの遠位端部及び熱伝導体インサートの第２側面の
    少なくとも１部分を露出したままにし、ペデスタル及び
    導電体層の少なくとも一部分の上に開口部を残したまま
    、基板のまわりの誘電体材料のボディーをモールドする
    工程と、 ボンディングパッドを有する表面と熱伝導体インサート
    のペデスタルへ取り付けられた裏面とを有する電子部品
    を実装する工程と、 導電体層へ電子部品の表面上のボンディングパッドを電
    気的に接続する工程と、及び 誘電体材料のボデイー内の開口部を密閉する工程とを含
    む、高性能オーバーモールド型電子デバイスの製造方法
    。
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