KR20060008026A - 반도체소자의 패드부 - Google Patents

반도체소자의 패드부 Download PDF

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Abstract

본 발명은 반도체소자의 패드부에 관해 개시한 것으로서, 다수개의 패드와, 패드와 동일층에 형성되며 상기 패드의 양단에 다수개 배열되어 일정 신호량을 가지는 제 1바이어스 배선과, 제 1바이어스 배선의 하부에서 상기 제 1바이어스 배선과 교차되는 방향으로 다수개 배열되되 그 일단이 상기 패드의 하부를 관통하도록 배열되는 일정 신호량을 가지는 제 2바이어스 배선을 포함하여 구성된다.
따라서, 본 발명은 일정 신호량을 가지는 제 2바이어스 배선이 제 1바이어스 배선과 수직인 방향으로 배열되다가 인접한 2개 이상의 패드 하부에서 제 1바이어스 배선과 동일 방향으로 상기 패드를 관통되도록 배열됨으로써, 칩 크기의 증가없이 패드부의 빈공간을 활용할 수 있다. 즉, 본 발명은 배선증가로 인한 가용면적을 칩 크기 대비 패드 할당영역만큼 칩 크기의 감소를 가져오는 이점이 있다.

Description

반도체소자의 패드부{pad part of semiconductor device}
도 1은 반도체소자에서의 통상적인 패드 배치영역을 보인 평면도.
도 2는 종래 기술에 따른 반도체소자의 패드부를 보인 평면도.
도 3은 도 2의 A-B선의 절단면을 보인 단면도.
도 4는 본 발명에 따른 반도체소자의 패드부를 보인 평면도.
도 5는 도 4의 C-D선을 따라 절단한 면을 보인 단면도.
본 발명은 반도체소자에 관한 것으로서, 구체적으로는 일정 신호량을 가지는 바이어스 배선을 사용하는 반도체소자의 패드부에 관한 것이다.
반도체소자에서는 패드는 본딩패드, 프로브 테스트를 위한 프로브 패드로 이루어지며, 상기 패드는, 통상적으로, 도 1에 도시된 바와 같이, 메모리 어레이부(1)의 주변부(2)에 배열되는 LOC타입이 있다. 이 외에도, 상기 패드는 메모리 어레이 중앙부에 배열되기도 하고 또는 상기 메모리 어레이 주변부 및 중앙부에 동시에 배열되는 경우도 있다. 여기서, 도 1은 반도체소자에서의 통상적인 패드 의 배치영역을 보인 평면도이다.
이하에서는 반도체소자의 패드부가 메모리 어레이 주변부에 배열된 것을 예로하여 설명하기로 한다.
도 2는 종래 기술에 따른 반도체소자의 패드부를 보인 평면도로서, 제 1바이어스 배선은 패드의 양단에 나란히 배열되어 있으며, 제 2바이어스 배선은 제 1바이어스 배선의 하부에서 제 1바이어스 배선과 교차되는 방향으로 배열된 상태를 보인 것이다.
또한, 도 3은 도 2의 A-B선의 절단면을 보인 단면도이다.
종래 기술에 따른 반도체소자의 패드부는, 도 2 및 도 3에 도시된 바와 같이, 중앙부위에 다수개의 패드(11)가 배열되어 있다. 또한, 상기 패드(11)열의 양단에는 동일 평면 상에서 다수개 배열되어 일정 신호량을 가지는 제 1바이어스 배선(13)이 배열되어 있다. 상기 제 1바이어스 배선(13)은 Va1, Vb1, Vc1, Vx1으로 각각 표시되어 있다.
한편, 상기 패드(11)와 상기 제 1바이어스 배선(13)의 하부에는 제 2바이어스 배선(15)이 제 1바이어스 배선(13)과 교차하는 방향으로 다수개 배열되어 일정 신호량을 가진다. 상기 제 2바이어스 배선(15)은 Vd,Ve로 각각 표시되어 있다.
미설명된 도면부호 17은 하층에 해당되는 바이어스 배선으로서, 제 2바이어스 배선(15)과 콘택되어 전기적으로 연결된다.
상기 구성을 가진 종래 기술에 따른 반도체소자의 패드부는, 패드(11)열 양단에 Va1, Vb1, Vc1, Vx1으로 각각 표시된 제 1바이어스 배선(13)이 각각의 패드와 연결되어 반도체 소자의 동작이 이루어진다. 이 경우, 패드(11)와 제 1바이어스 배 선(13)은 동일층에 사용하는 것이 일반적이다.
또한, Vd 및 Ve로 표시된 제 2바이어스 배선(15)은 제 1바이어스 배선(13)의 하위층으로서, 제1바이어스 배선(13)과는 수직인 방향으로 배치된다.
한편, 최하층에 해당되는 바이어스 배선(17)은 Mz1으로 바이어스된 배선이며, 제 1바이어스 배선(13)과 동일한 방향으로 배열된다.
반도체소자가 고집적화되고 다가능화되면서 반도체소자 내에서 많은 바이어스 배선들이 필요한 반면에, 바이어스 배선이 많아짐에도 불구하고 패드부 내의 면적은 한정되어 있다. 따라서, 배선 수의 증가에 따라 칩 크기를 증가시켜야 하는데, 이는 반도체소자의 경쟁력을 저하시키는 요인이 된다.
이러한 방법 외에도, 칩 크기를 증가시키지 않고도 배선의 폭 및 간격을 줄이는 방법이 제안된 바가 있으나, 배선의 저항(resistance)과 용량(capacitance)의 증가로 동작 성능이 저하되는 문제점이 있다.
따라서, 상기 문제점을 해결하고자, 본 발명의 목적은 일정 신호량을 가지는 제 2바이어스 배선을 패드의 하부에 관통되도록 배열함으로써, 패드부의 빈공간을 활용할 수 있는 반도체소자의 패드부를 제공하려는 것이다.
상기 목적을 달성하고자, 본 발명에 따른 반도체소자의 패드부는 다수개의 패드와, 패드와 동일층에 형성되며 상기 패드의 양단에 다수개 배열되어 일정 신호량을 가지는 제 1바이어스 배선과, 제 1바이어스 배선의 하부에서 상기 제 1바이어 스 배선과 교차되는 방향으로 다수개 배열되되 그 일단이 상기 패드의 하부를 관통하도록 배열되는 일정 신호량을 가지는 제 2바이어스 배선을 포함하여 구성된 것을 특징으로 한다.
상기 제 2바이어스 배선은 그 일단이 적어도 상기 인접한 2개 이상의 패드 하부를 관통하도록 배열된 것이 바람직하다.
상기 패드는 본딩패드 및 프로브패드를 포함한 것이 바람직하다.
상기 제 1바이어스 배선은 VDD,VSS,VDDQ,VSSQ,VDDL,VSDL 및 VREF 를 포함하는 것이 바람직하다.
상기 각각의 제 1및 제 2바이어스 배선은 신호량이 동일한 것을 포함한다.
본 발명에 따른반도체 소자의 패드부는 다수개의 패드와, 패드와 동일층에 형성되며 패드의 양단에 다수개 배열되어 일정 신호량을 가지는 제 1바이어스 배선과, 제 1바이어스 배선의 하부에서 상기 제 1바이어스 배선과 교차되는 방향으로 다수개 배열되되, 그 일단이 상기 인접한 2개 이상의 패드 하부를 관통하도록 배열되는 일정 신호량을 가지는 제 2바이어스 배선을 포함하여 구성된 것을 특징으로 한다.
상기 패드는 본딩패드 및 프로브패드를 포함한 것이 바람직하다.
상기 제 1바이어스 배선은 VDD,VSS,VDDQ,VSSQ,VDDL,VSDL 및 VREF를 포함하는 것이 바람직하다.
상기 각각의 제 1및 제 2바이어스 배선은 신호량이 동일한 것을 포함한다.
본 발명은 일정 신호량을 가지는 제 2바이어스 배선이 제 1바이어스 배선과 수직인 방향으로 배열되다가 인접한 2개 이상의 패드 하부에서 제 1바이어스 배선과 동일 방향으로 상기 패드를 관통되도록 배열됨으로써, 칩 크기의 증가없이 패드부의 빈공간을 활용할 수 있다.
즉, 본 발명은 배선증가로 인한 가용면적을 칩 크기 대비 패드 할당영역만큼 칩 크기의 감소를 가져온다.
(실시예)
이하에서 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 패드부를 설명하기로 한다.
본 발명은 일정 신호량을 가지는 제 2바이어스 배선이 인접한 2개 이상의 패드 하부를 관통되도록 배열시켜 칩 크기의 증가없이 패드부의 빈공간을 활용하려는 것이다.
도 4는 본 발명에 따른 반도체소자의 패드부를 보인 평면도이다. 또한, 도 5는 도 4의 C-D선을 따라 절단한 면을 보인 단면도이다.
본 발명에 따른 반도체소자의 패드부는, 도 4 및 도 5에 도시된 바와 같이, 다수개의 패드(21)와, 패드(21)와 동일층에 형성되며 패드(21)의 양단에 다수개 배열되어 일정 신호량을 가지는 제 1바이어스 배선(23)과, 제 1바이어스 배선(23)의 하부에서 제 1바이어스 배선(23)과 교차되는 방향으로 다수개 배열되되 그 일단이 패드(21)의 하부를 관통하도록 배열되는 일정 신호량을 가지는 제 2바이어스 배선(25)을 포함하여 구성된다.
이때, 상기 각각의 제 1및 제 2바이어스 배선(23)(25)은 신호량이 동일한 것 을 포함한다. 또한, 상기 제 2바이어스 배선(25)은 그 일단이 적어도 상기 인접한 2개 이상의 패드(21) 하부를 관통하도록 배열된다.
상기 구성을 가진 본 발명에 따른 반도체소자의 패드부는, 도 4 및 도 5에 도시된 바와 같이, 종래의 패드부에서는 볼 수 없는 Vf 및 Vg로 바이어스된 제 2바이어스 배선(25)이 패드(23)의 하부를 관통한다. 구체적으로는, 제 2바이어스 배선(25)이 2개 이상 인접한 패드(21) 하부를 관통한다.
구체적으로는, 패드부의 중앙부에는 다수의 패드(21)들이 배열되고, 상기 패드열 양단에는 Va2, Vb2, Vc2, Vx2로 각각 표시된 제 1바이어스 배선(23)이 각각의 패드(21)와 연결됨으로써 반도체 소자의 동작이 이루어진다. 이 경우, 패드(21)와 제 1바이어스 배선(23)은 동일층에 사용된다. 여기서, 상기 패드(21)는 본딩패드 및 프로브패드를 포함한다. 또한, 상기 제 1바이어스 배선(23)은 VDD,VSS,VDDQ,VSSQ,VDDL,VSDL 및 VREF를 포함한다.
또한, Vf,Vg로 표시된 제 2바이어스 배선(25)은 제 1바이어스 배선(23)의 하위 층에 배열된 것으로서, 제 1바이어스 배선(23)과는 수직인 방향으로 배치되다가 2개 이상 인접한 패드 하부를 관통하면서 수직으로 꺽여 상기 제 1바이어스 배선(23)과 수평인 방향으로 배열되고, 계속하여 다른 인접한 2개 이상 패드 하부를 관통하도록 배열되거나(Vf 참조), 또는 제 1바이어스 배선(23)과는 수직인 방향으로 배치되다가 2개 이상 인접한 패드 하부를 관통하면서 수직으로 꺽여 제 1바이어스 배선(23)과는 수평인 방향으로 배치되다가 다른 인접한 패드 사이에서 꺽여 다시 제 1바이어스 배선(23)과 수직인 방향으로 배열된다.(Vg참조) 한편, Vd로 표 시된 제 2바이어스 배선(25)은 제 1바이어스 배선(23)과는 수직인 방향으로 배치되되 패드 들 사이 공간에 배열된다.
게다가, 최하층에 해당되는 바이어스 배선은 Mz2으로 바이어스된 배선(27)이며, 제 1바이어스 배선(23)과 동일한 방향으로 배열된다.
본 발명은 파워(power) 뿐만 아니라 일정 신호량을 가지는 모든 배선에 적용가능하고, 배선으로 인한 가용면적을 칩 크기 대비하여 패드 할당 영역만큼 칩 크기를 감소시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명은 일정 신호량을 가지는 제 2바이어스 배선이 제 1바이어스 배선과 수직인 방향으로 배열되다가 인접한 2개 이상의 패드 하부에서 제 1바이어스 배선과 동일 방향으로 상기 패드를 관통되도록 배열됨으로써, 칩 크기의 증가없이 패드부의 쓰지 않는 빈공간을 활용할 수 있다. 즉, 본 발명은 배선증가로 인한 가용면적을 칩 크기 대비 패드 할당영역만큼 칩 크기의 감소를 가져오는 이점이 있다.

Claims (10)

  1. 다수개의 패드와,
    상기 패드와 동일층에 형성되며, 상기 패드의 양단에 다수개 배열되어 일정 신호량을 가지는 제 1바이어스 배선과,
    상기 제 1바이어스 배선의 하부에서 상기 제 1바이어스 배선과 교차되는 방향으로 다수개 배열되되, 그 일단이 상기 패드의 하부를 관통하도록 배열되는 일정 신호량을 가지는 제 2바이어스 배선을 포함한 반도체 소자의 패드부.
  2. 제 1항에 있어서, 상기 패드는 본딩패드 및 프로브패드를 포함한 것을 특징으로 하는 반도체 소자의 패드부.
  3. 제 1항에 있어서, 상기 제 1바이어스 배선은 VDD,VSS,VDDQ,VSSQ,VDDL,VSDL 및 VREF 를 포함하는 것을 특징으로 하는 반도체 소자의 패드부.
  4. 제 1항에 있어서, 상기 제 2바이어스 배선은 그 일단이 적어도 상기 인접한 2개 이상의 패드 하부를 관통하도록 배열된 것을 특징으로 하는 반도체 소자의 패드부.
  5. 제 1항에 있어서, 상기 각각의 제 1및 제 2바이어스 배선은 신호량이 동일한 것을 특징으로 하는 반도체 소자의 패드부.
  6. 다수개의 패드와,
    상기 패드와 동일층에 형성되며, 상기 패드의 양단에 다수개 배열되어 일정 신호량을 가지는 제 1바이어스 배선과,
    상기 제 1바이어스 배선의 하부에서 상기 제 1바이어스 배선과 교차되는 방향으로 다수개 배열되되, 그 일단이 상기 인접한 2개 이상의 패드 하부를 관통하도록 배열되는 일정 신호량을 가지는 제 2바이어스 배선을 포함하여 구성된 것을 특징으로 하는 반도체 소자의 패드부.
  7. 제 6항에 있어서, 상기 패드의 하부에는 바이어스 라인이 구비된 것을 특징으로 하는 반도체소자의 패드부.
  8. 제 6항에 있어서, 상기 패드는 본딩패드 및 프로브패드를 포함한 것을 특징으로 하는 반도체 소자의 패드부.
  9. 제 6항에 있어서, 상기 제 1바이어스 배선은 VDD,VSS,VDDQ,VSSQ,VDDL,VSDL 및 VREF 를 포함하는 것을 특징으로 하는 반도체 소자의 패드부.
  10. 제 6항에 있어서, 상기 각각의 제 1및 제 2바이어스 배선은 신호량이 동일한 것을 특징으로 하는 반도체 소자의 패드부.
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JP2005140499A JP4921724B2 (ja) 2004-07-23 2005-05-13 半導体装置におけるパッド部の配線構造
TW094115695A TWI289919B (en) 2004-07-23 2005-05-13 Wiring structure for a pad section in a semiconductor device
US11/131,099 US7227269B2 (en) 2004-07-23 2005-05-16 Wiring structure for a pad section in a semiconductor device
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100895353B1 (ko) * 2007-10-12 2009-04-29 스테코 주식회사 반도체 패키지

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101053666B1 (ko) 2009-07-31 2011-08-02 주식회사 하이닉스반도체 반도체 장치의 레이아웃 구조
JP5656611B2 (ja) * 2010-12-20 2015-01-21 キヤノン株式会社 半導体装置及び固体撮像装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6248043A (ja) * 1985-08-27 1987-03-02 Nec Corp 半導体集積回路
JPH06120427A (ja) * 1992-10-05 1994-04-28 Toshiba Corp パッド周辺回路
JPH07106522A (ja) * 1993-09-30 1995-04-21 Hitachi Ltd 半導体集積回路
JP3328542B2 (ja) * 1997-03-19 2002-09-24 富士通株式会社 高周波半導体集積回路装置
US6064116A (en) * 1997-06-06 2000-05-16 Micron Technology, Inc. Device for electrically or thermally coupling to the backsides of integrated circuit dice in chip-on-board applications
JP2002050179A (ja) * 2000-08-01 2002-02-15 Fujitsu Ltd 半導体記憶装置
TWI252582B (en) * 2001-02-27 2006-04-01 Sanyo Electric Co Switch circuit device
JP2004055080A (ja) * 2002-07-23 2004-02-19 Renesas Technology Corp 半導体メモリモジュールおよびそれに用いる半導体チップの製造方法
JP2005012209A (ja) * 2003-06-17 2005-01-13 Samsung Electronics Co Ltd 半導体装置の信号バスラインレイアウト構造及びその方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100895353B1 (ko) * 2007-10-12 2009-04-29 스테코 주식회사 반도체 패키지

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Publication number Publication date
JP2006041480A (ja) 2006-02-09
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JP4921724B2 (ja) 2012-04-25
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US7227269B2 (en) 2007-06-05
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