JPH06120427A - パッド周辺回路 - Google Patents
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- JPH06120427A JPH06120427A JP4266133A JP26613392A JPH06120427A JP H06120427 A JPH06120427 A JP H06120427A JP 4266133 A JP4266133 A JP 4266133A JP 26613392 A JP26613392 A JP 26613392A JP H06120427 A JPH06120427 A JP H06120427A
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- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
Abstract
(57)【要約】
【目的】この発明は、入出力パッド相互間の距離を狭く
するとともに、半導体チップの端部に対して垂直方向に
おける長さを短くする。 【構成】入出力パッド12は、半導体チップ11の端部11a
近傍に位置し、この端部11a に沿って複数設けられ、第
１および第２の保護素子13,14 は入出力パッド12を挟む
ように配置されている。前記第１、第２の保護素子13,1
4 および入出力パッド12は半導体チップ11の端部11a と
垂直に形成されている。前記第１の保護素子13は第１の
バイアス用電源Ａｌ配線15a と電気的に接続され、この
バイアス用電源Ａｌ配線15a は前記パッド12に対して半
導体チップ11の端部11a 側に形成されている。前記第２
の保護素子14は第２のバイアス用電源Ａｌ配線15b と電
気的に接続され、このバイアス用電源Ａｌ配線15b は前
記パッド12に対して半導体チップ11の中央部側に形成さ
れている。従って、入出力パッド相互間の距離を狭くで
きる。
するとともに、半導体チップの端部に対して垂直方向に
おける長さを短くする。 【構成】入出力パッド12は、半導体チップ11の端部11a
近傍に位置し、この端部11a に沿って複数設けられ、第
１および第２の保護素子13,14 は入出力パッド12を挟む
ように配置されている。前記第１、第２の保護素子13,1
4 および入出力パッド12は半導体チップ11の端部11a と
垂直に形成されている。前記第１の保護素子13は第１の
バイアス用電源Ａｌ配線15a と電気的に接続され、この
バイアス用電源Ａｌ配線15a は前記パッド12に対して半
導体チップ11の端部11a 側に形成されている。前記第２
の保護素子14は第２のバイアス用電源Ａｌ配線15b と電
気的に接続され、このバイアス用電源Ａｌ配線15b は前
記パッド12に対して半導体チップ11の中央部側に形成さ
れている。従って、入出力パッド相互間の距離を狭くで
きる。
Description
【０００１】
【産業上の利用分野】この発明は、パッド周辺回路に係
わり、特にパッド相互間の距離を狭くしたパッド周辺回
路に関する。
わり、特にパッド相互間の距離を狭くしたパッド周辺回
路に関する。
【０００２】
【従来の技術】図３は、第１の従来の半導体チップの要
部を示すものであり、パッド周辺回路を示す平面図であ
る。半導体チップ１の表面上には図示せぬインナ−リ−
ドと電気的に接続するための入出力パッド２が設けられ
ている。この入出力パッド２は、半導体チップ１の端部
１ａ近傍に位置しており、この端部１ａに沿って複数設
けられている。前記入出力パッド２の両端には第１およ
び第２の保護素子３、４が設けられている。すなわち、
第１および第２の保護素子３、４は入出力パッド２を挟
むように配置されており、前記第１および第２の保護素
子３、４は図示せぬＰチャネルおよびＮチャネルＭＯＳ
トランジスタから構成されている。これら第１、第２の
保護素子３、４および入出力パッド２は一列に並んでお
り、この列は半導体チップ１の端部１ａと平行になって
いる。前記保護素子３、４は前記入出力パッド２と電気
的に接続されている。
部を示すものであり、パッド周辺回路を示す平面図であ
る。半導体チップ１の表面上には図示せぬインナ−リ−
ドと電気的に接続するための入出力パッド２が設けられ
ている。この入出力パッド２は、半導体チップ１の端部
１ａ近傍に位置しており、この端部１ａに沿って複数設
けられている。前記入出力パッド２の両端には第１およ
び第２の保護素子３、４が設けられている。すなわち、
第１および第２の保護素子３、４は入出力パッド２を挟
むように配置されており、前記第１および第２の保護素
子３、４は図示せぬＰチャネルおよびＮチャネルＭＯＳ
トランジスタから構成されている。これら第１、第２の
保護素子３、４および入出力パッド２は一列に並んでお
り、この列は半導体チップ１の端部１ａと平行になって
いる。前記保護素子３、４は前記入出力パッド２と電気
的に接続されている。
【０００３】前記第１の保護素子３は第１のバイアス用
電源Ａｌ配線５ａと電気的に接続されており、このバイ
アス用電源Ａｌ配線５ａは前記入出力パッド２に対して
半導体チップ１の端部１ａ側に形成されている。前記第
２の保護素子４は第２のバイアス用電源Ａｌ配線５ｂと
電気的に接続されており、このバイアス用電源Ａｌ配線
５ｂは前記入出力パッド２に対して半導体チップ１の図
示せぬ中央部側に形成されている。
電源Ａｌ配線５ａと電気的に接続されており、このバイ
アス用電源Ａｌ配線５ａは前記入出力パッド２に対して
半導体チップ１の端部１ａ側に形成されている。前記第
２の保護素子４は第２のバイアス用電源Ａｌ配線５ｂと
電気的に接続されており、このバイアス用電源Ａｌ配線
５ｂは前記入出力パッド２に対して半導体チップ１の図
示せぬ中央部側に形成されている。
【０００４】上記従来のパッド周辺回路によれば、入出
力パッド２から静電気が侵入した際、保護素子３、４に
よりこの静電気を逃がしている。この結果、静電気が内
部回路に到達するのを防止することができる。これによ
り、静電気による内部回路の破壊を防止することができ
る。
力パッド２から静電気が侵入した際、保護素子３、４に
よりこの静電気を逃がしている。この結果、静電気が内
部回路に到達するのを防止することができる。これによ
り、静電気による内部回路の破壊を防止することができ
る。
【０００５】ところで、半導体素子の高集積化、いわゆ
るチップシュリンクが進むにつれて、ピン数も多くな
る。このため、半導体チップの上に多数の入出力パッド
を設ける必要が生じてくる。このように、多数の入出力
パッドを設けるには入出力パッド間の距離を狭くするこ
とが要求される。
るチップシュリンクが進むにつれて、ピン数も多くな
る。このため、半導体チップの上に多数の入出力パッド
を設ける必要が生じてくる。このように、多数の入出力
パッドを設けるには入出力パッド間の距離を狭くするこ
とが要求される。
【０００６】図４は、第２の従来のパッド周辺回路を示
す平面図であり、図３に示すパッド周辺回路よりパッド
間の距離を狭くしたものである。図４については、図３
と同一部分には同一符号を付し、異なる部分についての
み説明する。
す平面図であり、図３に示すパッド周辺回路よりパッド
間の距離を狭くしたものである。図４については、図３
と同一部分には同一符号を付し、異なる部分についての
み説明する。
【０００７】半導体チップ１の端部１ａ近傍には入出力
パッド２が形成されている。この入出力パッド２の近傍
には第１の保護素子３が形成されており、この第１の保
護素子３は前記入出力パッド２に対して半導体チップ１
の中央部側に位置している。前記第１の保護素子３に対
して半導体チップの中央部側には第２の保護素子４が形
成されており、この第１の保護素子３と第２の保護素子
４との間には入出力パッド２と同じ大きさ程度の距離が
離れている。これら入出力パッド２および第１、第２の
保護素子３、４は、半導体チップ１の端部１ａと垂直に
配置されている。
パッド２が形成されている。この入出力パッド２の近傍
には第１の保護素子３が形成されており、この第１の保
護素子３は前記入出力パッド２に対して半導体チップ１
の中央部側に位置している。前記第１の保護素子３に対
して半導体チップの中央部側には第２の保護素子４が形
成されており、この第１の保護素子３と第２の保護素子
４との間には入出力パッド２と同じ大きさ程度の距離が
離れている。これら入出力パッド２および第１、第２の
保護素子３、４は、半導体チップ１の端部１ａと垂直に
配置されている。
【０００８】前記入出力パッド２に対して半導体チップ
１の端部１ａ側には第１のバイアス用電源Ａｌ配線５ａ
が設けられており、このバイアス用電源Ａｌ配線５ａは
入出力パッド２間を通って第１の保護素子３と電気的に
接続されている。
１の端部１ａ側には第１のバイアス用電源Ａｌ配線５ａ
が設けられており、このバイアス用電源Ａｌ配線５ａは
入出力パッド２間を通って第１の保護素子３と電気的に
接続されている。
【０００９】
【発明が解決しようとする課題】ところで、上記第２の
従来のパッド周辺回路では、入出力パッド２に対して半
導体チップ１の中央部側に第１の保護素子３を形成して
いる。したがって、前記第１の保護素子３に第１のバイ
アス用電源Ａｌ配線５ａを接続するため、このバイアス
用電源Ａｌ配線５ａの一部を入出力パッド２間に設けて
いる。これにより、入出力パッド２間の距離を充分に狭
くすることができない。
従来のパッド周辺回路では、入出力パッド２に対して半
導体チップ１の中央部側に第１の保護素子３を形成して
いる。したがって、前記第１の保護素子３に第１のバイ
アス用電源Ａｌ配線５ａを接続するため、このバイアス
用電源Ａｌ配線５ａの一部を入出力パッド２間に設けて
いる。これにより、入出力パッド２間の距離を充分に狭
くすることができない。
【００１０】また、第１および第２の保護素子３、４に
おいて、ラッチアップを防止するため、第１および第２
の保護素子３、４間に入出力パッド２と同じ大きさ程度
の距離を設ける必要がある。これとともに、保護素子
３、４と接続されているバイアス用電源Ａｌ配線５ａ、
５ｂに充分な電流容量を持たせるため、前記バイアス用
電源Ａｌ配線５ａ、５ｂの幅を太くする必要が生じる。
この結果、半導体チップ１の端部１ａに対して垂直方向
におけるパッド周辺回路の長さ、即ち入出力パッド２か
ら第２の保護素子４までの距離が長くなり、半導体素子
の高集積化を妨げることになる。
おいて、ラッチアップを防止するため、第１および第２
の保護素子３、４間に入出力パッド２と同じ大きさ程度
の距離を設ける必要がある。これとともに、保護素子
３、４と接続されているバイアス用電源Ａｌ配線５ａ、
５ｂに充分な電流容量を持たせるため、前記バイアス用
電源Ａｌ配線５ａ、５ｂの幅を太くする必要が生じる。
この結果、半導体チップ１の端部１ａに対して垂直方向
におけるパッド周辺回路の長さ、即ち入出力パッド２か
ら第２の保護素子４までの距離が長くなり、半導体素子
の高集積化を妨げることになる。
【００１１】この発明は上記のような事情を考慮してな
されたものであり、その目的は、入出力パッド相互間の
距離を狭くするとともに、半導体チップの端部に対して
垂直方向における長さを短くしたパッド周辺回路を提供
することにある。
されたものであり、その目的は、入出力パッド相互間の
距離を狭くするとともに、半導体チップの端部に対して
垂直方向における長さを短くしたパッド周辺回路を提供
することにある。
【００１２】
【課題を解決するための手段】この発明は、上記課題を
解決するため、半導体チップの表面上に設けられ、前記
半導体チップの端部近傍に設けられた第１導電型の保護
素子と、前記第１導電型の保護素子から前記半導体チッ
プの端部に対して垂直方向に設けられ、且つ前記第１導
電型の保護素子に対して前記半導体チップの中央部側に
設けられた第２導電型の保護素子と、前記第１導電型の
保護素子と前記第２導電型の保護素子との間に設けられ
たパッドと、前記第１導電型の保護素子と接続され、前
記パッドに対して前記半導体チップの端部側に設けられ
た第１の配線と、前記第２導電型の保護素子と接続さ
れ、前記パッドに対して前記半導体チップの中央部側に
設けられた第２の配線とを具備することを特徴としてい
る。
解決するため、半導体チップの表面上に設けられ、前記
半導体チップの端部近傍に設けられた第１導電型の保護
素子と、前記第１導電型の保護素子から前記半導体チッ
プの端部に対して垂直方向に設けられ、且つ前記第１導
電型の保護素子に対して前記半導体チップの中央部側に
設けられた第２導電型の保護素子と、前記第１導電型の
保護素子と前記第２導電型の保護素子との間に設けられ
たパッドと、前記第１導電型の保護素子と接続され、前
記パッドに対して前記半導体チップの端部側に設けられ
た第１の配線と、前記第２導電型の保護素子と接続さ
れ、前記パッドに対して前記半導体チップの中央部側に
設けられた第２の配線とを具備することを特徴としてい
る。
【００１３】
【作用】この発明は、第１導電型の保護素子から半導体
チップの端部に対して垂直方向且つ前記第１導電型の保
護素子に対して前記半導体チップの中央部側に第２導電
型の保護素子を設け、前記第１導電型の保護素子と前記
第２導電型の保護素子との間にパッドを設けている。こ
のような配置で第１、第２導電型の保護素子およびパッ
ドを前記半導体チップの端部に沿って設けると、パッド
相互間には第１および第２の配線が存在することがない
ため、パッド相互間の距離を狭くすることができる。ま
た、前記第１導電型の保護素子と前記第２導電型の保護
素子との間に前記パッドを設けることにより、前記第１
導電型の保護素子と前記第２導電型の保護素子との間に
ラッチアップ防止のための領域を形成する必要がない。
したがって、半導体チップの端部に対して垂直方向にお
けるパッド周辺回路の長さを短くすることができる。
チップの端部に対して垂直方向且つ前記第１導電型の保
護素子に対して前記半導体チップの中央部側に第２導電
型の保護素子を設け、前記第１導電型の保護素子と前記
第２導電型の保護素子との間にパッドを設けている。こ
のような配置で第１、第２導電型の保護素子およびパッ
ドを前記半導体チップの端部に沿って設けると、パッド
相互間には第１および第２の配線が存在することがない
ため、パッド相互間の距離を狭くすることができる。ま
た、前記第１導電型の保護素子と前記第２導電型の保護
素子との間に前記パッドを設けることにより、前記第１
導電型の保護素子と前記第２導電型の保護素子との間に
ラッチアップ防止のための領域を形成する必要がない。
したがって、半導体チップの端部に対して垂直方向にお
けるパッド周辺回路の長さを短くすることができる。
【００１４】
【実施例】以下、図面を参照してこの発明の一実施例に
ついて説明する。
ついて説明する。
【００１５】図１は、この発明の実施例による半導体チ
ップの要部を示すものであり、パッド周辺回路を示す平
面図である。半導体チップ１１の表面上には図示せぬイ
ンナ−リ−ドと電気的に接続するための入出力パッド１
２が設けられている。この入出力パッド１２は、半導体
チップ１１の端部１１ａ近傍に位置しており、この端部
１１ａに沿って複数設けられている。
ップの要部を示すものであり、パッド周辺回路を示す平
面図である。半導体チップ１１の表面上には図示せぬイ
ンナ−リ−ドと電気的に接続するための入出力パッド１
２が設けられている。この入出力パッド１２は、半導体
チップ１１の端部１１ａ近傍に位置しており、この端部
１１ａに沿って複数設けられている。
【００１６】前記入出力パッド１２の両端には第１およ
び第２の保護素子１３、１４が設けられている。すなわ
ち、前記第１および第２の保護素子１３、１４は入出力
パッド１２を挟むように配置されている。これら保護素
子１３、１４および入出力パッド１２は一列に並んでお
り、この列は半導体チップ１１の端部１１ａに対して垂
直方向に向いている。前記入出力パッド１２は、第１お
よび第２の保護素子１３、１４と電気的に接続されてい
る。
び第２の保護素子１３、１４が設けられている。すなわ
ち、前記第１および第２の保護素子１３、１４は入出力
パッド１２を挟むように配置されている。これら保護素
子１３、１４および入出力パッド１２は一列に並んでお
り、この列は半導体チップ１１の端部１１ａに対して垂
直方向に向いている。前記入出力パッド１２は、第１お
よび第２の保護素子１３、１４と電気的に接続されてい
る。
【００１７】前記入出力パッド１２に対して半導体チッ
プ１１の端部１１ａ側には第１のバイアス用電源Ａｌ配
線１５ａが設けられており、このバイアス用電源Ａｌ配
線１５ａは第１の保護素子１３と電気的に接続されてい
る。前記入出力パッド１２に対して半導体チップ１１の
中央部側には第２のバイアス用電源Ａｌ配線１５ｂが形
成されており、このバイアス用電源Ａｌ配線１５ｂは第
２の保護素子１４と電気的に接続されている。
プ１１の端部１１ａ側には第１のバイアス用電源Ａｌ配
線１５ａが設けられており、このバイアス用電源Ａｌ配
線１５ａは第１の保護素子１３と電気的に接続されてい
る。前記入出力パッド１２に対して半導体チップ１１の
中央部側には第２のバイアス用電源Ａｌ配線１５ｂが形
成されており、このバイアス用電源Ａｌ配線１５ｂは第
２の保護素子１４と電気的に接続されている。
【００１８】前記第１の保護素子１３は図示せぬＰチャ
ネルＭＯＳトランジスタから構成されており、第２の保
護素子１４は図示せぬＮチャネルＭＯＳトランジスタか
ら構成されている。図２は、図１に示すパッド周辺回路
の要部を拡大した平面図であり、図１と同一部分には同
一符号を付す。
ネルＭＯＳトランジスタから構成されており、第２の保
護素子１４は図示せぬＮチャネルＭＯＳトランジスタか
ら構成されている。図２は、図１に示すパッド周辺回路
の要部を拡大した平面図であり、図１と同一部分には同
一符号を付す。
【００１９】半導体チップ１１の端部１１ａ近傍には第
１の保護素子１３が設けられており、この保護素子１３
はＰＭＯＳＦＥＴ１８から形成されている。このＰＭＯ
ＳＦＥＴ１８は第１のゲ−ト電極２０、ソ−ス領域のＰ
型拡散層２３ａおよびドレイン領域のＰ型拡散層２３ｂ
から構成されている。
１の保護素子１３が設けられており、この保護素子１３
はＰＭＯＳＦＥＴ１８から形成されている。このＰＭＯ
ＳＦＥＴ１８は第１のゲ−ト電極２０、ソ−ス領域のＰ
型拡散層２３ａおよびドレイン領域のＰ型拡散層２３ｂ
から構成されている。
【００２０】入出力パッド１２に対して半導体チップ１
１の中央部側には第２の保護素子１４が設けられてお
り、この保護素子１４はＮＭＯＳＦＥＴ１９から形成さ
れている。このＮＭＯＳＦＥＴ１９は第２のゲ−ト電極
２１、ソ−ス領域のＮ型拡散層２３ｃおよびドレイン領
域のＮ型拡散層２３ｄから構成されている。上記のＰＭ
ＯＳＦＥＴ１８およびＮＭＯＳＦＥＴ１９それぞれの接
続関係について、以下に説明する。
１の中央部側には第２の保護素子１４が設けられてお
り、この保護素子１４はＮＭＯＳＦＥＴ１９から形成さ
れている。このＮＭＯＳＦＥＴ１９は第２のゲ−ト電極
２１、ソ−ス領域のＮ型拡散層２３ｃおよびドレイン領
域のＮ型拡散層２３ｄから構成されている。上記のＰＭ
ＯＳＦＥＴ１８およびＮＭＯＳＦＥＴ１９それぞれの接
続関係について、以下に説明する。
【００２１】ポリシリコン層からなる第１のゲ−ト電極
２０は第１のコンタクトホ−ル２２ａにより第１のバイ
アス用電源Ａｌ配線１５ａと電気的に接続されている。
このバイアス用電源Ａｌ配線１５ａは第２のコンタクト
ホ−ル２２ｂによりソ−ス領域のＰ型拡散層２３ａと電
気的に接続されている。ドレイン領域のＰ型拡散層２３
ｂは第３のコンタクトホ−ル２２ｃにより導電層２４と
電気的に接続されており、この導電層２４は入出力パッ
ド１２と電気的に接続されている。前記導電層２４は第
４のコンタクトホ−ル２２ｄによりドレイン領域のＮ型
拡散層２３ｄと電気的に接続されている。ソ−ス領域の
Ｎ型拡散層２３ｃは第５のコンタクトホ−ル２２ｅによ
り第２のバイアス用電源Ａｌ配線１５ｂと電気的に接続
されている。このバイアス用電源Ａｌ配線１５ｂは第６
のコンタクトホ−ル２２ｆによりポリシリコン層からな
る第２のゲ−ト電極２１と電気的に接続されている。
２０は第１のコンタクトホ−ル２２ａにより第１のバイ
アス用電源Ａｌ配線１５ａと電気的に接続されている。
このバイアス用電源Ａｌ配線１５ａは第２のコンタクト
ホ−ル２２ｂによりソ−ス領域のＰ型拡散層２３ａと電
気的に接続されている。ドレイン領域のＰ型拡散層２３
ｂは第３のコンタクトホ−ル２２ｃにより導電層２４と
電気的に接続されており、この導電層２４は入出力パッ
ド１２と電気的に接続されている。前記導電層２４は第
４のコンタクトホ−ル２２ｄによりドレイン領域のＮ型
拡散層２３ｄと電気的に接続されている。ソ−ス領域の
Ｎ型拡散層２３ｃは第５のコンタクトホ−ル２２ｅによ
り第２のバイアス用電源Ａｌ配線１５ｂと電気的に接続
されている。このバイアス用電源Ａｌ配線１５ｂは第６
のコンタクトホ−ル２２ｆによりポリシリコン層からな
る第２のゲ−ト電極２１と電気的に接続されている。
【００２２】上記実施例によれば、半導体チップ１１の
端部１１ａ近傍に入出力パッド１２を設け、この入出力
パッド１２を第１および第２の保護素子１３、１４によ
り挟むように、これら保護素子１３、１４を配置してい
る。前記第１の保護素子１３を入出力パッド１２に対し
て半導体チップ１１の端部１１ａ側に位置させ、前記第
２の保護素子を入出力パッド１２に対して半導体チップ
１１の中央部側に位置させている。前記第１、第２の保
護素子１３、１４および入出力パッド１２を半導体チッ
プ１１の端部１１ａと垂直に形成している。このため、
第１の保護素子１３と接続される第１のバイアス用電源
Ａｌ配線１５ａを入出力パッド１２に対して半導体チッ
プ１１の端部１１ａ側に形成でき、第２の保護素子１４
と接続される第２のバイアス用電源Ａｌ配線１５ｂを入
出力パッド１２に対して半導体チップ１１の中央部側に
形成できる。この結果、入出力パッド１２相互間にバイ
アス用電源Ａｌ配線１５ａ、１５ｂの一部を設ける必要
がない。したがって、入出力パッド１２相互間の距離を
従来のそれより狭くすることができる。これにより、半
導体チップ１１の上に多数の入出力パッド１２を設ける
ことができ、ピン数の多い半導体装置に用いることがで
きる。
端部１１ａ近傍に入出力パッド１２を設け、この入出力
パッド１２を第１および第２の保護素子１３、１４によ
り挟むように、これら保護素子１３、１４を配置してい
る。前記第１の保護素子１３を入出力パッド１２に対し
て半導体チップ１１の端部１１ａ側に位置させ、前記第
２の保護素子を入出力パッド１２に対して半導体チップ
１１の中央部側に位置させている。前記第１、第２の保
護素子１３、１４および入出力パッド１２を半導体チッ
プ１１の端部１１ａと垂直に形成している。このため、
第１の保護素子１３と接続される第１のバイアス用電源
Ａｌ配線１５ａを入出力パッド１２に対して半導体チッ
プ１１の端部１１ａ側に形成でき、第２の保護素子１４
と接続される第２のバイアス用電源Ａｌ配線１５ｂを入
出力パッド１２に対して半導体チップ１１の中央部側に
形成できる。この結果、入出力パッド１２相互間にバイ
アス用電源Ａｌ配線１５ａ、１５ｂの一部を設ける必要
がない。したがって、入出力パッド１２相互間の距離を
従来のそれより狭くすることができる。これにより、半
導体チップ１１の上に多数の入出力パッド１２を設ける
ことができ、ピン数の多い半導体装置に用いることがで
きる。
【００２３】また、第１および第２の保護素子１３、１
４により入出力パッド１２を挟むように配置しているた
め、結果的に、第１および第２の保護素子１３、１４間
に入出力パッド１２と同じ大きさ程度の距離を設けるこ
とができる。したがって、第１および第２の保護素子１
３、１４においてラッチアップを防止できるとともに、
半導体チップ１１の端部１１ａに対して垂直方向におけ
るパッド周辺回路の長さを短くすることができる。
４により入出力パッド１２を挟むように配置しているた
め、結果的に、第１および第２の保護素子１３、１４間
に入出力パッド１２と同じ大きさ程度の距離を設けるこ
とができる。したがって、第１および第２の保護素子１
３、１４においてラッチアップを防止できるとともに、
半導体チップ１１の端部１１ａに対して垂直方向におけ
るパッド周辺回路の長さを短くすることができる。
【００２４】また、入出力パッド１２に対して半導体チ
ップ１１の端部１１ａ側にＰＭＯＳＦＥＴ１８からなる
第１の保護素子１３を設け、入出力パッド１２に対して
半導体チップ１１の中央部側にＮＭＯＳＦＥＴ１９から
なる第２の保護素子１４を設けている。このため、第１
の保護素子１３相互間の距離および第２の保護素子１４
相互間の距離それぞれを狭くしても、ラッチアップが起
こることがない。したがって、前記相互間の距離を狭く
できることにより、入出力パッド１２相互間の距離を狭
くすることができる。
ップ１１の端部１１ａ側にＰＭＯＳＦＥＴ１８からなる
第１の保護素子１３を設け、入出力パッド１２に対して
半導体チップ１１の中央部側にＮＭＯＳＦＥＴ１９から
なる第２の保護素子１４を設けている。このため、第１
の保護素子１３相互間の距離および第２の保護素子１４
相互間の距離それぞれを狭くしても、ラッチアップが起
こることがない。したがって、前記相互間の距離を狭く
できることにより、入出力パッド１２相互間の距離を狭
くすることができる。
【００２５】また、第１および第２の保護素子１３、１
４により入出力パッド１２を挟むように形成している。
このため、入出力パッド１２と第１および第２の保護素
子１３、１４それぞれとの距離を短くでき、バイアス用
電源Ａｌ配線１５ａ、１５ｂをシンプルに配置すること
ができる。この結果、パッド周辺回路を小さくまとめる
ことができる。
４により入出力パッド１２を挟むように形成している。
このため、入出力パッド１２と第１および第２の保護素
子１３、１４それぞれとの距離を短くでき、バイアス用
電源Ａｌ配線１５ａ、１５ｂをシンプルに配置すること
ができる。この結果、パッド周辺回路を小さくまとめる
ことができる。
【００２６】また、第１および第２の保護素子１３、１
４により入出力パッド１２を挟むように配置すると、半
導体チップ１１の端部１１ａから入出力パッド１２まで
の距離が従来のそれと比べて大きくなる。しかし、ＴＡ
Ｂ（Tape Automated Bonding）製品として用いる場合、
前記入出力パッド１２はフィルムに設けられたインナ−
リ−ドと接続されるため、問題とはならない。
４により入出力パッド１２を挟むように配置すると、半
導体チップ１１の端部１１ａから入出力パッド１２まで
の距離が従来のそれと比べて大きくなる。しかし、ＴＡ
Ｂ（Tape Automated Bonding）製品として用いる場合、
前記入出力パッド１２はフィルムに設けられたインナ−
リ−ドと接続されるため、問題とはならない。
【００２７】尚、上記実施例では、第１および第２の保
護素子１３、１４それぞれをＰＭＯＳＦＥＴ１８および
ＮＭＯＳＦＥＴ１９から構成しているが、第１および第
２の保護素子１３、１４それぞれをＰチャネルおよびＮ
チャネルのダイオ−ドから構成することも可能である。
護素子１３、１４それぞれをＰＭＯＳＦＥＴ１８および
ＮＭＯＳＦＥＴ１９から構成しているが、第１および第
２の保護素子１３、１４それぞれをＰチャネルおよびＮ
チャネルのダイオ−ドから構成することも可能である。
【００２８】
【発明の効果】以上説明したようにこの発明によれば、
第１導電型の保護素子から半導体チップの端部に対して
垂直方向且つ前記第１導電型の保護素子に対して前記半
導体チップの中央部側に第２導電型の保護素子を設け、
前記第１導電型の保護素子と前記第２導電型の保護素子
との間にパッドを設けている。したがって、入出力パッ
ド相互間の距離を狭くできるとともに、半導体チップの
端部に対して垂直方向におけるパッド周辺回路の長さを
短くすることができる。
第１導電型の保護素子から半導体チップの端部に対して
垂直方向且つ前記第１導電型の保護素子に対して前記半
導体チップの中央部側に第２導電型の保護素子を設け、
前記第１導電型の保護素子と前記第２導電型の保護素子
との間にパッドを設けている。したがって、入出力パッ
ド相互間の距離を狭くできるとともに、半導体チップの
端部に対して垂直方向におけるパッド周辺回路の長さを
短くすることができる。
【図１】この発明の実施例による半導体チップの要部を
示すものであり、パッド周辺回路を示す平面図。
示すものであり、パッド周辺回路を示す平面図。
【図２】この発明の図１に示すパッド周辺回路の要部を
拡大した平面図。
拡大した平面図。
【図３】第１の従来の半導体チップの要部を示すもので
あり、パッド周辺回路を示す平面図。
あり、パッド周辺回路を示す平面図。
【図４】第２の従来の半導体チップの要部を示すもので
あり、パッド周辺回路を示す平面図。
あり、パッド周辺回路を示す平面図。
11…半導体チップ、11a …端部、12…入出力パッド、13
…第１の保護素子、14…第２の保護素子、15a …第１の
バイアス用電源Ａｌ配線、15b …第２のバイアス用電源
Ａｌ配線、18…ＰＭＯＳＦＥＴ、19…ＮＭＯＳＦＥＴ、
20…第１のゲ−ト電極、21…第２のゲ−ト電極、22a …
第１のコンタクトホ−ル、22b …第２のコンタクトホ−
ル、22c …第３のコンタクトホ−ル、22d …第４のコン
タクトホ−ル、22e …第５のコンタクトホ−ル、22f …
第６のコンタクトホ−ル、23a …ソ−ス領域のＰ型拡散
層、23b …ドレイン領域のＰ型拡散層、23c …ソ−ス領
域のＮ型拡散層、23d …ドレイン領域のＮ型拡散層、24
…導電層。
…第１の保護素子、14…第２の保護素子、15a …第１の
バイアス用電源Ａｌ配線、15b …第２のバイアス用電源
Ａｌ配線、18…ＰＭＯＳＦＥＴ、19…ＮＭＯＳＦＥＴ、
20…第１のゲ−ト電極、21…第２のゲ−ト電極、22a …
第１のコンタクトホ−ル、22b …第２のコンタクトホ−
ル、22c …第３のコンタクトホ−ル、22d …第４のコン
タクトホ−ル、22e …第５のコンタクトホ−ル、22f …
第６のコンタクトホ−ル、23a …ソ−ス領域のＰ型拡散
層、23b …ドレイン領域のＰ型拡散層、23c …ソ−ス領
域のＮ型拡散層、23d …ドレイン領域のＮ型拡散層、24
…導電層。
Claims (1)
- 【請求項１】 半導体チップの表面上に設けられ、前記
半導体チップの端部近傍に設けられた第１導電型の保護
素子と、 前記第１導電型の保護素子から前記半導体チップの端部
に対して垂直方向に設けられ、且つ前記第１導電型の保
護素子に対して前記半導体チップの中央部側に設けられ
た第２導電型の保護素子と、 前記第１導電型の保護素子と前記第２導電型の保護素子
との間に設けられたパッドと、 前記第１導電型の保護素子と接続され、前記パッドに対
して前記半導体チップの端部側に設けられた第１の配線
と、 前記第２導電型の保護素子と接続され、前記パッドに対
して前記半導体チップの中央部側に設けられた第２の配
線と、 を具備することを特徴とするパッド周辺回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4266133A JPH06120427A (ja) | 1992-10-05 | 1992-10-05 | パッド周辺回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4266133A JPH06120427A (ja) | 1992-10-05 | 1992-10-05 | パッド周辺回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120427A true JPH06120427A (ja) | 1994-04-28 |
Family
ID=17426787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4266133A Withdrawn JPH06120427A (ja) | 1992-10-05 | 1992-10-05 | パッド周辺回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120427A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100397633C (zh) * | 2004-07-23 | 2008-06-25 | 海力士半导体有限公司 | 用于半导体器件中的焊盘区的布线结构 |
-
1992
- 1992-10-05 JP JP4266133A patent/JPH06120427A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100397633C (zh) * | 2004-07-23 | 2008-06-25 | 海力士半导体有限公司 | 用于半导体器件中的焊盘区的布线结构 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |