JP2021135178A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 237
- 238000007689 inspection Methods 0.000 claims abstract description 257
- 238000004891 communication Methods 0.000 claims abstract description 219
- 230000001902 propagating effect Effects 0.000 claims description 35
- 238000012545 processing Methods 0.000 claims description 11
- 230000006870 function Effects 0.000 abstract description 28
- 230000001965 increasing effect Effects 0.000 abstract description 3
- 238000000034 method Methods 0.000 description 24
- 238000010586 diagram Methods 0.000 description 9
- 230000002708 enhancing effect Effects 0.000 description 8
- 230000008569 process Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 4
- 230000009471 action Effects 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 238000005452 bending Methods 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 2
- 238000005336 cracking Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H05K1/00—Printed circuits
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
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- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
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- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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- H05K2201/10007—Types of components
- H05K2201/10159—Memory
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- H05K2201/10007—Types of components
- H05K2201/10212—Programmable component
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- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
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Abstract
Description
メモリーコントローラーと、
CPUと、
高速通信コントローラーと、
外部メモリー群と前記メモリーコントローラーとの間で伝搬する第1信号を入力するための複数のメモリー操作端子と、
前記高速通信コントローラーに第2信号を入力するための複数の高速通信端子と、
前記CPUからの情報を取得しデバックを行うための複数の検査端子と、
前記複数のメモリー操作端子、前記複数の高速通信端子、及び前記複数の検査端子を含
む複数の接続端子が設けられた端子実装面と、
を備え、
前記端子実装面は、第1辺と、前記第1辺と向かい合って位置する第2辺と、前記第1辺及び前記第2辺の双方と交差する第3辺と、前記第3辺と向かい合って位置する第4辺とを含み、
前記複数の接続端子は、前記第3辺と隣り合って位置し、前記第1辺から前記第2辺に向かって並ぶ第1端子列を含み、
前記第1端子列は、前記複数の検査端子の内の第1検査端子を含み、
前記第1検査端子は、前記第1端子列において、最も前記第1辺の近くに位置している。
メモリーコントローラーと、
CPUと、
高速通信コントローラーと、
外部メモリー群と前記メモリーコントローラーとの間で伝搬する第1信号を入力するための複数のメモリー操作端子と、
前記高速通信コントローラーに第2信号を入力するための複数の高速通信端子と、
前記CPUからの情報を取得しデバックを行うための複数の検査端子と、
前記複数のメモリー操作端子、前記複数の高速通信端子、及び前記複数の検査端子を含む複数の接続端子が設けられた端子実装面と、
を備え、
前記端子実装面は、第1辺と、前記第1辺と向かい合って位置する第2辺と、前記第1辺及び前記第2辺の双方と交差する第3辺と、前記第3辺と向かい合って位置する第4辺とを含み、
前記複数の接続端子は、前記第3辺と隣り合って位置し、前記第1辺から前記第2辺に向かって並ぶ第1端子列と、前記第4辺と隣り合って位置し、前記第1辺から前記第2辺に向かって並ぶ第2端子列と、を含み、
前記第1端子列は、前記複数の検査端子の内の第1検査端子を含み、
前記第2端子列は、前記複数の検査端子の内の第2検査端子を含む。
宜上のものである。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
1.1 半導体装置の機能構成
図1は、半導体装置1の機能構成を示す図である。図1に示すように半導体装置1は、CPU(Central Processing Unit)10、メモリーコントローラー20、及び通信コントローラー30を備える。そして、CPU10と、メモリーコントローラー20及び通信コントローラー30とは、バス配線11を介して通信可能に接続されている。また、半導体装置1には、電源電圧としての電圧VDDと、半導体装置1の基準電位であって例えばグラウンド電位の電圧VSSとが入力される。
3.0の通信規格に準拠したUSB通信コントローラー31aや、上述したPCIe通信コントローラー31b等が挙げられる。
形態のおけるデバック回路40は、エミュレーター回路4から入力されるデータ信号Diに基づいてJTAG規格に準拠したテストを行うものとして説明を行う。
次に、半導体装置1の構造の一例について説明する。図2は、半導体装置1の断面構造を示す図である。なお、以下の説明では、図示するように互いに直交するX方向、Y方向、及びZ方向を用いて説明する。また、図示したX方向の先端側を+X側、起点側を−X側と称し、Y方向の先端側を+Y側、起点側を−Y側と称し、Z方向の先端側を+Z側、起点側を−Z側と称する場合がある。
、インターポーザ基板として機能する。
次に、端子実装面101に設けられている複数の端子110の配置の一例について図3を用いて説明する。図3は、端子実装面101に設けられている複数の端子110の配置の一例を示す図である。
03に向かって並ぶ18個の端子110が、辺104に沿った方向に18組設けられている。換言すれば、複数の端子110は、端子実装面101において、辺104から辺105に向かって並ぶ18個の端子110が、辺102に沿った方向に18組設けられている。
低速通信信号LCを入力するための複数の端子110を含む第1低速通信端子群124と、低速通信コントローラー32に含まれるI2C通信コントローラー32bに低速通信信号LCを入力するための複数の端子110を含む第2低速通信端子群125と、CPU10からの情報を取得しデバックを行うための1又は複数の端子110を含む検査端子群126と、が設けられている。
10−1M〜110−18Mのそれぞれには、電圧値がグラウンド電位で一定の電圧VSSが保持されている。これにより定電圧端子群133は、メモリー操作端子群121に対するノイズの影響を低減するとともに、メモリー操作端子群121で生じたノイズが放射されるおそれを低減するためのシールド端子として機能する。
、第1低速通信端子群124は、実装領域112に含まれる複数の端子実装領域114の内、端子実装領域114−17A,114−18A,114−17B,114−18B,114−17C,114−18C,114−17D,114−18D,114−17E,114−18E,114−17F,114−18Fのそれぞれに位置する端子110−17A,110−18A,110−17B,110−18B,110−17C,110−18C,110−17D,110−18D,110−17E,110−18E,110−17F,110−18Fを含む。
。なお、第2低速通信端子群125には、電圧VDDに基づく一定電圧が保持される端子110、及びグラウンド電位である電圧VSSが保持される端子110が含まれてもよい。
少なくともいずれかが複数の高速通信端子の一例であり、高速通信コントローラー31に含まれるUSB通信コントローラー31aに端子110−13L〜110−18L,110−13K〜110−18Kの少なくともいずれか、又はPCIe通信コントローラー31bに端子110−12A〜110−16A,110−12B〜110−16B,110−12C〜110−16C,110−12D〜110−16D,110−12E〜110−16E,110−12F〜110−16Fの少なくともいずれかを介して入力される高速通信信号HCが第2信号の一例である。
以上のように構成された第1実施形態の半導体装置1では、複数の端子110が設けられた端子実装面101が辺102と辺102と向かいあって位置する辺103と、辺102及び辺103の双方と交差する辺104とを含み、CPU10からの情報を取得しデバックを行うための検査端子群126に含まれる複数の端子110の内の少なくとも1つが、複数の端子110の内の端子実装面101の辺104に隣り合い、且つ辺102から辺103に向かう方向に沿って並んで設けられた複数の端子110の内の最も辺102側に位置している。すなわち、検査端子群126に含まれる複数の端子110の内の少なくとも1つは、端子実装面101において辺102と辺104とが交差する角部の近傍に位置している。
次に第2実施形態における半導体装置1について説明する。なお、第2実施形態における半導体装置1を説明するあたり、第1実施形態の半導体装置1と同様の構成については同様の符号を付し、説明を省略又は簡略化する場合がある。第2実施形態における半導体装置1では、検査端子群126に含まれる複数の端子110の配置が第1実施形態における半導体装置1と異なる。
次に第3実施形態における半導体装置1について説明する。なお、第3実施形態における半導体装置1を説明するあたり、第1実施形態及び第2実施形態の半導体装置1と同様の構成については同様の符号を付し、説明を省略又は簡略化する場合がある。第3実施形態における半導体装置1では、検査端子群126に含まれる複数の端子110の配置が第1実施形態及び第2実施形態における半導体装置1と異なる。
端子群126を検査端子群126b4と図示している。
の半導体装置1と比較して、多くの機能を有する半導体装置1の信頼性をさらに高めるための検査を実行することができる。
次に第4実施形態における半導体装置1について説明する。なお、第4実施形態における半導体装置1を説明するあたり、第1実施形態〜第3実施形態の半導体装置1と同様の構成については同様の符号を付し、説明を省略又は簡略化する場合がある。第4実施形態における半導体装置1では、検査端子群126に含まれる複数の端子110の配置が第1実施形態〜第3実施形態における半導体装置1と異なる。
,110−18P,110−18Q,110−18R,110−18S,110−18Tを含む端子列の内の最も辺103の近くに位置している。
上述した第1実施形態〜第4実施形態における半導体装置1では、端子実装面101に格子状に設けられた複数の端子実装領域114の全てにおいて端子110が実装されている場合を例示したが、図8に示すように、端子実装面101は、端子110が設けられて
いない端子実装領域114を含んでもよい。図8は、変形例の半導体装置1における複数の端子110で伝搬する信号を各端子110に割り当てた場合の一例を示す図である。なお、図8は第4実施形態における半導体装置1において、端子110が設けられていない端子実装領域114を含んでいる場合を例示している。また、図8では、第4実施形態における検査端子群126c1〜126c6のそれぞれに相当する検査端子群126を、検査端子群126d1〜126d6として図示している。
また、第1実施形態〜第4実施形態の半導体装置1では、実装領域112に含まれる格子状に配置された端子実装領域114に対応して複数の端子110が位置しているとして説明を行ったが、実装領域112、及び端子実装領域114は、端子実装面101に設けられる複数の端子110の配置を基準として定めることもできる。
る。例えば、上記の実施形態を適宜組み合わせることも可能である。
メモリーコントローラーと、
CPUと、
高速通信コントローラーと、
外部メモリー群と前記メモリーコントローラーとの間で伝搬する第1信号を入力するための複数のメモリー操作端子と、
前記高速通信コントローラーに第2信号を入力するための複数の高速通信端子と、
前記CPUからの情報を取得しデバックを行うための複数の検査端子と、
前記複数のメモリー操作端子、前記複数の高速通信端子、及び前記複数の検査端子を含む複数の接続端子が設けられた端子実装面と、
を備え、
前記端子実装面は、第1辺と、前記第1辺と向かい合って位置する第2辺と、前記第1辺及び前記第2辺の双方と交差する第3辺と、前記第3辺と向かい合って位置する第4辺とを含み、
前記複数の接続端子は、前記第3辺と隣り合って位置し、前記第1辺から前記第2辺に向かって並ぶ第1端子列を含み、
前記第1端子列は、前記複数の検査端子の内の第1検査端子を含み、
前記第1検査端子は、前記第1端子列において、最も前記第1辺の近くに位置している。
メモリーコントローラーと、
CPUと、
高速通信コントローラーと、
外部メモリー群と前記メモリーコントローラーとの間で伝搬する第1信号を入力するための複数のメモリー操作端子と、
前記高速通信コントローラーに第2信号を入力するための複数の高速通信端子と、
前記CPUからの情報を取得しデバックを行うための複数の検査端子と、
前記複数のメモリー操作端子、前記複数の高速通信端子、及び前記複数の検査端子を含む複数の接続端子が設けられた端子実装面と、
を備え、
前記端子実装面は、第1辺と、前記第1辺と向かい合って位置する第2辺と、前記第1辺及び前記第2辺の双方と交差する第3辺と、前記第3辺と向かい合って位置する第4辺とを含み、
前記複数の接続端子は、前記第3辺と隣り合って位置し、前記第1辺から前記第2辺に向かって並ぶ第1端子列と、前記第4辺と隣り合って位置し、前記第1辺から前記第2辺に向かって並ぶ第2端子列と、を含み、
前記第1端子列は、前記複数の検査端子の内の第1検査端子を含み、
前記第2端子列は、前記複数の検査端子の内の第2検査端子を含む。
前記第1検査端子は、前記第1端子列において、最も前記第1辺の近くに位置していてもよい。
前記第2検査端子は、前記第2端子列において、最も前記第1辺の近くに位置していてもよい。
前記第2端子列は、前記複数の検査端子の内の第3検査端子を含み、
前記第3検査端子は、前記第2端子列において、最も前記第2辺の近くに位置していてもよい。
前記第1端子列は、前記複数の検査端子の内の第4検査端子を含み、
前記第4検査端子は、前記第1端子列において、最も前記第2辺の近くに位置していてもよい。
前記複数の接続端子は、前記第1辺と隣り合って位置し、前記第3辺から前記第4辺に向かって並ぶ第3端子列を含み、
前記第3端子列は、前記複数の検査端子の内の第5検査端子を含んでもよい。
前記複数の接続端子は、前記第2辺と隣り合って位置し、前記第3辺から前記第4辺に向かって並ぶ第4端子列を含み、
前記第4端子列は、前記複数の検査端子の内の第6検査端子を含んでもよい。
前記高速通信コントローラーは、5GHz以上の周波数で通信を行ってもよい。
前記高速通信コントローラーは、USB通信を制御するUSB通信コントローラーを含み、
前記複数の高速通信端子の内の第1高速通信端子には、前記USB通信を行うためのUSB通信信号が伝搬してもよい。
前記高速通信コントローラーは、PCIe通信を制御するPCIe通信コントローラーを含み、
前記複数の高速通信端子の内の第2高速通信端子には、前記PCIe通信を行うためのPCIe通信信号が伝搬してもよい。
前記CPUは、
複数のコアを有し、
64ビット以上の命令セットを実装するマイクロアーキテクチャを含み、
1.6GHz以上の周波数で駆動してもよい。
前記CPUは、浮動小数点演算処理部を内部に有してもよい。
動小数点演算処理部が外部に設けられている場合と比較して、経由する回路ブロック数を低減することが可能となる。その結果、CPUが大きなデータを処理する場合の消費電力を低減しつつ、高速に動作することが可能となる。したがって、半導体装置の消費電力を低減しつつ、動作の高速化が可能となる。
Claims (13)
- メモリーコントローラーと、
CPUと、
高速通信コントローラーと、
外部メモリー群と前記メモリーコントローラーとの間で伝搬する第1信号を入力するための複数のメモリー操作端子と、
前記高速通信コントローラーに第2信号を入力するための複数の高速通信端子と、
前記CPUからの情報を取得しデバックを行うための複数の検査端子と、
前記複数のメモリー操作端子、前記複数の高速通信端子、及び前記複数の検査端子を含む複数の接続端子が設けられた端子実装面と、
を備え、
前記端子実装面は、第1辺と、前記第1辺と向かい合って位置する第2辺と、前記第1辺及び前記第2辺の双方と交差する第3辺と、前記第3辺と向かい合って位置する第4辺とを含み、
前記複数の接続端子は、前記第3辺と隣り合って位置し、前記第1辺から前記第2辺に向かって並ぶ第1端子列を含み、
前記第1端子列は、前記複数の検査端子の内の第1検査端子を含み、
前記第1検査端子は、前記第1端子列において、最も前記第1辺の近くに位置している、
ことを特徴とする半導体装置。 - メモリーコントローラーと、
CPUと、
高速通信コントローラーと、
外部メモリー群と前記メモリーコントローラーとの間で伝搬する第1信号を入力するための複数のメモリー操作端子と、
前記高速通信コントローラーに第2信号を入力するための複数の高速通信端子と、
前記CPUからの情報を取得しデバックを行うための複数の検査端子と、
前記複数のメモリー操作端子、前記複数の高速通信端子、及び前記複数の検査端子を含む複数の接続端子が設けられた端子実装面と、
を備え、
前記端子実装面は、第1辺と、前記第1辺と向かい合って位置する第2辺と、前記第1辺及び前記第2辺の双方と交差する第3辺と、前記第3辺と向かい合って位置する第4辺とを含み、
前記複数の接続端子は、前記第3辺と隣り合って位置し、前記第1辺から前記第2辺に向かって並ぶ第1端子列と、前記第4辺と隣り合って位置し、前記第1辺から前記第2辺に向かって並ぶ第2端子列と、を含み、
前記第1端子列は、前記複数の検査端子の内の第1検査端子を含み、
前記第2端子列は、前記複数の検査端子の内の第2検査端子を含む、
ことを特徴とする半導体装置。 - 前記第1検査端子は、前記第1端子列において、最も前記第1辺の近くに位置している、
ことを特徴とする請求項2に記載の半導体装置。 - 前記第2検査端子は、前記第2端子列において、最も前記第1辺の近くに位置している、
ことを特徴とする請求項2又は3に記載の半導体装置。 - 前記第2端子列は、前記複数の検査端子の内の第3検査端子を含み、
前記第3検査端子は、前記第2端子列において、最も前記第2辺の近くに位置している、
ことを特徴とする請求項2乃至4のいずれか1項に記載の半導体装置。 - 前記第1端子列は、前記複数の検査端子の内の第4検査端子を含み、
前記第4検査端子は、前記第1端子列において、最も前記第2辺の近くに位置している、
ことを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置。 - 前記複数の接続端子は、前記第1辺と隣り合って位置し、前記第3辺から前記第4辺に向かって並ぶ第3端子列を含み、
前記第3端子列は、前記複数の検査端子の内の第5検査端子を含む、
ことを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置。 - 前記複数の接続端子は、前記第2辺と隣り合って位置し、前記第3辺から前記第4辺に向かって並ぶ第4端子列を含み、
前記第4端子列は、前記複数の検査端子の内の第6検査端子を含む、
ことを特徴とする請求項1乃至7のいずれか1項に記載の半導体装置。 - 前記高速通信コントローラーは、5GHz以上の周波数で通信を行う、
ことを特徴とする請求項1乃至8のいずれか1項に記載の半導体装置。 - 前記高速通信コントローラーは、USB通信を制御するUSB通信コントローラーを含み、
前記複数の高速通信端子の内の第1高速通信端子には、前記USB通信を行うためのUSB通信信号が伝搬する、
ことを特徴とする請求項1乃至9のいずれか1項に記載の半導体装置。 - 前記高速通信コントローラーは、PCIe通信を制御するPCIe通信コントローラーを含み、
前記複数の高速通信端子の内の第2高速通信端子には、前記PCIe通信を行うためのPCIe通信信号が伝搬する、
ことを特徴とする請求項1乃至10のいずれか1項に記載の半導体装置。 - 前記CPUは、
複数のコアを有し、
64ビット以上の命令セットを実装するマイクロアーキテクチャを含み、
1.6GHz以上の周波数で駆動する、
ことを特徴とする請求項1乃至11のいずれか1項に記載の半導体装置。 - 前記CPUは、内部に浮動小数点演算処理部を有する、
ことを特徴とする請求項1乃至12のいずれか1項に記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020031814A JP2021135178A (ja) | 2020-02-27 | 2020-02-27 | 半導体装置 |
US17/184,681 US20210274643A1 (en) | 2020-02-27 | 2021-02-25 | Semiconductor apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020031814A JP2021135178A (ja) | 2020-02-27 | 2020-02-27 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2021135178A true JP2021135178A (ja) | 2021-09-13 |
Family
ID=77463928
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020031814A Pending JP2021135178A (ja) | 2020-02-27 | 2020-02-27 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20210274643A1 (ja) |
JP (1) | JP2021135178A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7400536B2 (ja) | 2020-02-27 | 2023-12-19 | セイコーエプソン株式会社 | 半導体装置 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
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2020
- 2020-02-27 JP JP2020031814A patent/JP2021135178A/ja active Pending
-
2021
- 2021-02-25 US US17/184,681 patent/US20210274643A1/en active Pending
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---|---|---|---|---|
JP7400536B2 (ja) | 2020-02-27 | 2023-12-19 | セイコーエプソン株式会社 | 半導体装置 |
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Publication number | Publication date |
---|---|
US20210274643A1 (en) | 2021-09-02 |
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