KR20230171185A - 안티퓨즈 프로그램 속도를 향상시키는 otp 메모리 장치 - Google Patents

안티퓨즈 프로그램 속도를 향상시키는 otp 메모리 장치 Download PDF

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KR20230171185A
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Abstract

안티퓨즈 프로그램 속도를 향상시키는 OTP 메모리 장치가 게시된다. 본 발명의 일면에 따른 OTP 메모리 장치는 각각이 안티퓨즈를 가지는 다수개의 안티퓨즈 셀들을 포함하는 퓨즈 어레이; 선택 어드레스에 따라, n개의 안티퓨즈 셀들을 동시에 선택하도록 구동되는 셀 선택기; 수신되는 n개의 프로그램 데이터들을 상기 n개의 프로그램 신호들로 변환하여 제공하는 프로그램 구동기; 및 정보 먹싱 신호에 직렬로 로딩되는 n개의 프로그램 데이터를 추출하여 병렬로 상기 프로그램 구동기로 제공하는 직렬 -병렬 변환기로서, 프로그램 데이터들 각각은 기준 클락 신호의 상승 단부 및 하강 단부에 응답하여 순서적으로 추출되는 상기 직렬-병렬 변환기를 구비한다. 상기와 같은 본 발명의 OTP 메모리 장치에서는, 직렬로 제공되는 어드레스 비트들 및 프로그램 데이터들이, 상기 기준 클락 신호(RCLK)의 상승 단부 및 하강 단부 모두에서 병렬로 추출된다. 그 결과, 본 발명의 OTP 메모리 장치에 의하면, 안티퓨즈 셀들에 대한 프로그램 속도가 크게 향상될 수 있다.

Description

안티퓨즈 프로그램 속도를 향상시키는 OTP 메모리 장치{OTP MEMORY DEVICE FOR INCREASING ANTIFUSE PROGRAM SPEED}
본 발명은 OTP(one-time programmable) 메모리 장치에 관한 것으로서, 특히, 안티퓨즈 프로그램 속도를 향상시키는 OTP 메모리 장치에 관한 것이다.
일반적으로, 안티퓨즈 OTP 메모리 장치는 행과 열의 매트릭스 구조상에 배열되는 다수개의 안티퓨스 셀들을 포함하며, 안티퓨즈 셀들 각각은 자신의 안티퓨즈를 내장하여 구성된다.
이때, 안티퓨즈 셀은 내장된 자신의 안티퓨즈의 항복(breakdown) 여부에 따라 프로그램된다. 즉, 안티퓨즈의 양단에 높은 전압차가 인가되는 경우, 안티퓨즈의 절연층이 파괴되고, 이에 따라, 안티퓨즈 셀은 전기적으로 프로그램된다.
최근, 안티퓨즈 OTP 메모리 장치의 동작 속도는 점점 빨라지고 있다. 이에 따라, 안티퓨즈 셀들에 대한 프로그램 속도도 향상시켜야 한다는 요구가 증대되고 있다.
본 발명의 목적은 안티퓨즈 프로그램 속도를 향상시키는 OTP 메모리 장치를 제공하는 데 있다.
상기의 목적을 달성하기 위한 본 발명의 일면은 OTP 메모리 장치에 관한 것이다. 본 발명의 일면에 따른 OTP 메모리 장치는 각각이 안티퓨즈를 가지는 다수개의 안티퓨즈 셀들을 포함하는 퓨즈 어레이; 선택 어드레스에 따라, 상기 퓨즈 어레이의 다수개의 안티퓨즈 셀들 중에서 n(여기서, n은 (p×k)이며, p와 k는 각각 2 이상의 자연수)개의 안티퓨즈 셀들을 동시에 선택하도록 구동되되, 상기 n개의 안티퓨즈 셀들은 제1 내지 제k 셀 그룹의 제1 내지 제p 안티퓨즈 셀에 상응하는 셀 선택기로서, 상기 n개의 안티퓨즈 셀들은 대응하는 n개 프로그램 신호의 활성화에 따라 프로그램되되, n개의 프로그램 신호들은 제1 내지 제k 신호 그룹의 제1 내지 제p 프로그램 신호에 상응하는 상기 셀 선택기; 수신되는 n개의 프로그램 데이터들을 상기 n개의 프로그램 신호들로 변환하여 제공하되, 상기 n개의 프로그램 데이터들은 제1 내지 제k 데이터 그룹의 제1 내지 제p 프로그램 데이터에 상응하는 프로그램 구동기로서, 상기 n개의 프로그램 신호들 각각은 활성 데이터값을 가지는 대응하는 상기 n개의 프로그램 데이터들에 따라 활성화되는 상기 프로그램 구동기; 및 정보 먹싱 신호에 직렬로 로딩되는 n개의 프로그램 데이터를 추출하여 병렬로 상기 프로그램 구동기로 제공하되, 상기 n개의 프로그램 데이터들은 제1 내지 제k 데이터 그룹의 제1 내지 제p 프로그램 데이터에 상응하는 직렬 -병렬 변환기로서, 상기 제1 내지 제k 데이터 그룹 각각의 제1 내지 제p 프로그램 데이터 각각은 기준 클락 신호의 상승 단부 및 하강 단부에 응답하여 순서적으로 추출되는 상기 직렬-병렬 변환기를 구비한다.
상기와 같은 본 발명의 OTP 메모리 장치에서는, 직렬로 제공되는 어드레스 비트들 및 프로그램 데이터들이, 상기 기준 클락 신호(RCLK)의 상승 단부 및 하강 단부 모두에서 병렬로 추출된다. 그 결과, 본 발명의 OTP 메모리 장치에 의하면, 안티퓨즈 셀들에 대한 프로그램 속도가 크게 향상될 수 있다.
본 발명에서 사용되는 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 OTP 메모리 장치를 나타내는 도면이다.
도 2는 도 1의 직렬-병렬 변환기를 구체적으로 나타내는 도면이다.
도 3은 도 2의 변환 버퍼링부를 구체적으로 나타내는 도면이다.
도 4는 본 발명의 OTP 메모리 장치의 주요 신호의 타이밍을 나타내는 도면이다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다.
그리고, 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
한편, 본 명세서에서는 동일한 구성 및 작용을 수행하는 구성요소들에 대해서는 동일한 참조부호와 함께 < >속에 참조부호가 추가된다. 이때, 이들 구성요소들은 참조부호로 통칭한다. 그리고, 이들을 개별적인 구별이 필요한 경우에는, 참조부호 뒤에 '< >'가 추가된다.
본 발명의 내용을 명세서 전반에 걸쳐 설명함에 있어서, 각 구성요소에 대한 복수의 표현도 생략될 수도 있다. 예컨대 복수개의 신호선으로 이루어진 구성일지라도 '신호선들'과 같이 표현할 수도 있고, '신호선'과 같이 단수로 표현할 수도 있다. 이는 신호선이 동일한 속성을 가지는 여러 신호선들, 예컨대 데이터 신호들과 같이 다발로 이루어진 경우에 이를 굳이 단수와 복수로 구분할 필요가 없기 때문이기도 하다. 이런 점에서 이러한 기재는 타당하다. 따라서 이와 유사한 표현들 역시 명세서 전반에 걸쳐 모두 이와 같은 의미로 해석되어야 한다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일실시예에 따른 OTP 메모리 장치를 나타내는 도면이다. 도 1을 참조하면, 본 발명의 OTP 메모리 장치는 퓨즈 어레이(100), 셀 선택기(200), 프로그램 구동기(300) 및 직렬-병렬 변환기(400)를 구비하며, 바람직하기로는, 클락 분주기(500)를 더 구비한다.
상기 퓨즈 어레이(100)는 행과 열로 이루어지는 매트릭스 구조상에 배열되며, 각각이 안티퓨즈(AF)를 가지는 다수개의 안티퓨즈 셀(FC)들을 포함한다.
상기 셀 선택기(200)는 수신되는 어드레스 비트(ABIT)들에 상응하는 선택 어드레스(SADD)에 따라 상기 퓨즈 어레이(100)의 다수개의 안티퓨즈 셀(FC) 중에서 n개의 안티퓨즈 셀(FC)들을 동시에 선택하도록 구동된다.
본 실시예에서는, 선택 어드레스(SADD)는 제1 내지 제4 어드레스 비트(ABIT<1:4>)의 조합으로 결정되는 것으로 가정된다. 하지만, 이는 단지 설명의 간략화를 위한 것이며, 선택 어드레스(SADD)는 다양한 갯수의 어드레스 비트들의 조합으로 결정될 수 있음은 당업자에게는 자명하다.
그리고, n은 (p×k)이며, 상기 p와 k는 각각 2 이상의 자연수이다. 본 실시예에서, 상기 p는 '4'이며, k는 '2'로 가정되고, 상기 n은 '8'로 가정된다.
즉, 상기 셀 선택기(200)는 제1 내지 제4 어드레스 비트(ABIT<1:4>)에 상응하는 상기 선택 어드레스(SADD)에 따라 하나의 행을 선택할 수 있으며, 이때, 하나의 행에 연결되는 제1 셀 그룹(GC<1>)의 제1 내지 제4 안티퓨즈 셀(FC<1,1> 내지 FC<1,4>)과 제2 셀 그룹(GC<2>)의 제1 내지 제4 안티퓨즈 셀(FC<2,1> 내지 FC<2,4>)이 동시에 선택된다.
그리고, 상기 안티퓨즈 셀(FC)들의 안티퓨즈(AF)의 양단에는, 대응하는 프로그램 신호(XPDR)들의 "H"로의 활성화에 따라 항복 전압(breakdown voltage)보다 높은 전압차가 인가된다. 이 경우, 안티퓨즈(AF)의 절연층으로 작용하는 얇은 게이트 산화막은 항복되고, 그 결과, 안티퓨즈 셀(FC)은 전기적으로 프로그램된다.
본 실시예에서, 제1 셀 그룹(GC<1>)의 제1 내지 제4 안티퓨즈 셀(FC<1,1> 내지 FC<1,4>)과 제2 셀 그룹(GC<2>)의 제1 내지 제4 안티퓨즈 셀(FC<2,1> 내지 FC<2,4>)에 대응하여, 상기 8개의 프로그램 신호(XPDR)들은 제1 신호 그룹(GS<1>)의 제1 내지 제4 프로그램 신호(XPDR<1,1> 내지 XPDR<1,4>)과 제2 신호 그룹(GS<2>)의 제1 내지 제4 프로그램 신호(XPDR<2,1> 내지 XPDR<2,4>)에 상응한다.
그리고, 프로그램 명령 신호(CMD)의 발생에 따라, 상기 셀 선택기(200)는 상기 퓨즈 어레이(100)에서 선택되는 제1 셀 그룹(GC<1>)의 제1 내지 제4 안티퓨즈 셀(FC<1,1> 내지 FC<1,4>)과 제2 셀 그룹(GC<2>)의 제1 내지 제4 안티퓨즈 셀(FC<2,1> 내지 FC<2,4>)에 대한 프로그램 동작을 진행되도록 구동된다.
상기 프로그램 구동기(300)는 한꺼번에 수신되는 8개의 프로그램 데이터(PDAT)들을 상기 8개의 프로그램 신호(XPDR)들로 변환하여 상기 퓨즈 어레이(100)에 제공한다.
본 실시예에서, 제1 신호 그룹(GS<1>)의 제1 내지 제4 프로그램 신호(XPDR<1,1> 내지 XPDR<1,4>)과 제2 신호 그룹(GS<2>)의 제1 내지 제4 프로그램 신호(XPDR<2,1> 내지 XPDR<2,4>)에 대응하여, 상기 8개의 프로그램 데이터(PDAT)들은 제1 데이터 그룹(GP<1>)의 제1 내지 제4 프로그램 데이터(PDAT<1,1> 내지 PDAT<1,4>)과 제2 데이터 그룹(GP<2>)의 제1 내지 제4 프로그램 데이터(PDAT<2,1> 내지 PDAT<2,4>)에 상응한다.
본 실시예에서는, 상기 제1 신호 그룹(GS<1>)의 제1 내지 제4 프로그램 신호(XPDR<1,1> 내지 XPDR<1,4>)과 제2 신호 그룹(GS<2>)의 제1 내지 제4 프로그램 신호(XPDR<2,1> 내지 XPDR<2,4>)는 대응하는 상기 제1 데이터 그룹(GP<1>)의 제1 내지 제4 프로그램 데이터(PDAT<1,1> 내지 PDAT<1,4>)과 제2 데이터 그룹(GP<2>)의 제1 내지 제4 프로그램 데이터(PDAT<2,1> 내지 PDAT<2,4>)의 데이터값이 "1"일 때 "H"로 활성화된다.
그리고, 대응하는 상기 제1 데이터 그룹(GP<1>)의 제1 내지 제4 프로그램 데이터(PDAT<1,1> 내지 PDAT<1,4>)과 제2 데이터 그룹(GP<2>)의 제1 내지 제4 프로그램 데이터(PDAT<2,1> 내지 PDAT<2,4>)의 데이터값이 "0"일 때, 대응하는 상기 제1 신호 그룹(GS<1>)의 제1 내지 제4 프로그램 신호(XPDR<1,1> 내지 XPDR<1,4>)과 제2 신호 그룹(GS<2>)의 제1 내지 제4 프로그램 신호(XPDR<2,1> 내지 XPDR<2,4>)는 "L"로 비활성화된다.
또한, 본 명세서에서, "1"인 데이터값은 '활성 데이터값'으로 불릴 수 있으며, "0"인 데이터값은 '비활성 데이터값'으로 불릴 수 있다.
상기 직렬-병렬 변환기(400)는 인에이블 신호(XEN)의 "H"로의 활성화에 응답하여 인에이블되며, 정보 먹싱 신호(XADM)에 직렬로 로딩되는 8개의 프로그램 데이터(PDAT<1,1> 내지 PDAT<1,4>, PDAT<2,1> 내지 PDAT<2,4>)들을 추출하여 상기 프로그램 구동기(300)로 병렬로 제공한다.
상기 클락 분주기(500)는 기준 클락 신호(RCLK)를 수신하여 분주 클락 신호(DCLK)를 발생한다. 바람직하기로는, 상기 분주 클락 신호(DCLK)는 상기 기준 클락 신호(RCLK)에 대하여 1/2의 주파수를 가진다.(도 4의 t11 참조)
그리고, 상기 직렬-병렬 변환기(400)의 구동시에 상기 분주 클락 신호(DCLK)가 이용된다. 이와 같이, 상기 분주 클락 신호(DCLK)가 이용됨으로써, 상기 직렬-병렬 변환기(400)는 보다 안정적으로 동작될 수 있다.
또한, 상기 직렬-병렬 변환기(400)는 상기 분주 클락 신호(DCLK)의 일정 주기의 경과에 따라, 상기 제1 내지 제2 데이터 그룹(GP<1> 내지 GP<2>)을 순서적으로 상기 프로그램 구동기(300)에 제공한다.
한편, 상기 정보 먹싱 신호(XADM)에는, 상기 8개의 프로그램 데이터(PDAT)들의 로딩 전에 제1 내지 제4 어드레스 비트(ABIT<1:4>)가 직렬로 로딩된다.
이때, 상기 직렬-병렬 변환기(400)는 상기 정보 먹싱 신호(XADM)에 로딩되는 제1 내지 제4 어드레스 비트(ABIT<1:4>)를 추출하여 상기 셀 선택기(200)에 병렬로 제공하도록 구동된다.
도 2는 도 1의 직렬-병렬 변환기(400)를 구체적으로 나타내는 도면이다. 도 2를 참조하면, 상기 직렬-병렬 변환기(400)는 래치 발생부(410), 변환 버퍼링부(420), 데이터 래치부(430) 및 어드레스 래치부(440)를 구비한다.
상기 래치 발생부(410)는 셋팅 신호(XSET) 및 상기 분주 클락 신호(DCLK)를 이용하여, 어드레스 래치 신호(XALAT)와 제1 내지 제2 데이터 래치 신호(XDKAT<1:2>)를 발생한다.
이때, 상기 셋팅 신호(XSET)는 상기 분주 클락 신호(DCLK)의 1주기에 해당하는 활성화폭을 가지는 펄스 신호이다(도 4의 t21 참조).
그리고, 상기 어드레스 래치 신호(XALAT) 및 제1 내지 제2 데이터 래치 신호(XDKAT<1:2>) 각각은 상기 분주 클락 신호(DCLK)의 1주기에 해당하는 활성화폭을 가지는 펄스 신호이며, 상기 셋팅 신호(XSET)의 활성화로부터 일정한 주기의 경과후에 순서적이며 비중첩적으로 "H"로 활성화된다(도 4의 t31 내지 t33 참조).
상기 변환 버퍼링부(420)는 상기 정보 먹싱 신호(XADM)에 직렬로 로딩되는 상기 8개의 프로그램 데이터(PDAT<1,1> 내지 PDAT<1,4>, PDAT<2,1> 내지 PDAT<2,4>)들을 추출한다. 이때, 상기 제1 데이터 그룹(GP<1>)과 제2 데이터 그룹(GP<2>)은 순서적으로 상기 분주 클락 신호(DCLK)에 동기되어 추출된다.
도 3은 도 2의 변환 버퍼링부(420)를 구체적으로 나타내는 도면이다. 도 3을 참조하면, 상기 변환 버퍼링부(420)는 서브 신호 발생 수단(421), 그룹 래치 수단(423) 및 그룹 동기화 수단(425)을 구비한다.
상기 서브 신호 발생 수단(421)은 상기 기준 클락 신호(RCLK) 및 상기 분주 클락 신호를 이용하여, 제1 내지 제4 서브 클락 신호(XSCK<1:4>) 및 서브 래치 신호(XSLAT)를 발생한다.
이때, 제1 내지 제4 서브 클락 신호(XSCK<1:4>)는 상기 분주 클락 신호(DCLK)의 1주기 동안에 발생되는 상기 기준 클락 신호(RCLK)의 선행 단부 및 후행 단부 각각에 응답하여 순서적으로 활성화된다. 그리고, 제i(여기서, i는 2 내지 p 인 자연수) 서브 클락 신호(XSCK<i>)는 제(i-1) 서브 클락 신호(XSCK<i-1>)에 대하여 상기 기준 클락 신호(RCLK)의 1/2 주기로 위상 지연된다(도 4의 t41 내지 t44 참조).
상기 서브 래치 신호(XSLAT)는 상기 제4 서브 클락 신호(XSCK<4>)에 대하여 위상 지연된다(도 4의 t45 참조).
이러한 상기 서브 신호 발생 수단(421)의 구현은 당업자에게는 자명하다. 그러므로, 본 명세서에서는, 설명의 간략화를 위하여, 이에 대한 구체적인 기술은 생략된다.
상기 그룹 래치 수단(423)은 상기 정보 먹싱 신호(XADM)에 직렬로 로딩되는 제1 내지 제4 어드레스 비트(ABIT<1:4>), 상기 제1 데이터 그룹(GP<1>)의 제1 내지 제4 프로그램 데이터(PDAT<1,1> 내지 PDAT<1,4>) 및 상기 제2 데이터 그룹(GP<2>)의 제1 내지 제4 프로그램 데이터(PDAT<2,1> 내지 PDAT<2,4>)를 래치한다.
이때, 상기 제j(여기서, j는 1 내지 4인 자연수) 어드레스 비트(ABIT<j>), 상기 제1 및 제2 데이터 그룹 각각의 제j 프로그램 데이터(PDAT<1,j> 및 PDAT<2,j)는 제j 서브 클락 신호(XSCK<j>)에 응답하여 래치된다.
즉, 상기 제1 어드레스 비트(ABIT<1>), 상기 제1 및 제2 데이터 그룹 각각의 제1 프로그램 데이터(PDAT<1,1> 및 PDAT<2,1>)는 제1 서브 클락 신호(XSCK<1>)의 순서적 클락에 응답하여 순서적으로 래치된다(도 4의 t51 참조).
상기 제2 어드레스 비트(ABIT<2>), 상기 제1 및 제2 데이터 그룹 각각의 제2 프로그램 데이터(PDAT<1,2> 및 PDAT<2,2>)는 제2 서브 클락 신호(XSCK<2>)의 순서적 클락에 응답하여 순서적으로 래치된다(도 4의 t52 참조).
상기 제3 어드레스 비트(ABIT<3>), 상기 제1 및 제2 데이터 그룹 각각의 제3 프로그램 데이터(PDAT<1,3> 및 PDAT<2,3>)는 제3 서브 클락 신호(XSCK<3>)의 순서적 클락에 응답하여 순서적으로 래치된다(도 4의 t53 참조).
그리고, 상기 제4 어드레스 비트(ABIT<4>), 상기 제1 및 제2 데이터 그룹 각각의 제4 프로그램 데이터(PDAT<1,4> 및 PDAT<2,4>)는 제4 서브 클락 신호(XSCK<4>)의 순서적 클락에 응답하여 순서적으로 래치된다(도 4의 t54 참조).
상기 그룹 동기화 수단(425)는 상기 그룹 래치 수단(423)에서 병렬로 제공되는 상기 제1 내지 제4 어드레스 비트(ABIT<1:4>)과 제q(여기서, q는 1 내지 제2 인 자연수) 데이터 그룹(GP<q>)의 상기 제1 내지 제4 프로그램 데이터(PDAT<q,4> 및 PDAT<q,4>)를 상기 래치 클락 신호(XSLAT)의 순서적 클락에 응답하여 순서적으로 래치한다(도 4의 t61 참조).
그리고, 상기 그룹 동기화 수단(425)에 래치되는 상기 제1 내지 제4 어드레스 비트(ABIT<1:4>)는 동시에 상기 어드레스 래치부(440)에 제공되며, 상기 그룹 동기화 수단(425)에 래치되는 제q 데이터 그룹(GP<q>)의 상기 제1 내지 제4 프로그램 데이터(PDAT<q,4> 및 PDAT<q,4>)는 동시에 상기 데이터 래치부(430)에 제공된다.
다시 도 2를 참조하면, 상기 데이터 래치부(430)는 상기 래치 발생부(410)에서 발생되는 상기 제1 내지 제2 데이터 래치 신호(XDLAT<1:2>) 각각의 "H"로의 활성화에 따라, 상기 변환 버퍼링부(420)에서 추출되는 상기 제1 내지 제2 데이터 그룹(GP<1:2>)을 버퍼링하여 상기 프로그램 구동기(300)로 병렬로 제공한다(도 4의 t71 참조).
또한, 상기 어드레스 래치부(440)는 상기 어드레스 래치 신호(XALAT)의 "H"f로의 활성화에 따라, 상기 변환 버퍼링부(420)에서 병렬로 추출되는 제1 내지 제4 어드레스 비트(ABIT<1:4>)를 래치하여 상기 셀 선택기(200)에 제공하도록 구동된다(도 4의 t81 내지 t82 참조).
상기와 같은 직렬 -병렬 변환기(400)에 의하면, 상기 제1 내지 제2 데이터 그룹(GP<1> 내지 GP<2>)는 순서적으로 추출되어 상기 프로그램 구동기(300)에 병렬로 제공된다.
이때, 상기 제1 데이터 그룹(GP<1>)의 제1 내지 제4 프로그램 데이터(PDAT<1,1> 내지 PDAT<1,4>)과 제2 데이터 그룹(GP<2>)의 제1 내지 제4 프로그램 데이터(PDAT<2,1> 내지 PDAT<2,4>)는 상기 기준 클락 신호(RCLK)의 상승 단부 및 하강 단부에 응답하여 순서적으로 추출된다.
그리고, 상기 분주 클락 신호(DCLK)의 일정 주기의 경과에 따라, 상기 제1 내지 제2 데이터 그룹(GP<1> 내지 GP<2>)이 순서적으로 상기 프로그램 구동기(300)에 병렬로 제공된다.
정리하면, 상기와 같은 본 발명의 OTP 메모리 장치에서는, 직렬로 제공되는 어드레스 비트(ABIT)들 및 프로그램 데이터(PDAT)들이, 상기 기준 클락 신호(RCLK)의 상승 단부 및 하강 단부 모두에서 병렬로 추출된다.
그 결과, 본 발명의 OTP 메모리 장치에 의하면, 직렬로 제공되는 어드레스 비트(ABIT)들 및 프로그램 데이터(PDAT)들이, 상기 기준 클락 신호(RCLK)의 일단부에 응답하여 병렬로 추출되는 기술에 비하여, 안티퓨즈 셀(FC)들에 대한 프로그램 속도가 크게 향상될 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (9)

  1. OTP 메모리 장치에 있어서,
    각각이 안티퓨즈를 가지는 다수개의 안티퓨즈 셀들을 포함하는 퓨즈 어레이;
    선택 어드레스에 따라, 상기 퓨즈 어레이의 다수개의 안티퓨즈 셀들 중에서 n(여기서, n은 (p×k)이며, p와 k는 각각 2 이상의 자연수)개의 안티퓨즈 셀들을 동시에 선택하도록 구동되되, 상기 n개의 안티퓨즈 셀들은 제1 내지 제k 셀 그룹의 제1 내지 제p 안티퓨즈 셀에 상응하는 셀 선택기로서, 상기 n개의 안티퓨즈 셀들은 대응하는 n개 프로그램 신호의 활성화에 따라 프로그램되되, n개의 프로그램 신호들은 제1 내지 제k 신호 그룹의 제1 내지 제p 프로그램 신호에 상응하는 상기 셀 선택기;
    수신되는 n개의 프로그램 데이터들을 상기 n개의 프로그램 신호들로 변환하여 제공하되, 상기 n개의 프로그램 데이터들은 제1 내지 제k 데이터 그룹의 제1 내지 제p 프로그램 데이터에 상응하는 프로그램 구동기로서, 상기 n개의 프로그램 신호들 각각은 활성 데이터값을 가지는 대응하는 상기 n개의 프로그램 데이터들에 따라 활성화되는 상기 프로그램 구동기; 및
    정보 먹싱 신호에 직렬로 로딩되는 n개의 프로그램 데이터를 추출하여 병렬로 상기 프로그램 구동기로 제공하되, 상기 n개의 프로그램 데이터들은 제1 내지 제k 데이터 그룹의 제1 내지 제p 프로그램 데이터에 상응하는 직렬 -병렬 변환기로서, 상기 제1 내지 제k 데이터 그룹 각각의 제1 내지 제p 프로그램 데이터 각각은 기준 클락 신호의 상승 단부 및 하강 단부에 응답하여 순서적으로 추출되는 상기 직렬-병렬 변환기를 구비하는 것을 특징으로 하는 OTP 메모리 장치.
  2. 제1항에 있어서, 상기 OTP 메모리 장치는
    상기 기준 클락 신호를 수신하여 분주 클락 신호를 발생하는 클락 분주기로서, 상기 분주 클락 신호는 상기 기준 클락 신호에 대하여 1/2의 주파수를 가지는 상기 클락 분주기를 더 구비하며,
    상기 직렬-병렬 변환기는
    상기 분주 클락 신호의 일정 주기의 경과에 따라 상기 제1 내지 제k 데이터 그룹을 순서적으로 상기 프로그램 구동기에 병렬로 제공하도록 구동되는 것을 특징으로 하는 OTP 메모리 장치.
  3. 제2항에 있어서, 상기 분주 클락 신호는
    상기 기준 클락 신호에 대하여 1/2의 주파수를 가지는 것을 특징으로 하는 OTP 메모리 장치.
  4. 제2항에 있어서, 상기 직렬-병렬 변환기는
    셋팅 신호 및 상기 분주 클락 신호를 이용하여, 제1 내지 제k 데이터 래치 신호를 발생하는 래치 발생부로서, 상기 제1 내지 제k 데이터 래치 신호 각각은 상기 분주 클락 신호의 주기에 상응하는 활성화폭을 가지는 펄스 신호이며, 상기 셋팅 신호의 활성화로부터 일정한 주기의 경과후에 순서적이며 비중첩적으로 활성화되는 상기 래치 발생부;
    상기 정보 먹싱 신호에 직렬로 로딩되는 상기 n개의 프로그램 데이터들을 추출하되, 상기 제1 내지 제k 데이터 그룹을 순서적으로 상기 분주 클락 신호에 동기하여 추출하는 변환 버퍼링부; 및
    상기 제1 내지 제k 데이터 래치 신호 각각의 활성화에 따라, 상기 변환 버퍼링부에서 추출되는 상기 제1 내지 제k 데이터 그룹을 버퍼링하여 상기 프로그램 구동기로 병렬로 제공하는 데이터 래치부를 구비하는 것을 특징으로 하는 OTP 메모리 장치.
  5. 제4항에 있어서, 상기 래치 발생부는
    상기 셋팅 신호 및 상기 분주 클락 신호를 이용하여, 어드레스 래치 신호를 발생하되, 상기 어드레스 래치 신호는 상기 제1 내지 제k 데이터 래치 신호에 대하여 비중첩적으로 활성화되며,
    상기 변환 버퍼링부는
    상기 정보 먹싱 신호에 로딩되는 어드레스 비트들을 추출하도록 구동되는 것을 특징으로 하는 OTP 메모리 장치.
  6. 제5항에 있어서, 상기 직렬-병렬 변환기는
    상기 어드레스 래치 신호에 활성화에 따라, 상기 변환 버퍼링부에 의하여 추출되는 어드레스 비트들을 래치하여 병렬로 상기 셀 선택기에 제공하도록 구동되는 어드레스 래치부를 더 구비하는 것을 특징으로 하는 OTP 메모리 장치.
  7. 제4항에 있어서, 상기 셋팅 신호는
    상기 분주 클락 신호의 주기에 상응하는 활성화폭을 가지는 펄스인 것을 특징으로 하는 OTP 메모리 장치.
  8. 제4항에 있어서, 상기 변환 버퍼링부는
    상기 기준 클락 신호 및 상기 분주 클락 신호를 이용하여, 제1 내지 제p 서브 클락 신호 및 서브 래치 신호를 발생하는 서브 신호 발생 수단으로서, 상기 제1 내지 제p 서브 클락 신호는 상기 분주 클락 신호의 1주기 동안에 발생되는 상기 기준 클락 신호의 선행 단부 및 후행 단부 각각에 응답하여 순서적으로 활성화되며, 제i(여기서, i는 2 내지 p 인 자연수) 서브 클락 신호는 제(i-1) 서브 클락 신호에 대하여 상기 기준 클락 신호의 1/2 주기로 위상 지연되고, 상기 서브 래치 신호는 상기 제p 서브 클락 신호에 대하여 위상 지연되는 상기 서브 신호 발생 수단;
    상기 정보 먹싱 신호에 직렬로 로딩되는 상기 제1 내지 제k 데이터 그룹의 제1 내지 제p 프로그램 데이터를 래치하는 그룹 래치 수단으로서, 상기 제1 내지 제k 데이터 그룹 각각의 제j(여기서, j는 1 내지 p인 자연수) 프로그램 데이터는 제j 서브 클락 신호에 응답하여 래치되는 상기 그룹 래치 수단; 및
    상기 그룹 래치 수단에서 병렬로 제공되는 제q(여기서, q는 1 내지 제k 인 자연수) 데이터 그룹의 상기 제1 내지 제p 프로그램 데이터를 상기 래치 클락 신호의 활성화에 따라 동시에 래치하여 상기 데이터 래치부로 제공하도록 구동되는 그룹 동기화 수단을 구비하는 것을 특징으로 하는 OTP 메모리 장치.
  9. 제1항에 있어서, 상기 직렬-병렬 변환기는
    상기 정보 먹싱 신호에 직렬로 로딩되는 어드레스 비트들을 추출하여, 병렬로 상기 셀 선택기에 제공하도록 구동되는 것을 특징으로 하는 OTP 메모리 장치.
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