KR20070002324A - 반도체 장치의 리페어 퓨즈 불량 검출회로 - Google Patents

Abstract

본 발명은 리페어 퓨즈의 상태를 정확하게 검출하여 리페어 퓨즈가 사용되는 반도체 장치의 오동작을 방지할 수 있는 반도체 장치의 리페어 퓨즈 불량 검출회로를 제공하기 위한 것으로, 이를 위해 본 발명은 리페어 퓨즈와, 전원단과 상기 리페어 퓨즈의 입력단 사이에 접속되고, 게이트 입력되는 프리챠지신호에 따라 전원전압을 상기 리페어 퓨즈의 입력단으로 전달하는 풀-업 트랜지스터와, 상기 리페어 퓨즈의 입력단과 접속되어 상기 리페어 퓨즈의 입력단의 전위를 래치하는 제1 래치부와, 상기 리페어 퓨즈의 출력단과 접지단 사이에 접속되고, 게이트로 입력되는 제어신호에 따라 상기 리페어 퓨즈를 통해 흐르는 전류를 상기 접지단으로 전달하는 풀-다운 트랜지스터와, 상기 리페어 퓨즈의 출력단과 접속되어 상기 리페어 퓨즈의 출력단의 전위를 래치하는 제2 래치부를 포함하는 리페어 퓨즈 불량 검출회로를 제공한다.

반도체 장치, 리던던시 회로, 리페어 퓨즈, 래치

Description

반도체 장치의 리페어 퓨즈 불량 검출회로{CIRCUIT FOR DETECTING A DEFECTIVE REPAIR FUSE IN SEMICONDUCTOR DEVICE}

도 1은 종래기술에 따른 리페어 퓨즈를 포함한 리페어 회로를 도시한 회로도.

도 2는 도 1에 도시된 리페어 회로의 동작 파형도.

도 3은 본 발명의 바람직한 실시예에 따른 리페어 퓨즈 불량 검출회로를 도시한 회로도.

도 4는 도 3에 도시된 리페어 퓨즈 불량 검출회로의 동작 파형도.

<도면의 주요 부분에 대한 부호의 설명>

20, 120, 130 : 래치부

본 발명은 반도체 장치에 관한 것으로, 특히 리던던시(redundancy) 회로 내 에 구현된 리페어(repair)용 퓨즈(fuse) 불량을 검출하기 위한 검출회로에 관한 것이다.

DRAM(Dynamic Random Access Memory device)과 같은 반도체 메모리 장치는 미세화 기술이 발달함에 따라 고속화 및 고집적화가 이루어지고 있다. 특히, 반도체 장치는 고집적화 못지 않게 고수율화가 요구되고 있는 바, 이에 대응하여 리던던시 셀(redundancy cell)과 리던던시 회로를 반도체 장치 내부에 구현하여 결함 셀을 리던던시 셀로 리페어함으로써 수율을 향상시키는 결함 구제 기술이 필수적이다.

일반적으로, 리던던시 회로에는 리페어를 위해 복수의 리페어 퓨즈가 구성된다. 이처럼 리던던시 회로와 같이 리페어 퓨즈를 사용하는 회로에서는 레이저(laser)에 의한 리페어 퓨즈의 컷팅 유무에 따라 그 출력이 결정되기 때문에 리페어 퓨즈의 불량을 검출하는 것이 소자의 동작 특성에 있어서 매우 중요하다 할 것이다.

보편적으로, 리페어 공정이 완료된 후 리페어가 정상적으로 이루어졌는지를 검사하기 위한 리페어 불량 검출시험이 실시된다. 리페어 불량은 리던던시 회로 내에 복수의 리페어 퓨즈들이 서로 인접하게 구성되어 있고, 이러한 복수의 리페어 퓨즈 중 컷팅이 이루어져야 할 퓨즈를 레이저 빔으로 컷팅하는 과정에서 인접하게 위치된 리페어 퓨즈가 손상을 입어 고저항을 갖거나, 또는 컷팅되는 문제가 발생하기 때문이다.

도 1은 종래기술에 따른 리페어 불량 검출시험을 설명하기 위하여 일례로 도 시한 리페어 회로 중 일부를 도시한 회로도이고, 도 2는 도 1에 도시된 리페어 회로의 동작 파형도이다.

도 1을 참조하면, 종래기술에 따른 리페어 회로는 프리챠지신호(Vpre)에 따라 턴-온(turn-on)되어 전원전압(VDD)을 리페어 퓨즈(10)로 전달하는 풀-업(pull-up) 트랜지스터인 PMOS 트랜지스터(PMOS)와, 제어신호(Vcon)에 따라 턴-온되어 리페어 퓨즈(10)의 전위를 접지전압(VSS)으로 천이시키는 풀 다운(pull-down) 트랜지스터(NMOS)와, 리페어 퓨즈(10)로 전달되는 전압을 래치(latch)하는 래치부(20)로 구성된다. 여기서, 제어신호(Vcon)는 어드레스 리페를 위한 어드레스 신호일 수 있다.

이러한 구성을 갖는 리페어 회로의 리페어 불량 검출 동작을 살펴보면, 다음과 같다.

도 2에 도시된 바와 같이, 프리챠지신호(Vpre)가 로우레벨(LOW level, 이하, 로우라 함)로 풀-업 트랜지스터인 PMOS 트랜지스터(PM)의 게이트로 입력되면, PMOS 트랜지스터(PM)이 턴-온되어 전원전압(VDD)은 풀-업 트랜지스터(PM)를 통해 리페어 퓨즈(10)로 인가되어 노드(node)를 하이레벨(HIGH level, 이하, 하이라 함)인 전원전압(VDD)으로 프리챠지시킨다. 이에 따라, 래치부(20)의 출력신호(Vout)는 로우가 된다.

이후, 제어신호(Vcon)가 로우에서 하이로 천이하여 풀 다운 트랜지스터인 NMOS 트랜지스터(NM)가 턴-온되면, 리페어 퓨즈(10)에 프리챠지된 전원전압(VDD)은 NMOS 트랜지스터(NM)를 통해 접지단으로 빠져나가 노드(node)는 하이에서 접지전압 (VSS) 레벨을 갖는 로우로 천이된다. 이에 따라, 래치(20)의 출력신호(Vout)는 하이로 천이된다.

상기에서 설명한 바와 같이, 리페어 퓨즈(10)가 정상 상태, 즉 컷팅되지 않았을 경우 래치부(20)는 하이 상태를 갖는 출력신호(Vout)를 출력한다. 그러나, 리페어 퓨즈(10)가 레이저에 의해 컷팅되었거나, 외부 영향으로 인해 고저항성을 갖게 되는 경우 제어신호(Vcon)가 하이로 유지되는 동안 노드(node)가 로우로 천이 되지 않게 된다. 즉, 노드(node)의 전위 레벨은 전원전압(VDD)의 레벨에 따라 하이 또는 로우로 유지되기 때문에 정확하게 리페어 퓨즈(10)의 불량을 검출하는데 어려움이 있다.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 리페어 퓨즈의 상태를 정확하게 검출하여 리페어 퓨즈가 사용되는 반도체 장치의 오동작을 방지할 수 있는 리페어 퓨즈 불량 검출회로를 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 리페어 퓨즈와, 전원단과 상기 리페어 퓨즈의 입력단 사이에 접속되고, 게이트 입력되는 프리챠지신호에 따라 전원전압을 상기 리페어 퓨즈의 입력단으로 전달하는 풀-업 트랜지스터 와, 상기 리페어 퓨즈의 입력단과 접속되어 상기 리페어 퓨즈의 입력단의 전위를 래치하는 제1 래치부와, 상기 리페어 퓨즈의 출력단과 접지단 사이에 접속되고, 게이트로 입력되는 제어신호에 따라 상기 리페어 퓨즈를 통해 흐르는 전류를 상기 접지단으로 전달하는 풀-다운 트랜지스터와, 상기 리페어 퓨즈의 출력단과 접속되어 상기 리페어 퓨즈의 출력단의 전위를 래치하는 제2 래치부를 포함하는 리페어 퓨즈 불량 검출회로를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 기능을 수행하는 구성요소를 나타낸다.

실시예

도 3은 본 발명의 바람직한 실시예에 따른 리페어 퓨즈의 불량을 검출하기 위한 검출회로를 도시한 회로도이고, 도 4는 도 3에 도시된 검출회로의 동작 파형도이다.

도 3을 참조하면, 본 발명의 바람직한 실시예에 따른 검출회로는 프리챠지신호(Vpre)에 따라 턴-온(turn-on)되어 전원전압(VDD)을 리페어 퓨즈(110)의 입력단으로 전달하는 풀-업 트랜지스터(PMOS)와, 제어신호(Vcon)에 따라 턴-온되어 리페 어 퓨즈(110)의 출력단으로 전위를 접지전압(VSS)으로 천이시키는 풀 다운(pull-down) 트랜지스터(NMOS)와, 리페어 퓨즈(110)의 입력단의 전위를 래치하는 제1 래치부(120)와, 리페어 퓨즈(110)의 출력단의 전위를 래치하는 제2 래치부(130)를 포함한다.

이러한 구성을 갖는 본 발명의 리페어 퓨즈의 불량 검출회로의 동작 특성을 살펴보기로 한다. 이하에서는, 설명의 편의를 위해 도 3에 도시된 리페어 퓨즈(110)가 리페어 공정시 컷팅이 이루어지지 않아야 할 퓨즈인 경우를 예로 들어 설명하기로 한다.

먼저, 리페어 퓨즈(110)가 리페어 공정시 레이저 빔에 의해 손상 또는 컷팅되지 않았을 경우(이하, 정상상태라 함)에 대해 설명한다. 도 4에 도시된 바와 같이, 리페어 퓨즈(110)가 정상상태인 경우, 프리챠지신호(Vpre)가 로우로 풀-업 트랜지스터(PM)의 게이트로 입력되어 풀-업 트랜지스터(PM)가 턴-온되면, 전원전압(VDD)은 PMOS 트랜지스터(PM)를 통해 리페어 퓨즈(110)로 전달된다. 이에 따라, 제1 및 제2 래치부(120, 130)는 하이신호를 래치하여 로우신호(Vout, Vndet)를 출력한다.

이후, 제어신호(Vcon)가 로우에서 하이로 천이하여 풀-다운 트랜지스터(NM)가 턴-온되면, 풀-다운 트랜지스터(NM)를 통해 리페어 퓨즈(110)와 접지단 사이에 전류 경로가 형성되어 리페어 퓨즈(110)를 흐르는 전류는 일순간 풀-다운 트랜지스터(NM)를 통해 접지단으로 빠져 나가 노드(node)의 전위는 하이에서 로우로 천이된다. 이에 따라, 제1 및 제2 래치부(120, 130)는 로우신호를 래치하여 하이신호 (Vout, Vndet)를 출력한다.

이후, 프리챠지신호(Vpre)가 로우에서 하이로 천이하여 풀-업 트랜지스터(PM)가 턴-오프(turn-off)되면, 리페어 퓨즈(110)에 어느 정도 충전된 전하들이 NMOS 트랜지스터(NM)의 저항에 의해 접지단으로 빠져나가지 못하고, 노드(node)의 전위를 접지전압(VSS)보다 약간 높은 전위로 상승시키게 된다. 이러한 현상은 리페어 불량 검출시험시 모든 리페어 퓨즈에 대해 전압을 인가하는데, 이 경우 리페어 퓨즈(110)와 인접하게 위치된 리페어 퓨즈 간의 전압차에 의해 전하가 충전되고, 이렇게 충전된 전하들이 PMOS 트랜지스터(PM)가 턴-오프되는 순간 방전하여 노드(node)의 전위를 상승시키기 때문에 발생된다. 그러나, 상기 충전된 전하에 의해 상승되는 노드(node)의 전위는 제2 래치부(130)가 하이 신호로 인식할 정도의 전위를 갖지 못하기 때문에 제2 래치부(130)는 하이 상태의 출력신호(Vndet)를 출력하게 된다.

이와 반대로, 리페어 퓨즈(110)가 리페어 공정시 레이저 빔에 의해 손상 또는 컷팅되어 고저항성을 갖는 경우(이하, 비정상상태라 함)에 대해 설명한다. 도 4에 도시된 바와 같이, 리페어 퓨즈(110)가 비정상상태인 경우, 프리챠지신호(Vpre)가 로우로 풀-업 트랜지스터(PM)의 게이트로 입력되어 풀-업 트랜지스터(PM)가 턴-온되면, 전원전압(VDD)은 PMOS 트랜지스터(PM)를 통해 리페어 퓨즈(110)로 전달된다. 이에 따라, 제1 래치부(120)는 하이신호를 래치하여 로우신호(Vout)를 출력하는 반면, 리페어 퓨즈(110)가 고저항성을 갖고, 이에 따라, RC 타임이 증가하기 때문에 노드(node)로는 전원전압(VDD)이 전달되지 않거나, 전달되는 시간이 지연되어 제2 래치부(120)는 이미 래치하고 있는 로우신호(Vadet)를 계속해서 출력하게 된다.

이후, 제어신호(Vcon)가 로우에서 하이로 천이하여 풀-다운 트랜지스터(NM)가 턴-온되면, 풀-다운 트랜지스터(NM)를 통해 리페어 퓨즈(110)와 접지단 사이에 전류 경로가 형성된다. 하지만, 도 4에 도시된 바와 같이, 노드(node)의 전위는 급속하게 접지전압(VSS)으로 강하하지 않고, 서서히 강하하게 된다. 이는, PMOS 트랜지스터(PM)가 턴-온된 후 리페어 퓨즈(110)에 충전된 전하가 노드(node)로 방전되기 때문인데, 방전된 전하에 의해 노드(node)의 전위는 접지전압(VSS)으로 급강하하지 않게 된다.

이후, 노드(node)의 전위가 제2 래치부(130)로 하여금 로우신호로 인식되어 로우신호를 래치하지 않는 시점 내에서 프리챠지신호(Vpre)를 로우에서 하이로 천이시키면, 제2 래치부(130)는 계속해서 하이신호를 래치하여 로우신호를 갖는 출력신호(Vadet)를 출력한다.

상기에서 설명한 바와 같이, 본 발명에서는 제2 래치부(130)를 통해 리페어 퓨즈(110)가 정상상태인 경우에는 하이신호를 출력하고, 비정상상태인 경우 로우신호를 출력함으로써 레이저 빔에 의한 리페어 퓨즈(110)의 불량 상태를 검사하는 것이 가능하다.

본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범 위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 의하면, 리페어 퓨즈와 풀 다운 트랜지스터 사이에 래치부를 설치하여 리페어 퓨즈를 통해 흐르는 전류를 검출함으로써 리페어 퓨즈의 불량을 안정적으로 검출하는 것이 가능하여 소자의 특성을 향상시킬 수 있다.

Claims (2)

1. 리페어 퓨즈;

   전원단과 상기 리페어 퓨즈의 입력단 사이에 접속되고, 게이트 입력되는 프리챠지신호에 따라 전원전압을 상기 리페어 퓨즈의 입력단으로 전달하는 풀-업 트랜지스터;

   상기 리페어 퓨즈의 입력단과 접속되어 상기 리페어 퓨즈의 입력단의 전위를 래치하는 제1 래치부;

   상기 리페어 퓨즈의 출력단과 접지단 사이에 접속되고, 게이트로 입력되는 제어신호에 따라 상기 리페어 퓨즈를 통해 흐르는 전류를 상기 접지단으로 전달하는 풀-다운 트랜지스터; 및

   상기 리페어 퓨즈의 출력단과 접속되어 상기 리페어 퓨즈의 출력단의 전위를 래치하는 제2 래치부

   를 포함하는 리페어 퓨즈 불량 검출회로.
2. 제 1 항에 있어서,

   상기 제어신호는 상기 프리챠지신호보다 먼저 로우에서 하이로 천이되는 리페어 퓨즈 불량 검출회로.

Images