JP4327798B2

JP4327798B2 - 半導体メモリ

Info

Publication number: JP4327798B2
Application number: JP2005508736A
Authority: JP
Inventors: 雅人瀧田
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2003-08-28
Filing date: 2003-08-28
Publication date: 2009-09-09
Anticipated expiration: 2023-08-28
Also published as: US7187604B2; WO2005024844A1; JPWO2005024844A1; US20060098504A1

Description

本発明は、定期的にリフレッシュ動作が必要な半導体メモリに関する。

ＤＲＡＭ（Dynamic Random Access Memory）等の半導体メモリは、歩留を向上させ、チップコストを低減するために、製造工程で発生したメモリセル列の不良を救済する冗長メモリセル列（冗長回路）を有している。試験工程において不良のメモリセル列を冗長メモリセル列に置き換えることで、メモリセル列の不良が救済される。
不良のメモリセル列を冗長メモリセル列に置き換える方式として、リプレース冗長方式が挙げられる。リプレース冗長方式を採用する半導体メモリは、不良のメモリセル列のアドレスを記憶するヒューズ回路等のＲＯＭ（Read Only Memory）を有している。リプレース冗長方式では、ワード線（ワードドライバ）とワードデコーダとはＲＯＭを介すことなく接続されるため、ＲＯＭの配置自由度が高くなる。このため、例えば、半導体メモリが複数のメモリセルアレイを有する場合に、ワードデコーダを共通して形成することが容易になる。従って、リプレース冗長方式は、チップサイズの低減に有効である。

一方、ＤＲＡＭ等では、メモリセルは、キャパシタに充電される電荷によりデータを記憶するため、一定の周期でメモリセルのデータを再書き込みするリフレッシュ動作を実施する必要がある。リフレッシュ動作中の消費電力を低減するために、シフトリフレッシュ方式と称される技術を採用した半導体メモリが、例えば、特許文献１に開示されている。この種の半導体メモリは、リフレッシュ動作中に、シフトレジスタを用いてリフレッシュ動作の対象となるワード線を順次選択する。このため、リフレッシュカウンタ等のリフレッシュアドレスの生成回路、および外部アドレスとリフレッシュアドレスとの切り替え回路は不要になる。この結果、チップサイズの増大を抑制でき、リフレッシュ動作中の消費電力を低減できる。
特開２０００−３１１４８７号公報

本発明者は、リプレース冗長方式の半導体メモリにシフトリフレッシュ方式を導入することを検討した。リプレース冗長方式の半導体メモリにシフトリフレッシュ方式を単純に適用すると、冗長メモリセル列の使用時に不良のメモリセル列がリフレッシュされてしまう、または冗長メモリセル列の不使用時に冗長メモリセル列がリフレッシュされてしまう。リフレッシュ動作中に活性化不要のワード線が活性化されるため、充放電電流が無駄に消費されてしまう。すなわち、シフトリフレッシュ方式によるリフレッシュ動作中の消費電力の低減効果が低下してしまう。また、冗長メモリセル列の使用時に不良のメモリセル列のワード線を活性化させると、メモリセル列の不良がワードデコーダに起因する場合、またはワード線同士のショート、ワード線とビット線とのショートおよびメモリセル同士のショートのいずれかに起因する場合、その他のメモリセル列の記憶データを破壊する恐れがある。

本発明の目的は、シフトリフレッシュ方式を採用する半導体メモリの消費電力を低減することにあり、特に、セルフリフレッシュモード中の消費電力を低減することにある。

本発明の半導体メモリの一形態では、メモリセルアレイは、複数の通常メモリセル列および冗長メモリセル列を有している。各通常メモリセル列は、通常ワード線および通常ワード線に接続された通常メモリセルを有している。冗長メモリセル列は、通常メモリセル列の不良を救済するための冗長ワード線および冗長ワード線に接続された冗長メモリセルを有している。シフトレジスタは、通常ワード線および冗長ワード線のいずれかをリフレッシュ要求毎に順次活性化させるために、通常ワード線および冗長ワード線にそれぞれ対応する複数のラッチで構成されている。活性化回路は、シフトレジスタの出力に応じて、通常ワード線および冗長ワード線のいずれかを活性化させる。第１記憶回路は、通常メモリセル列のいずれかに不良が存在するときに、不良の通常メモリセル列を示す不良アドレスを予め記憶する。第１比較回路は、シフトレジスタの出力が第１記憶回路に記憶された不良アドレスに対応する通常ワード線を示すときに、不良一致信号を活性化させる。第１活性化制御回路は、不良一致信号の活性化に伴って、不良アドレスに対応する通常ワード線の活性化を禁止する。

この構成により、シフトレジスタを用いてリフレッシュ動作の対象となるワード線を順次選択するシフトリフレッシュ方式を採用する半導体メモリにおいて、通常メモリセル列のいずれかに不良が存在し、第１記憶回路が不良アドレスを記憶している場合、不良の通常メモリセル列のワード線が活性化されることを防止できる。この結果、不良の通常メモリセル列のリフレッシュを禁止でき、リフレッシュ動作に伴う充放電電流の無駄な消費を回避できる。また、シフトリフレッシュ方式を採用しているため、リフレッシュアドレス生成回路および外部アドレスとリフレッシュアドレスとの切り替え回路は不要になる。従って、チップサイズの増大を抑制でき、リフレッシュ動作を短時間で実施できる。リフレッシュアドレス生成回路および切り替え回路が不要になるとともに、不良の通常メモリセル列のリフレッシュが禁止されるため、リフレッシュ動作中の消費電力を低減できる。リフレッシュ動作を定期的に繰り返すセルフリフレッシュモード中、半導体メモリの消費電力は、リフレッシュ動作に伴う消費電力が支配的である。このため、特に、セルフリフレッシュモード中の消費電力の低減に有効である。さらに、不良の通常メモリセル列の通常ワード線は活性化されないため、通常メモリセル列の不良がワードデコーダに起因する場合、または通常ワード線同士のショート、通常ワード線とビット線とのショートおよび通常メモリセル同士のショートのいずれかに起因する場合、正常な通常メモリセル列の記憶データが破壊されることを防止できる。

第１活性化制御回路のシフト制御回路は、不良一致信号が活性化されないときに、シフトレジスタにシフト動作を実施させるためのシフト制御信号をリフレッシュ要求に応答して１回出力する。第１活性化制御回路のシフト制御回路は、不良一致信号が活性化されるときに、シフト制御信号をリフレッシュ要求に応答して２回連続して出力する。

例えば、シフト制御回路の第１パルス生成回路は、リフレッシュ要求に応答して第１パルス信号を生成する。シフト制御回路の第２パルス生成回路は、不良一致信号が活性化されたときに、第１パルス信号に重複しない第２パルス信号を生成する。例えば、第２パルス生成回路の遅延回路は、第１パルス信号を遅らせて第２パルス信号として出力する。第２パルス生成回路の禁止回路は、不良一致信号の非活性化中に、第１パルス信号の遅延回路への供給を禁止する。シフト制御回路の論理和回路は、第１および第２パルス信号を論理和してシフト制御信号として出力する。

この構成により、不良一致信号が活性化されたときに、シフトレジスタの出力が示すワード線を、不良アドレスに対応する通常ワード線から次のワード線に即座に変更できる。この結果、メモリセルアレイ全体をリフレッシュするために必要なリフレッシュ要求回数を削減でき、リフレッシュ要求の発生頻度を低減できる。リフレッシュ要求の生成回路の活性化頻度を低減できるため、リフレッシュ動作中（特に、セルフリフレッシュモード中）の消費電力を低減できる。

例えば、第２記憶回路は、冗長メモリセル列の使用／不使用を予め記憶する。第２活性化制御回路は、第２記憶回路が不使用を記憶し、かつシフトレジスタの出力が冗長ワード線を示すときに、冗長ワード線の活性化を禁止する。このため、通常メモリセル列のすべてが正常であり、第２記憶回路が冗長メモリセル列の不使用を記憶している場合、冗長メモリセル列のワード線が活性化されることを防止できる。この結果、冗長メモリセル列のリフレッシュを禁止でき、リフレッシュ動作に伴う充放電電流の無駄な消費を回避できる。従って、冗長メモリセル列の不使用時にも、リフレッシュ動作中の消費電力を低減できる。

例えば、セルフリフレッシュ制御回路は、通常メモリセルおよび冗長メモリセルを所定周期で自動的にリフレッシュするために、リフレッシュ要求を所定周期で生成する。すなわち、セルフリフレッシュモードを有する半導体メモリにおいて、セルフリフレッシュモード中の消費電力を低減できる。

例えば、シフトレジスタのラッチにおける最終段のラッチの出力は、初段のラッチの入力に帰還している。すなわち、シフトレジスタのラッチは、環状に接続されている。例えば、各ラッチは、リセット信号を受けるリセット端子を有している。ラッチのいずれかは、リセット信号に応答して活性化状態に初期化される。ラッチの残りは、リセット信号に応答して非活性化状態に初期化される。

このため、最終段のラッチに対応するワード線の活性化後に、初段のラッチを活性化させるための特別な処理を実施することなく、初段のラッチに対応するワード線から再び順次活性化させることができる。この結果、例えば、半導体メモリチップの電源投入時にリセット信号をシフトレジスタに一度供給するだけで、シフトレジスタの再初期化を不要にできる。

例えば、第１記憶回路は、不良アドレスをプログラムするための第１ヒューズ回路を有している。このため、半導体メモリチップの試験結果に応じて第１ヒューズ回路を溶断することで、不良アドレスをプログラムできる。

本発明の半導体メモリでは、通常メモリセル列のいずれかに不良が存在する場合、不良の通常メモリセル列のワード線が活性化されることを防止できる。この結果、不良の通常メモリセル列のリフレッシュを禁止でき、リフレッシュ動作に伴う充放電電流の無駄な消費を回避できる。シフトリフレッシュ方式の採用および不良の通常メモリセル列のリフレッシュ禁止により、リフレッシュ動作中の消費電力を低減できる。特に、セルフリフレッシュモード中の消費電力の低減に有効である。さらに、通常メモリセル列の不良がワードデコーダに起因する場合、正常な通常メモリセル列の記憶データが破壊されることを防止できる。

本発明の半導体メモリでは、通常メモリセル列のすべてが正常である場合、冗長メモリセル列のワード線が活性化されることを防止できる。この結果、冗長メモリセル列のリフレッシュを禁止でき、リフレッシュ動作に伴う充放電電流の無駄な消費を回避できる。従って、冗長メモリセル列の不使用時にも、リフレッシュ動作中の消費電力を低減できる。

以下、図面を用いて本発明の実施形態を説明する。図中、二重丸は、外部端子を示している。外部端子を介して供給される信号には、端子名と同一の符号を使用している。信号が伝達される信号線には、信号名と同一の符号を使用している。太線で示した信号は、複数本で構成されている。信号名の先頭の”／”は、負論理を示している。
図１は、本発明の半導体メモリの関連技術を示している。

半導体メモリ１００は、例えば、ＤＲＡＭとして構成され、コマンド入力回路１０、セルフリフレッシュ制御回路１２、動作制御回路１４、記憶回路１６、パワーオンリセット回路１８、シフト制御回路２０、シフトレジスタ２２、許可回路２４、アドレス入力回路２６、ワードデコーダ２８、メモリセルアレイ３０およびデータ入出力回路３２を有している。

メモリセルアレイ３０は、通常メモリセル列RN1〜RNn、冗長メモリセル列RRおよび複数のセンスアンプSAを有している。通常メモリセル列RN1〜RNnは、通常ワード線WLN1〜WLNnおよび通常ワード線WLN1〜WLNnと複数のビット線BLとに接続された複数の通常メモリセルMCNをそれぞれ有している。冗長メモリセル列RRは、通常メモリセル列RN1〜RNnの不良を救済するための冗長ワード線WLRおよび冗長ワード線WLRと複数のビット線BLとに接続された複数の冗長メモリセルMCRを有している。通常メモリセルMCNおよび冗長メモリセルMCRは、同一のメモリセル（ダイナミックメモリセル）であり、データの論理値を電荷として保持するキャパシタと、キャパシタをビット線BLに接続する転送トランジスタとをそれぞれ有している。転送トランジスタのゲートは、通常ワード線WLN1〜WLNnおよび冗長ワード線WLRにそれぞれ接続されている。センスアンプSAは、ビット線BLにそれぞれ対応して設けられ、読み出し動作中にビット線BLに伝達される読み出しデータを増幅し、データバスDBに出力する。センスアンプSAは、書き込み動作中にデータバスDBを介して供給される書き込みデータを増幅し、ビット線BLに出力する。

メモリセルアレイ３０は、動作制御回路１４から供給される書き込み要求信号WRRQ、読み出し要求信号RDRQ、リフレッシュ要求信号RFRQおよびプリチャージ信号PREにそれぞれ応答して、書き込み動作、読み出し動作、リフレッシュ動作およびプリチャージ動作をそれぞれ実施する。
コマンド入力回路１０は、コマンド端子CMDを介してコマンド信号CMDを受信し、受信したコマンド信号CMDに応じて、書き込み動作を実施するための書き込み信号WR、読み出し動作を実施するための読み出し信号RD、リフレッシュ動作を実施するためのリフレッシュ信号RFおよびセルフリフレッシュ動作を実施するためのセルフリフレッシュ信号SRFのいずれかを出力する。コマンド信号CMDは、例えば、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WE等のＤＲＡＭの動作を制御する信号である。

セルフリフレッシュ制御回路１２は、コマンド入力回路１０から供給されるセルフリフレッシュ信号SRFの活性化中に動作し、リフレッシュ要求信号SRFRQを所定周期で出力する。
動作制御回路１４は、コマンド入力回路１０から供給される書き込み信号WRおよび読み出し信号RDにそれぞれ応答して、書き込み要求信号WRRQおよび読み出し要求信号RDRQをそれぞれ出力する。動作制御回路１４は、コマンド入力回路１０から供給されるリフレッシュ信号RFおよびセルフリフレッシュ制御回路１２から供給されるリフレッシュ要求信号SRFRQに応答して、リフレッシュ要求信号RFRQを出力する。動作制御回路１４は、書き込み信号WR、読み出し信号RD、リフレッシュ信号RFおよびリフレッシュ要求信号SRFRQにそれぞれ応答して、メモリセルアレイ３０のビット線BLを所定電圧にリセットするためのプリチャージ信号PREを出力する。

記憶回路１６は、第１ヒューズ回路FS1（第１記憶回路）および第２ヒューズ回路FS2（第２記憶回路）を有している。第１ヒューズ回路FS1は、通常メモリセル列RN1〜RNnのいずれかに不良が存在するときに、不良の通常メモリセル列を示す不良アドレスをプログラムするために試験工程で溶断される。第２ヒューズ回路FS2は、通常メモリセル列RN1〜RNnのいずれかに不良が存在するときに、冗長メモリセル列RRの使用をプログラムするために試験工程で溶断される。記憶回路１６は、第１ヒューズ回路FS1の溶断に応じて不良アドレス信号DADを出力し、第２ヒューズ回路FS2の溶断に応じて使用判定信号JDGを出力する。パワーオンリセット回路１８は、半導体メモリ１００の電源投入時にリセット信号/RSTを出力する。

シフト制御回路２０は、動作制御回路１４から供給されるリフレッシュ要求信号RFRQに応答して、シフトレジスタ２２にシフト動作を実施させるためのシフト制御信号SC、/SCを出力する。
シフトレジスタ２２は、記憶回路１６から供給される使用判定信号JDGが”使用”を示し、かつ自身の出力LO1〜LOn+1が記憶回路１６から供給される不良アドレス信号DADに対応する通常ワード線を示すときに、不良一致信号HITDを出力する。シフトレジスタ２２は、使用判定信号JDGが”不使用”を示し、かつ自身の出力LO1〜LOn+1が冗長ワード線WLRを示すときに、冗長一致信号HITRを出力する。シフトレジスタ２２は、パワーオンリセット回路２０から供給されるリセット信号/RSTに応答して、自身の出力LO1〜LOn+1を初期化する。シフトレジスタ２２は、動作制御回路１４から供給されるプリチャージ信号PREの非活性化中に、不良一致信号HITDを初期化する。シフトレジスタ２２の詳細は、図２で説明する。

許可回路２４（第１および第２活性化制御回路）は、シフトレジスタ２２から供給される不良一致信号HITDおよび冗長一致信号HITRの非活性化中に、動作制御回路１４から供給される書き込み要求信号WRRQ、読み出し要求信号RDRQおよびリフレッシュ要求信号RFRQにそれぞれ応答して、ワードデコーダ２８を活性化するための許可信号ENを出力する。許可回路２４の詳細は、図６で説明する。

アドレス入力回路２６は、アドレス端子ADを介してアドレス信号ADを受信する。半導体メモリ１００は、例えば、ロウアドレス信号RADおよびコラムアドレス信号CADを２回に分けて受信するアドレスマルチプレクス方式を採用している。ロウアドレス信号RADは、アクセス動作中にメモリセルアレイ３０内の通常ワード線WLN1〜WLNnおよび冗長ワード線WLRのいずれかを選択するためにワードデコーダ２８に出力される。コラムアドレス信号CADは、アクセス動作中にメモリセルアレイ３０内のビット線BLのいずれかを選択するためにメモリセルアレイ３０に出力される。

ワードデコーダ２８（活性化回路）は、アドレス入力回路２６から供給されるロウアドレス信号RADの受信中に、許可信号ENに応答して、通常ワード線WLN1〜WLNnおよび冗長ワード線WLRのうちロウアドレス信号RADに対応するワード線を活性化させる。ワードデコーダ２８は、ロウアドレス信号RADの非受信中に、許可信号ENに応答して、通常ワード線WLN1〜WLNnおよび冗長ワード線WLRのうちシフトレジスタ２２の出力LO1〜LOn+1が示すワード線を活性化させる。

データ入出力回路３２は、書き込み動作中にデータ端子DQを介して受信したデータをデータバスDBに出力し、読み出し動作中にデータバスDBに読み出されたデータをデータ端子DQに出力する。
図２は、シフトレジスタ２２の詳細を示している。
シフトレジスタ２２は、ラッチL1〜Ln+1、ANDアレイ回路A1〜An、ＮＡＮＤゲートNA1〜NAn+1、ＮＯＲゲートNR1〜NRn、ｎＭＯＳトランジスタNT1〜NTn、ｐＭＯＳトランジスタPTP、PTLおよびインバータIVP、IVJ、IVD、IVRを有している。なお、ANDアレイ回路A1〜An、ＮＡＮＤゲートNA1〜NAn、ＮＯＲゲートNR1〜NRn、ｎＭＯＳトランジスタNT1〜NTn、ｐＭＯＳトランジスタPTP、PTLおよびインバータIVP、IVDで構成される回路は、第１比較回路に対応している。ANDアレイ回路A1〜An、ＮＡＮＤゲートNA1〜NAnおよびＮＯＲゲートNR1〜NRnは、第１比較回路のn個のデコーダにそれぞれ対応している。ｎＭＯＳトランジスタNT1〜NTn、ｐＭＯＳトランジスタPTP、PTLおよびインバータIVDで構成される回路は、第１比較回路のワイヤードオア回路に対応している。ＮＡＮＤゲートNAn+1およびインバータIVJ、IVRで構成される回路は、第２比較回路に対応している。

ラッチL1〜Ln+1は、メモリセルアレイ３０（図１）内の通常ワード線WLN1〜WLNnおよび冗長ワード線WLRにそれぞれ対応して設けられている。ラッチL1〜Lnの出力LO1〜LOn+1は、次段のラッチの入力にそれぞれ接続されている。最終段のラッチLn+1の出力LOn+1は、初段のラッチL1の入力に帰還している。すなわち、ラッチL1〜Ln+1は環状に接続されている。ラッチL1〜Ln+1は、シフト制御回路２０（図１）から供給されるシフト制御信号SC、/SCに応答して、前段のラッチの出力をそれぞれラッチする。ラッチL1は、パワーオンリセット回路１８（図１）から供給されるリセット信号/RSTに応答して活性化状態に初期化される。ラッチL2〜Ln+1は、リセット信号/RSTに応答して非活性化状態にそれぞれ初期化される。ラッチL1〜Ln+1の詳細は、図３および図４で説明する。

ＡＮＤアレイ回路A1〜Anは、通常ワード線WLN1〜WLNnにそれぞれ対応して設けられている。ＡＮＤアレイ回路A1〜Anは、記憶回路１６（図１）から供給される不良アドレス信号DADに対応する通常ワード線が通常ワード線WLN1〜WLNnのいずれかと一致するときに、アドレス一致信号AH1〜AHnをそれぞれ出力する。
ＮＡＮＤゲートNA1〜NAnは、通常ワード線WLN1〜WLNnにそれぞれ対応して設けられている。ＮＡＮＤゲートNA1〜NAnは、記憶回路１６から供給される使用判定信号JDGが”不使用”を示し、かつアドレス一致信号AH1〜AHnが”一致”を示すときに、ラッチL1〜Lnの出力LO1〜LOnの活性化に応答して一致信号/H1〜/Hnをそれぞれ出力する。

ＮＯＲゲートNR1〜NRnは、通常ワード線WLN1〜WLNnにそれぞれ対応して設けられている。ＮＯＲゲートNR1〜NRnは、動作制御回路１４（図１）から供給されるプリチャージ信号PREをインバータIVPを介して受け、プリチャージ信号PREの活性化中に一致信号/H1〜/Hnを一致検出信号HD1〜HDnとしてそれぞれ出力する。
ｎＭＯＳトランジスタNT1〜NTnは、通常ワード線WLN1〜WLNnにそれぞれ対応して設けられている。ｎＭＯＳトランジスタNT1〜NTnは、一致検出信号HD1〜HDnの活性化中にそれぞれオンし、不良一致信号/HITDを生成するために信号線/HITDを接地線VSSに接続する。

ｐＭＯＳトランジスタPTPは、プリチャージ信号PREの非活性化中にオンし、不良一致信号/HITDを初期化するために信号線/HITDを電源線VCCに接続する。インバータIVDは、不良一致信号/HITDを反転させて不良一致信号HITDとして出力する。ｐＭＯＳトランジスタPTLは、不良一致信号HITRの非活性化中にオンし、信号線/HITRを電源線VCCに接続する。
ＮＡＮＤゲートNAn+1は、インバータIVJを介して使用判定信号JDGを受け、使用判定信号JDGが”不使用”を示すときに、ラッチLn+1の出力LOn+1の活性化に応答して冗長一致信号/HITRを出力する。インバータIVRは、冗長一致信号/HITRを反転させて冗長一致信号HITRとして出力する。

図３は、シフトレジスタ２２の活性化状態に初期化されるラッチL1の詳細を示している。
ラッチL1は、ｃＭＯＳスイッチC1、C2、ｐＭＯＳトランジスタP1〜P6、PR1、ｎＭＯＳトランジスタN1〜N6、NR1、入力端子I、制御端子C1、C2、リセット端子Rおよび出力端子Oを有している。

ｐＭＯＳトランジスタP1、P2およびｎＭＯＳトランジスタN2、N1、NR1は、電源線VCCと接地線VSSとの間に直列に接続されている。ｐＭＯＳトランジスタP3およびｎＭＯＳトランジスタN3は、電源線VCCと接地線VSSとの間に直列に接続されている。ｐＭＯＳトランジスタP3およびｎＭＯＳトランジスタN3の各ゲートは、ｐＭＯＳトランジスタP2とｎＭＯＳトランジスタN2との接続ノードND1に共に接続されている。ｐＭＯＳトランジスタP2およびｎＭＯＳトランジスタN2の各ゲートは、ｐＭＯＳトランジスタP3とｎＭＯＳトランジスタN3との接続ノードND2に共に接続されている。すなわち、ｐＭＯＳトランジスタP2およびｎＭＯＳトランジスタN2とｐＭＯＳトランジスタP3およびｎＭＯＳトランジスタN3とは、ループ回路を構成している。ｐＭＯＳトランジスタP1およびｎＭＯＳトランジスタN1の各ゲートは、シフト制御回路２０（図１）から制御端子C1、C2を介して供給されるシフト制御信号SC、/SCをそれぞれ受けている。ｐＭＯＳトランジスタPR1は、ｐＭＯＳトランジスタP1と接続ノードND1との間にｐＭＯＳトランジスタP2と並列に接続されている。ｐＭＯＳトランジスタPR1およびｎＭＯＳトランジスタNR1の各ゲートは、パワーオンリセット回路１８（図１）からリセット端子Rを介して供給されるリセット信号/RSTを共に受けている。ｃＭＯＳスイッチC1は、ラッチLn+1の出力Ln+1を受ける入力端子Iと接続ノードND1との間に接続され、シフト制御信号SC、/SCを受けている。

ｐＭＯＳトランジスタP4、P5およびｎＭＯＳトランジスタN5、N4は、電源線VCCと接地線VSSとの間に直列に接続されている。ｐＭＯＳトランジスタP6およびｎＭＯＳトランジスタN6は、電源線VCCと接地線VSSとの間に直列に接続されている。ｐＭＯＳトランジスタP6およびｎＭＯＳトランジスタN6の各ゲートは、ｐＭＯＳトランジスタP5とｎＭＯＳトランジスタN5との接続ノードND3に共に接続されている。ｐＭＯＳトランジスタP5およびｎＭＯＳトランジスタN5の各ゲートは、ｐＭＯＳトランジスタP6とｎＭＯＳトランジスタN6との接続ノードND4に共に接続されている。すなわち、ｐＭＯＳトランジスタP5およびｎＭＯＳトランジスタN5とｐＭＯＳトランジスタP6およびｎＭＯＳトランジスタN6とは、ループ回路を構成している。接続ノードND4は、ラッチL1の出力LO1を出力する出力端子Oに接続されている。ｐＭＯＳトランジスタP4およびｎＭＯＳトランジスタN4の各ゲートは、シフト制御信号SC、/SCをそれぞれ受けている。ｃＭＯＳスイッチC2は、接続ノードND2と接続ノードND3との間に接続され、シフト制御信号SC、/SCを受けている。

以上のように構成されたラッチL1は、シフト制御信号SCが低レベル（シフト制御信号/SCが高レベル）であるときに、前段のラッチ（ラッチLn+1）の出力レベルを、ｐＭＯＳトランジスタP2、P3およびｎＭＯＳトランジスタN2、N3で構成されるループ回路に取り込む。ラッチL1は、シフト制御信号SCが高レベル（シフト制御信号/SCが低レベル）であるときに、ｐＭＯＳトランジスタP2、P3およびｎＭＯＳトランジスタN2、N3で構成されるループ回路に取り込んだ出力レベルを、ｐＭＯＳトランジスタP5、P6およびｎＭＯＳトランジスタN5、N6で構成されるループ回路に伝達することで、取り込んだ出力レベルの出力LO1を出力する。

また、ラッチL1は、リセット信号/RSTが低レベルであるときに、ｐＭＯＳトランジスタPR1のオンにより、ｐＭＯＳトランジスタP2、P3およびｎＭＯＳトランジスタN2、N3で構成されるループ回路に取り込まれる出力レベルを高レベルに初期化する。なお、シフト制御信号SC、/SCは、リセット信号/RSTが低レベルであるときに、低レベルおよび高レベルにそれぞれ固定される。従って、ラッチL1は、リセット信号/RSTによる初期化終了後、最初のシフト制御信号SC、/SCに応答して高レベルの出力LO1を出力する。

図４は、シフトレジスタ２２の非活性化状態に初期化されるラッチL2〜Ln+1の詳細を示している。
各ラッチL2〜Ln+1は、ラッチL1（図３）からｐＭＯＳトランジスタPR1およびｎＭＯＳトランジスタNR1を除き、ｐＭＯＳトランジスタPR2およびｎＭＯＳトランジスタNR2を加えて構成されている。

ｎＭＯＳトランジスタN1のソースは、接地線VSSに接続されている。ｐＭＯＳトランジスタPR2は、電源線VCCと接続ノードND2との間に接続されている。ｎＭＯＳトランジスタNR2は、ｎＭＯＳトランジスタN3と接地線VSSとの間に接続されている。ｐＭＯＳトランジスタPR2およびｎＭＯＳトランジスタNR2の各ゲートは、パワーオンリセット回路１８（図１）から供給されるリセット信号/RSTを共に受けている。

以上のように構成された各ラッチL2〜Ln+1は、ラッチL1と同様に、シフト制御信号SCが低レベル（シフト制御信号/SCが高レベル）であるときに、前段のラッチ（ラッチL1〜Ln）の出力レベルを、ｐＭＯＳトランジスタP2、P3およびｎＭＯＳトランジスタN2、N3で構成されるループ回路に取り込む。各ラッチL2〜Ln+1は、シフト制御信号SCが高レベル（シフト制御信号/SCが低レベル）であるときに、ｐＭＯＳトランジスタP2、P3およびｎＭＯＳトランジスタN2、N3で構成されるループ回路に取り込んだ出力レベルを、ｐＭＯＳトランジスタP5、P6およびｎＭＯＳトランジスタN5、N6で構成されるループ回路に伝達することで、取り込んだ出力レベルの出力LO2〜LOn+1を出力する。

また、各ラッチL2〜Ln+1は、リセット信号/RSTが低レベルであるときに、ｐＭＯＳトランジスタPR2のオンにより、ｐＭＯＳトランジスタP2、P3およびｎＭＯＳトランジスタN2、N3で構成されるループ回路に取り込まれる出力レベルを低レベルに初期化する。従って、各ラッチL2〜Ln+1は、リセット信号/RSTによる初期化終了後、最初のシフト制御信号SC、/SCに応答して低レベルの出力LO2〜LOn+1を出力する。

図５は、シフトレジスタ２２のシフト動作を示している。
時刻Taにおいて、パワーオンリセット回路１８（図１）から供給されるリセット信号/RSTが低レベルに変化すると、ラッチL1は活性化状態に初期化されるため、ラッチLn+1の出力LOn+1（ラッチL1の入力）は高レベルに初期化される。一方、ラッチL2〜Ln+1は非活性化状態に初期化されるため、ラッチL1〜Lnの出力LO1〜LOn（ラッチL2〜Ln+1の入力）は低レベルに初期化される。

時刻Tbにおいて、シフト制御回路２０（図１）から供給されるシフト制御信号SC、/SCがそれぞれ高レベルおよび低レベルに変化すると、ラッチL1〜Ln+1は時刻Tbまでに取り込んだ前段のラッチの出力レベルを出力するため、ラッチL1の出力LO1のみが高レベルに変化する。
時刻Tcにおいて、シフト制御信号SC、/SCがそれぞれ高レベルおよび低レベルに再び変化すると、ラッチL1〜Ln+1は時刻Tcまでに取り込んだ前段のラッチの出力レベルを出力するため、ラッチL1の出力LO1は低レベルに変化し、ラッチL2の出力LO2は高レベルに変化する。すなわち、シフトレジスタ２２のシフト動作が実施される。従って、シフト制御信号SC、/SCが繰り返し出力されることで、ラッチL1〜Ln+1の出力LO1〜LOn+1は順次高レベルに変化する。

図６は、許可回路２４の詳細を示している。
許可回路２４は、許可信号生成回路ENG、マスク回路MCおよびＮＯＲゲートNRを有している。
許可信号生成回路ENGは、動作制御回路１４（図１）から供給される書き込み要求信号WRRQ、読み出し要求信号RDRQおよびリフレッシュ要求信号RFRQにそれぞれ応答して、許可信号ENSを生成する。ＮＯＲゲートNRは、シフトレジスタ２２（図１）から供給される不良一致信号HITDおよび冗長一致信号HITRを否定論理和してマスク信号/MSKとして出力する。マスク回路MCは、ＮＡＮＤゲートおよびインバータを直列接続して構成され、マスク信号/MSKが高レベル（不良一致信号HITDおよび冗長一致信号HITRが共に低レベル）であるときに、許可信号ENSを許可信号ENとして出力する。マスク回路MCは、マスク信号/MSKが低レベル（不良一致信号HITDおよび冗長一致信号HITRのいずれかが高レベル）であるときに、許可信号ENを低レベルに固定する。

ここで、半導体メモリ１００におけるセルフリフレッシュ動作について、冗長メモリセル列RRの使用時と不使用時とに分けて説明する。
図７は、冗長メモリセル列RRの使用時のセルフリフレッシュ動作を示している。この例では、通常メモリセル列RN2に不良が存在する。すなわち、不良アドレス信号DADは、通常メモリセル列RN2を示す。通常メモリセル列RN2に不良が存在するため、使用判定信号JDGは高レベルに固定される。セルフリフレッシュモード中、セルフリフレッシュ信号SRFが活性化され、リフレッシュ要求信号RFRQが繰り返し出力される。

シフト制御信号SCがリフレッシュ要求信号RFRQの立ち下がりエッジに応答して出力されると、シフトレジスタ２２の出力LOn+1は、シフト制御信号SCの立ち上がりエッジに応答して低レベルに変化する（図７（ａ））。一方、シフトレジスタ２２の出力LO1は、シフト制御信号SCの立ち上がりエッジに応答して高レベルに変化する（図７（ｂ））。すなわち、シフトレジスタ２２の出力LO1〜LOn+1が示すワード線は、通常ワード線WLN1に変更される。不良アドレス信号DADは通常メモリ列RN2を示しているため、不良一致信号HITDは、シフトレジスタ２２の出力LO1が高レベルに変化しても低レベルから変化しない。このため、許可信号ENは、リフレッシュ要求信号RFRQの立ち上がりエッジに応答して出力される（図７（ｃ））。従って、通常ワード線WLN1が活性化され、通常メモリセル列RN1のリフレッシュが実施される（図７（ｄ））。

通常ワード線WLN1が活性化された後に、シフト制御信号SCがリフレッシュ要求信号RFRQの次の立ち下がりエッジに応答して出力されると、シフトレジスタ２２の出力LO1は、シフト制御信号SCの立ち上がりエッジに応答して低レベルに変化する（図７（ｅ））。一方、シフトレジスタ２２の出力LO2は、シフト制御信号SCの立ち上がりエッジに応答して高レベルに変化する（図７（ｆ））。すなわち、シフトレジスタ２２の出力LO1〜LOn+1が示すワード線は、通常ワード線WLN2に変更される。不良アドレス信号DADは通常メモリ列RN2を示しているため、不良一致信号HITDは、シフトレジスタ２２の出力LO2の立ち上がりエッジに応答して高レベルに変化する（図７（ｇ））。このため、許可信号ENは、リフレッシュ要求信号RFRQの立ち上がりエッジに応答せず、低レベルから変化しない。（図７（ｈ））。従って、不良の通常メモリセル列RN2の通常ワード線WLN2が活性化されることが防止される（図７（ｉ））。この結果、不良の通常メモリセル列RN2のリフレッシュは禁止され、リフレッシュ動作に伴う充放電電流が無駄に消費されることはない。すなわち、冗長メモリセルRRの使用時に、セルフリフレッシュモード中の消費電力は低減される。

図８は、冗長メモリセル列RRの不使用時のセルフリフレッシュ動作を示している。なお、図７で説明した冗長メモリセル列RRの使用時の動作と同一の動作については、詳細な説明を省略する。通常メモリセル列RN1〜RNnのいずれにも不良が存在しないため、使用判定信号JDGは低レベルに固定される。セルフリフレッシュモード中、セルフリフレッシュ信号SRFが活性化され、リフレッシュ要求信号RFRQが繰り返し出力される。

通常ワード線WLN1〜WLNnが順次活性化された後に、シフト制御信号SCがリフレッシュ要求信号RFRQの立ち下がりエッジに応答して出力されると、シフトレジスタ２２の出力LOnは、シフト制御信号SCの立ち上がりエッジに応答して低レベルに変化する（図８（ａ））。一方、シフトレジスタ２２の出力LOn+1は、シフト制御信号SCの立ち上がりエッジに応答して高レベルに変化する（図８（ｂ））。すなわち、シフトレジスタ２２の出力LO1〜LOn+1が示すワード線は、冗長ワード線WLRに変更される。使用判定信号JDGは”不使用”を示しているため、冗長一致信号HITRは、シフトレジスタ２２の出力LOn+1の立ち上がりエッジに応答して高レベルに変化する（図８（ｃ））。このため、許可信号ENは、リフレッシュ要求信号RFRQの立ち上がりエッジに応答せず、低レベルから変化しない。（図８（ｄ））。従って、冗長ワード線WLRが活性化されることが防止される（図８（ｅ））。この結果、冗長メモリセル列RRのリフレッシュは禁止され、リフレッシュ動作に伴う充放電電流が無駄に消費されることはない。すなわち、冗長メモリセル列RRの不使用時に、セルフリフレッシュモード中の消費電力は低減される。

以上、半導体メモリ１００では、次の効果が得られる。
許可回路２４により不良一致信号HITDおよび冗長一致信号HITRの活性化中に許可信号ENの出力動作を停止することで、活性化不要なワード線が活性化されることを防止できる。この結果、リフレッシュ不要なメモリセル列のリフレッシュを禁止でき、リフレッシュ動作に伴う充放電電流の無駄な消費を回避できる。また、半導体メモリ１００はシフトリフレッシュ方式を採用しているため、リフレッシュアドレス生成回路および外部アドレスとリフレッシュアドレスとの切り替え回路は不要になる。従って、半導体メモリ１００のチップサイズの増大を抑制でき、リフレッシュ動作を短時間で実施できる。リフレッシュアドレス生成回路および切り替え回路が不要になるとともに、リフレッシュ不要なメモリセル列のリフレッシュが禁止されるため、リフレッシュ動作中の消費電力を低減できる。セルフリフレッシュモード中の半導体メモリ１００の消費電力は、リフレッシュ動作に伴う消費電力が支配的であるため、本発明は、特に、セルフリフレッシュモード中の消費電力の低減に有効である。さらに、不良の通常メモリセル列RN2の通常ワード線WLN2は活性化されないため、通常メモリセル列RN2の不良がワードデコーダ２８に起因する場合、または通常ワード線同士のショート、通常ワード線WLN2とビット線BLとのショートおよび通常メモリセル同士のショートのいずれかに起因する場合、その他の通常メモリセル列の記憶データが破壊されることを防止できる。

不良一致信号HITDは、ワイヤードオア回路を用いて生成される。このため、例えば、複数段のＯＲゲートを用いて不良一致信号HITDを生成する場合に比べて、不良一致信号HITDの遅延時間を縮小でき、不良一致信号HITDを簡易な回路で生成できる。
シフトレジスタ２２のラッチL1〜Ln+1は環状に接続されている。このため、最終段のラッチLn+1に対応する冗長ワード線WLRの活性化後に、初段のラッチL1を活性化させるための特別な処理を実施することなく、初段のラッチL1に対応する通常ワード線WLN1から再び順次活性化させることができる。また、ラッチL1はリセット信号/RSTに応答して活性化状態に初期化され、ラッチL2〜Ln+1はリセット信号/RSTに応答して非活性化状態に初期化されるため、半導体メモリ１００の電源投入時にリセット信号/RSTをシフトレジスタ２２に一度供給するだけで、シフトレジスタ２２の再初期化を不要にできる。

図９は、本発明の半導体メモリの一実施形態を示している。図１〜図８で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。
半導体メモリ２００は、シフト制御回路２０および許可回路２４に代えて、シフト制御回路２０ａおよび許可回路２４ａを有している。半導体メモリ２００のその他の構成は、半導体メモリ１００と同一である。

シフト制御回路２０ａ（第１および第２活性化制御回路）は、シフトレジスタ２２から供給される不良一致信号HITDおよび冗長一致信号HITRが活性化されないときに、動作制御回路１４から供給されるリフレッシュ要求信号RFRQに応答して、シフトレジスタ２２にシフト動作を実施させるためのシフト制御信号SC、/SCを１回出力する。シフト制御回路２０ａは、不良一致信号HITDおよび冗長一致信号HITRのいずれかが活性化されるときに、リフレッシュ要求信号RFRQに応答して、シフト制御信号SC。/SCを２回連続して出力する。シフト制御回路２０aの詳細は、図１０で説明する。

許可回路２４ａは、不良一致信号HITDおよび冗長一致信号HITRに拘わらず、書き込み要求信号WRRQ、読み出し要求信号RDRQおよびリフレッシュ要求信号RFRQにそれぞれ応答して、ワードデコーダ２８を活性化するための許可信号ENを出力する。
図１０は、シフト制御回路２０ａの詳細を示している。
シフト制御回路２０ａは、インバータIV1〜IV3、ＮＡＮＤゲートNAG1〜NAG3、遅延回路D1、D2およびＯＲ回路ORを有している。なお、インバータIV2、ＮＡＮＤゲートNAG2および遅延回路D1、D2の各遅延時間は、その他の回路の遅延時間に比べて十分に大きい。

インバータIV1は、動作制御回路１４（図９）から供給されるリフレッシュ要求信号RFRQを反転させてリフレッシュ要求信号/RFRQとして出力する。遅延回路D1は、例えば、偶数段のインバータ列で構成され、ＮＡＮＤゲートNAG1から供給される第１パルス基準信号/PS1Bを第１パルス信号/PS1として出力する。ＮＡＮＤゲートNAG1の入力の一方は、リフレッシュ要求信号/RFRQを受けている。ＮＡＮＤゲートNAG1の入力の他方は、第１パルス信号/PS1を受けている。すなわち、ＮＡＮＤゲートNAG1の出力は、第１遅延回路D1を介して、ＮＡＮＤゲートNAG1の入力の他方に帰還している。このため、第１パルス基準信号/PS1Bは、リフレッシュ要求信号RFRQの立ち下がりエッジに応答して低レベルに変化し、低レベルに変化してから遅延回路D1の遅延時間後に高レベルに変化する。

インバータIV2は、第１パルス信号/PS1を反転させて第１パルス信号PS1として出力する。ＯＲ回路ORは、ＮＯＲゲートおよびインバータを直列接続して構成され、シフトレジスタ２２（図９）から供給される不良一致信号HITDおよび冗長一致信号HITRを論理和して停止信号/STPとして出力する。ＮＡＮＤゲートNAG2は、停止信号/STPが高レベル（不良一致信号HITDおよび冗長一致信号HITRのいずれかが高レベル）であるときに、第１パルス信号PS1を反転させて第２パルス基準信号/PS2Bとして出力する。ＮＡＮＤゲートNAG2は、停止信号/STPが低レベル（不良一致信号HITDおよび冗長一致信号HITRがともに低レベル）であるときに、第２パルス基準信号/PS2Bを高レベルに固定する。遅延回路D2は、例えば、偶数段のインバータ列で構成され、第２パルス基準信号/PS2Bを遅らせて第２パルス信号/PS2として出力する。

ＮＡＮＤゲートNAG3は、第１パルス信号/PS1および第２パルス信号/PS2を否定論理積してシフト制御信号SCとして出力する。インバータIV3は、シフト制御信号SCを反転させてシフト制御信号/SCとして出力する。
図１１は、シフト制御回路２０ａのシフト制御信号SC、/SCの生成動作を示している。この例では、遅延回路D1、D2（図１０）は、同一の遅延時間TDを有する。シフトレジスタ２２のラッチLi（ラッチL1〜Ln+1のいずれか）は、リフレッシュ不要なメモリセル列に対応する。

第1パルス基準信号/PS1Bは、リフレッシュ要求信号RFRQの立ち下がりエッジに応答して低レベルに変化し、低レベルに変化してから時間TD後に高レベルに変化する（図１１（ａ））。第1パルス信号/PS1は、第1パルス基準信号/PS1Bの立ち下がりエッジに同期して低レベルに変化し、低レベルに変化してから時間TD後に高レベルに変化する（図１１（ｂ））。従って、シフト制御信号SCは、第1パルス信号/PS1の立ち下がりエッジに同期して高レベルに変化し、高レベルに変化してから時間TD後に低レベルに変化する（図１１（ｃ））。シフトレジスタ２２の出力LOi-1は、シフト制御信号SCの立ち上がりエッジに応答して低レベルに変化する（図１１（ｄ））。一方、シフトレジスタ２２の出力LOiは、シフト制御信号SCの立ち上がりエッジに応答して高レベルに変化する（図１１（ｅ））。すなわち、シフトレジスタ２２の出力LO1〜LOn+1が示すワード線は、活性化不要なワード線に変更される。このため、不良一致信号HITDおよび冗長一致信号HITRのいずれかは、シフトレジスタ２２の出力LOiの立ち上がりエッジに応答して高レベルに変化する（図１１（ｆ））。

不良一致信号HITDおよび冗長一致信号HITRのいずれかが活性化されるため、第２パルス基準信号/PS2Bは、第１パルス信号/PS1が低レベルに変化してからインバータIV2およびＮＡＮＤゲートNAG2の遅延時間後に低レベルに変化し、低レベルに変化してから時間TD後に高レベルに変化する（図１１（ｇ））。第２パルス信号/PS2は、第２パルス基準信号/PS2Bの立ち下がりエッジに同期して低レベルに変化し、低レベルに変化してから時間TD後に高レベルに変化する（図１１（ｈ））。従って、シフト制御信号SCは、第２パルス信号/PS2の立ち下がりエッジに同期して高レベルに変化し、高レベルに変化してから時間TD後に低レベルに変化する（図１１（ｉ））。すなわち、シフト制御信号SCは、リフレッシュ要求信号RFRQが高レベルに変化するまでに２回連続して出力される。この結果、シフトレジスタ２２の出力LOiは、シフト制御信号SCの立ち上がりエッジに応答して低レベルに変化する（図１１（ｊ））。一方、シフトレジスタ２２の出力LOi+1は、シフト制御信号SCの立ち上がりエッジに応答して高レベルに変化する（図１１（ｋ））。これにより、シフトレジスタ２２の出力LO1〜LOn+1が示すワード線は、活性化不要なワード線が活性化されることなく、次のワード線に即座に変更される。

第1パルス基準信号/PS1Bは、リフレッシュ要求信号RFRQの次の立ち下がりエッジに応答して低レベルに変化し、低レベルに変化してから時間TD後に高レベルに変化する（図１１（ｌ））。第1パルス信号/PS1は、第1パルス基準信号/PS1Bの立ち下がりエッジに同期して低レベルに変化し、低レベルに変化してから時間TD後に高レベルに変化する（図１１（ｍ））。従って、シフト制御信号SCは、第1パルス信号/PS1の立ち下がりエッジに同期して高レベルに変化し、高レベルに変化してから時間TD後に低レベルに変化する（図１１（ｎ））。シフトレジスタ２２の出力LOi+1は、シフト制御信号SCの立ち上がりエッジに応答して低レベルに変化する（図１１（ｏ））。一方、シフトレジスタ２２の出力LOi+2は、シフト制御信号SCの立ち上がりエッジに応答して高レベルに変化する（図１１（ｐ））。すなわち、シフトレジスタ２２の出力LO1〜LOn+1が示すワード線は、次のワード線に変更される。不良一致信号HITDおよび冗長一致信号HITRが活性化されないため、第２パルス基準信号/PS2Bは、高レベルから変化しない（図１１（ｑ））。このため、第２パルス信号/PS2は、高レベルから変化しない（図１１（ｒ））。従って、シフト制御信号SCは、低レベルから変化しない（図１１（ｓ））。すなわち、シフト制御信号SCは、リフレッシュ要求信号RFRQが高レベルに変化するまでに１回だけ出力される。

ここで、半導体メモリ２００におけるセルフリフレッシュ動作について、冗長メモリセル列RRの使用時と不使用時とに分けて説明する。
図１２は、冗長メモリセル列RRの使用時のセルフリフレッシュ動作を示している。この例では、図７と同様に、通常メモリセル列RN2に不良が存在する。すなわち、不良アドレス信号DADは、通常メモリセル列RN2を示す。通常メモリセル列RN2に不良が存在するため、使用判定信号JDGは高レベルに固定される。セルフリフレッシュモード中、セルフリフレッシュ信号SRFが活性化され、リフレッシュ要求信号RFRQが繰り返し出力される。

シフト制御信号SCがリフレッシュ要求信号RFRQの立ち下がりエッジに応答して出力されると、シフトレジスタ２２の出力LOn+1は、シフト制御信号SCの立ち上がりエッジに応答して低レベルに変化する（図１２（ａ））。一方、シフトレジスタ２２の出力LO1は、シフト制御信号SCの立ち上がりエッジに応答して高レベルに変化する（図１２（ｂ））。すなわち、シフトレジスタ２２の出力LO1〜LOn+1が示すワード線は、通常ワード線WLN1に変更される。不良アドレス信号DADは通常メモリ列RN2を示しているため、不良一致信号HITDは、シフトレジスタ２２の出力LO1が高レベルに変化しても低レベルから変化しない。このため、シフト制御信号SCは、リフレッシュ要求信号RFRQが高レベルに変化するまでに１回しか出力されない。許可信号ENは、不良一致信号HITDに拘わらず、リフレッシュ要求信号RFRQの立ち上がりエッジに応答して出力される（図１２（ｃ））。従って、通常ワード線WLN1が活性化され、通常メモリセル列RN1のリフレッシュが実施される（図１２（ｄ））。

通常ワード線WLN1が活性化された後に、シフト制御信号SCがリフレッシュ要求信号RFRQの次の立ち下がりエッジに応答して出力されると、シフトレジスタ２２の出力LO1は、シフト制御信号SCの立ち上がりエッジに応答して低レベルに変化する（図１２（ｅ））。一方、シフトレジスタ２２の出力LO2は、シフト制御信号SCの立ち上がりエッジに応答して高レベルに変化する（図１２（ｆ））。すなわち、シフトレジスタ２２の出力LO1〜LOn+1が示すワード線は、通常ワード線WLN2に変更される。不良アドレス信号DADは通常メモリ列RN2を示しているため、不良一致信号HITDは、シフトレジスタ２２の出力LO2の立ち上がりエッジに応答して高レベルに変化する（図１２（ｇ））。このため、シフト制御信号SCは、リフレッシュ要求信号RFRQが高レベルに変化するまでに再び出力される（図１２（ｈ））。この結果、シフトレジスタ２２の出力LO2は、シフト制御信号SCの立ち上がりエッジに応答して低レベルに変化する（図１２（ｉ））。一方、シフトレジスタ２２の出力LO3は、シフト制御信号SCの立ち上がりエッジに応答して高レベルに変化する（図１２（ｊ））。すなわち、シフトレジスタ２２の出力LO1〜LOn+1が示すワード線は、リフレッシュ要求信号RFRQが高レベルに変化するまでに通常ワード線WLN3に再び変更される。許可信号ENは、不良一致信号HITDに拘わらず、リフレッシュ要求信号RFRQの立ち上がりエッジに応答して出力される（図１２（ｋ））。従って、通常ワード線WLN2は活性化されず、通常ワード線WLN3が活性化され、通常メモリセル列RN3のリフレッシュが実施される（図１２（ｌ））。すなわち、不良の通常メモリセル列RN2の通常ワード線WLN2が活性化されることが防止される。この結果、不良の通常メモリセル列RN2のリフレッシュは禁止され、リフレッシュ動作に伴う充放電電流が無駄に消費されることはない。すなわち、冗長メモリセルRRの使用時に、セルフリフレッシュモード中の消費電力は低減される。

また、本来、通常ワード線WLN2が活性化されるはずのタイミングで通常ワード線WLN3が活性化されるため、メモリセルアレイ３０全体をリフレッシュするために必要なリフレッシュ要求信号RFRQの出力回数が１回削減される。セルフリフレッシュ制御回路１２におけるリフレッシュ要求信号SRFRQの生成回路の活性化頻度が低減されるため、冗長メモリセル列RRの使用時に、セルフリフレッシュモード中の消費電力は、半導体メモリ１００と比べて、さらに低減される。

図１３は、冗長メモリセル列RRの不使用時のセルフリフレッシュ動作を示している。なお、図１２で説明した冗長メモリセル列RRの使用時の動作と同一の動作については、詳細な説明を省略する。通常メモリセル列RN1〜RNnのいずれにも不良が存在しないため、使用判定信号JDGは低レベルに固定される。セルフリフレッシュモード中、セルフリフレッシュ信号SRFが活性化され、リフレッシュ要求信号RFRQが繰り返し出力される。

通常ワード線WLN1〜WLNnが順次活性化された後に、シフト制御信号SCがリフレッシュ要求信号RFRQの立ち下がりエッジに応答して出力されると、シフトレジスタ２２の出力LOnは、シフト制御信号SCの立ち上がりエッジに応答して低レベルに変化する（図１３（ａ））。一方、シフトレジスタ２２の出力LO2は、シフト制御信号SCの立ち上がりエッジに応答して高レベルに変化する（図１３（ｂ））。すなわち、シフトレジスタ２２の出力LO1〜LOn+1が示すワード線は、冗長ワード線WLRに変更される。使用判定信号JDGは”不使用”を示しているため、冗長一致信号HITRは、シフトレジスタ２２の出力LOn+1の立ち上がりエッジに応答して高レベルに変化する（図１３（ｃ））。このため、シフト制御信号SCは、リフレッシュ要求信号RFRQが高レベルに変化するまでに再び出力される（図１３（ｄ））。この結果、シフトレジスタ２２の出力LOn+1は、シフト制御信号SCの立ち上がりエッジに応答して低レベルに変化する（図１３（ｅ））。一方、シフトレジスタ２２の出力LO1は、シフト制御信号SCの立ち上がりエッジに応答して高レベルに変化する（図１３（ｆ））。すなわち、シフトレジスタ２２の出力LO1〜LOn+1が示すワード線は、リフレッシュ要求信号RFRQが高レベルに変化するまでに通常ワード線WLN1に再び変更される。許可信号ENは、不良一致信号HITDに拘わらず、リフレッシュ要求信号RFRQの立ち上がりエッジに応答して出力される（図１３（ｇ））。従って、冗長ワード線WLRは活性化されず、通常ワード線WLN1が活性化され、通常メモリセル列RN1のリフレッシュが実施される（図１３（ｈ））。すなわち、冗長ワード線WLRが活性化されることが防止される。この結果、冗長メモリセル列RRのリフレッシュは禁止され、リフレッシュ動作に伴う充放電電流が無駄に消費されることはない。すなわち、冗長メモリセルRRの不使用時に、セルフリフレッシュモード中の消費電力は低減される。

また、本来、冗長ワード線WLRが活性化されるはずのタイミングで通常ワード線WLN1が活性化されるため、メモリセルアレイ３０全体をリフレッシュするために必要なリフレッシュ要求信号RFRQの出力回数が１回削減される。セルフリフレッシュ制御回路１２におけるリフレッシュ要求信号SRFRQの生成回路の活性化頻度が低減されるため、冗長メモリセル列RRの不使用時に、セルフリフレッシュモード中の消費電力は、半導体メモリ１００と比べて、さらに低減される。

以上、半導体メモリ２００でも、半導体メモリ１００と同様の効果が得られる。さらに、シフト制御回路２０ａは、不良一致信号HITDおよび冗長一致信号HITRのいずれかが活性化されるときに、シフト制御信号SC、/SCを２回連続して出力するため、シフトレジスタ２２の出力LO1〜LOn+1が示すワード線を、活性化不要なワード線が活性化されることなく、次のワード線に即座に変更できる。この結果、メモリセルアレイ３０全体をリフレッシュするために必要なリフレッシュ要求信号RFRQの出力回数を削減でき、リフレッシュ要求信号RFRQの出力頻度を低減できる。セルフリフレッシュ制御回路１２におけるリフレッシュ要求信号SRFRQの生成回路の活性化頻度が低減できるため、セルフリフレッシュモード中の消費電力を、半導体メモリ１００と比べて、さらに低減できる。

なお、前述の実施形態では、本発明をＤＲＡＭに適用した例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、本発明を疑似ＳＲＡＭ（Pseudo Static RAM）に適用してもよい。
以上の実施形態に関して、さらに以下の付記を開示する。
（付記１）
通常ワード線および前記通常ワード線に接続された通常メモリセルをそれぞれ含む複数の通常メモリセル列と、前記通常メモリセル列の不良を救済するための冗長ワード線および前記冗長ワード線に接続された冗長メモリセルを含む冗長メモリセル列とを有するメモリセルアレイと、
前記通常ワード線および前記冗長ワード線のいずれかをリフレッシュ要求毎に順次活性化させるために、前記通常ワード線および前記冗長ワード線にそれぞれ対応する複数のラッチで構成されたシフトレジスタと、
前記シフトレジスタの出力に応じて、前記通常ワード線および前記冗長ワード線のいずれかを活性化させる活性化回路と、
前記通常メモリセル列のいずれかに不良が存在するときに、不良の通常メモリセル列を示す不良アドレスを予め記憶する第１記憶回路と、
前記シフトレジスタの出力が前記第１記憶回路に記憶された前記不良アドレスに対応する通常ワード線を示すときに、前記不良アドレスに対応する通常ワード線の活性化を禁止する第１活性化制御回路とを備えていることを特徴とする半導体メモリ。
（付記２）
付記１記載の半導体メモリにおいて、
前記シフトレジスタの出力が前記第１記憶回路に記憶された前記不良アドレスに対応する通常ワード線を示すときに、不良一致信号を活性化させる第１比較回路を備え、
前記第１活性化制御回路は、前記不良一致信号の活性化中に、前記活性化回路を活性化するための許可信号の出力動作を停止し、前記不良一致信号の非活性化中に、前記許可信号を出力する許可回路を備えていることを特徴とする半導体メモリ。
（付記３）
付記２記載の半導体メモリにおいて、
前記第１比較回路は、
前記ラッチにそれぞれ対応して設けられ、前記第１記憶回路に記憶された前記不良アドレスをそれぞれ受け、前記不良アドレスに対応するラッチが活性化されるときに一致検出信号を出力する複数のデコーダと、
前記一致検出信号のいずれかが出力されたときに、前記不良一致信号を活性化させるワイヤードオア回路とを備えていることを特徴とする半導体メモリ。
（付記４）
付記２記載の半導体メモリにおいて、
前記許可回路は、
前記リフレッシュ要求またはアクセス要求に応答して前記許可信号を生成する許可信号生成回路と、
前記不良一致信号の活性化中に前記許可信号をマスクするマスク回路とを備えていることを特徴とする半導体メモリ。
（付記５）
付記１記載の半導体メモリにおいて、
前記シフトレジスタの出力が前記第１記憶回路に記憶された前記不良アドレスに対応する通常ワード線を示すときに、不良一致信号を活性化させる第１比較回路を備え、
前記第１活性化制御回路は、前記不良一致信号が活性化されないときに、前記シフトレジスタにシフト動作を実施させるためのシフト制御信号を前記リフレッシュ要求に応答して１回出力し、前記不良一致信号が活性化されるときに、前記シフト制御信号を前記リフレッシュ要求に応答して２回連続して出力するシフト制御回路を備えていることを特徴とする半導体メモリ。
（付記６）
付記５記載の半導体メモリにおいて、
前記第１比較回路は、
前記ラッチにそれぞれ対応して設けられ、前記第１記憶回路に記憶された前記不良アドレスをそれぞれ受け、前記不良アドレスに対応するラッチが活性化されるときに一致検出信号を出力する複数のデコーダと、
前記一致検出信号のいずれかが出力されたときに、前記不良一致信号を活性化させるワイヤードオア回路とを備えていることを特徴とする半導体メモリ。
（付記７）
付記５記載の半導体メモリにおいて、
前記シフト制御回路は、
前記リフレッシュ要求に応答して第１パルス信号を出力する第１パルス生成回路と、
前記不良一致信号が活性化されたときに、前記第１パルス信号に重複しない第２パルス信号を生成する第２パルス生成回路と、
前記第１および第２パルス信号を論理和して前記シフト制御信号として出力する論理和回路とを備えていることを特徴とする半導体メモリ。
（付記８）
付記７記載の半導体メモリにおいて、
前記第２パルス生成回路は、
前記第１パルス信号を遅らせて前記第２パルス信号として出力する遅延回路と、
前記不良一致信号の非活性化中に、前記第１パルス信号の前記遅延回路への供給を禁止する禁止回路とを備えていることを特徴とする半導体メモリ。
（付記９）
付記１記載の半導体メモリにおいて、
前記冗長メモリセル列の使用／不使用を予め記憶する第２記憶回路と、
前記第２記憶回路が不使用を記憶し、かつ前記シフトレジスタの出力が前記冗長ワード線を示すときに、前記冗長ワード線の活性化を禁止する第２活性化制御回路とを備えていることを特徴とする半導体メモリ。
（付記１０）
付記９記載の半導体メモリにおいて、
前記第２記憶回路が不使用を記憶し、かつ前記シフトレジスタの出力が前記冗長ワード線を示すときに、冗長一致信号を活性化させる第２比較回路を備え、
前記第２活性化制御回路は、前記冗長一致信号の活性化中に、前記活性化回路を活性化するための許可信号の出力動作を停止し、前記冗長一致信号の非活性化中に、前記許可信号を出力する許可回路を備えていることを特徴とする半導体メモリ。
（付記１１）
付記１０記載の半導体メモリにおいて、
前記許可回路は、
前記リフレッシュ要求またはアクセス要求に応答して前記許可信号を生成する許可信号生成回路と、
前記冗長一致信号の活性化中に前記許可信号をマスクするマスク回路とを備えていることを特徴とする半導体メモリ。
（付記１２）
付記９記載の半導体メモリにおいて、
前記第２記憶回路が不使用を記憶し、かつ前記シフトレジスタの出力が前記冗長ワード線を示すときに、冗長一致信号を活性化させる第２比較回路を備え、
前記第２活性化制御回路は、前記冗長一致信号が活性化されないときに、前記シフトレジスタにシフト動作を実施させるためのシフト制御信号を前記リフレッシュ要求に応答して１回出力し、前記冗長一致信号が活性化されるときに、前記シフト制御信号を前記リフレッシュ要求に応答して２回連続して出力するシフト制御回路を備えていることを特徴とする半導体メモリ。
（付記１３）
付記１２記載の半導体メモリにおいて、
前記シフト制御回路は、
前記リフレッシュ要求に応答して第１パルス信号を出力する第１パルス生成回路と、
前記冗長一致信号が活性化されたときに、前記第１パルス信号に重複しない第２パルス信号を生成する第２パルス生成回路と、
前記第１および第２パルス信号を論理和して前記シフト制御信号として出力する論理和回路とを備えていることを特徴とする半導体メモリ。
（付記１４）
付記１３記載の半導体メモリにおいて、
前記第２パルス生成回路は、
前記第１パルス信号を遅らせて前記第２パルス信号として出力する遅延回路と、
前記冗長一致信号の非活性化中に、前記第１パルス信号の前記遅延回路への供給を禁止する禁止回路とを備えていることを特徴とする半導体メモリ。
（付記１５）
付記９記載の半導体メモリにおいて、
前記第１記憶回路は、前記不良アドレスをプログラムするための第１ヒューズ回路を備え、
前記第２記憶回路は、前記冗長メモリセル列の使用／不使用をプログラムするための第２ヒューズ回路を備えていることを特徴とする半導体メモリ。
（付記１６）
付記１記載の半導体メモリにおいて、
前記通常メモリセルおよび前記冗長メモリセルを所定周期で自動的にリフレッシュするために、前記リフレッシュ要求を前記所定周期で生成するセルフリフレッシュ制御回路を備えていることを特徴とする半導体メモリ。
（付記１７）
付記１記載の半導体メモリにおいて、
前記ラッチのうち最終段のラッチの出力は、初段のラッチの入力に帰還していることを特徴とする半導体メモリ。
（付記１８）
付記１７記載の半導体メモリにおいて、
前記各ラッチは、リセット信号を受けるリセット端子を備え、
前記ラッチのいずれかは、前記リセット信号に応答して活性化状態に初期化され、
前記ラッチの残りは、前記リセット信号に応答して非活性化状態に初期化されることを特徴とする半導体メモリ。
（付記１９）
付記１記載の半導体メモリにおいて、
前記第１記憶回路は、前記不良アドレスをプログラムするための第１ヒューズ回路を備えていることを特徴とする半導体メモリ。

付記２、４の半導体メモリでは、第１比較回路は、シフトレジスタの出力が第１記憶回路に記憶された不良アドレスに対応する通常ワード線を示すときに、不良一致信号を活性化させる。第１活性化制御回路の許可回路は、不良一致信号の活性化中に、活性化回路を活性化するための許可信号の出力動作を停止し、不良一致信号の非活性化中に、許可信号を出力する。例えば、許可回路の許可信号生成回路は、リフレッシュ要求またはアクセス要求に応答して許可信号を生成する。許可回路のマスク回路は、不良一致信号の活性化中に許可信号をマスクする。このため、許可信号により活性化回路を活性化および非活性化させるだけで、ワード線の活性化を容易に制御できる。
付記３、６の半導体メモリでは、第１比較回路は、シフトレジスタのラッチにそれぞれ対応して設けられた複数のデコーダおよびワイヤードオア回路を有している。デコーダは、第１記憶回路に記憶された不良アドレスをそれぞれ受け、不良アドレスに対応するラッチが活性化されるときに一致検出信号を出力する。ワイヤードオア回路は、一致検出信号のいずれかが出力されたときに、不良一致信号を活性化させる。ワイヤードオア回路を用いて不良一致信号を生成するため、例えば、複数段のＯＲゲートを用いて不良一致信号を生成する場合に比べて、不良一致信号の遅延時間を縮小でき、不良一致信号を簡易な回路で生成できる。

付記１０、１１の半導体メモリでは、第２比較回路は、第２記憶回路が不使用を記憶し、かつシフトレジスタの出力が冗長ワード線を示すときに、冗長一致信号を活性化させる。第２活性化制御回路の許可回路は、冗長一致信号の活性化中に、活性化回路を活性化するための許可信号の出力動作を停止し、冗長一致信号の非活性化中に、許可信号を出力する。例えば、許可回路の許可信号生成回路は、リフレッシュ要求またはアクセス要求に応答して許可信号を生成する。許可回路のマスク回路は、冗長一致信号の活性化中に許可信号をマスクする。このため、許可信号により活性化回路を活性化および非活性化させるだけで、ワード線の活性化を容易に制御できる。

付記１２、１３、１４の半導体メモリでは、第２比較回路は、第２記憶回路が不使用を記憶し、かつシフトレジスタの出力が冗長ワード線を示すときに、冗長一致信号を活性化させる。第２活性化制御回路のシフト制御回路は、冗長一致信号が活性化されないときに、シフトレジスタにシフト動作を実施させるためのシフト制御信号をリフレッシュ要求に応答して１回出力する。第２活性化制御回路のシフト制御回路は、冗長一致信号が活性化されるときに、シフト制御信号をリフレッシュ要求に応答して２回連続して出力する。

例えば、シフト制御回路の第１パルス生成回路は、リフレッシュ要求に応答して第１パルス信号を生成する。シフト制御回路の第２パルス生成回路は、冗長一致信号が活性化されたときに、第１パルス信号に重複しない第２パルス信号を生成する。例えば、第２パルス生成回路の遅延回路は、第１パルス信号を遅らせて第２パルス信号として出力する。第２パルス生成回路の禁止回路は、冗長一致信号の非活性化中に、第１パルス信号の遅延回路への供給を禁止する。シフト制御回路の論理和回路は、第１および第２パルス信号を論理和してシフト制御信号として出力する。

この構成により、冗長一致信号が活性化されたときに、シフトレジスタの出力が示すワード線を、冗長ワード線から次の通常ワード線に即座に変更できる。この結果、メモリセルアレイ全体をリフレッシュするために必要なリフレッシュ要求回数を削減でき、リフレッシュ要求の発生頻度を低減できる。リフレッシュ要求の生成回路の活性化頻度を低減できるため、リフレッシュ動作中（特に、セルフリフレッシュモード中）の消費電力を低減できる。

付記１５の半導体メモリでは、第１記憶回路は、不良アドレスをプログラムするための第１ヒューズ回路を有している。第２記憶回路は、冗長メモリセル列の使用／不使用をプログラムするための第２ヒューズ回路を有している。このため、半導体メモリチップの試験結果に応じて第１および第２ヒューズ回路をそれぞれ溶断することで、不良アドレスおよび冗長メモリセル列の使用／不使用をそれぞれプログラムできる。

以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

本発明の半導体メモリの関連技術を示すブロック図である。シフトレジスタの詳細を示す回路図である。シフトレジスタの活性化状態に初期化されるラッチの詳細を示す回路図である。シフトレジスタの非活性化状態に初期化されるラッチの詳細を示す回路図である。シフトレジスタのシフト動作を示すタイミングチャートである。許可回路の詳細を示す回路図である。冗長メモリセル列の使用時のセルフリフレッシュ動作を示すタイミングチャートである。冗長メモリセル列の不使用時のセルフリフレッシュ動作を示すタイミングチャートである。本発明の半導体メモリの一実施形態を示すブロック図である。シフト制御回路の詳細を示す回路図である。シフト制御回路のシフト制御信号の生成動作を示すタイミングチャートである。冗長メモリセル列の使用時のセルフリフレッシュ動作を示すタイミングチャートである。冗長メモリセル列の不使用時のセルフリフレッシュ動作を示すタイミングチャートである。

符号の説明

１０‥コマンド入力回路；１２‥セルフリフレッシュ制御回路；１４‥動作制御回路；１６‥記憶回路；１８‥パワーオンリセット回路；２０、２０ａ‥シフト制御回路；２２‥シフトレジスタ；２４、２４ａ‥許可回路；２６‥アドレス入力回路；２８‥ワードデコーダ；３０‥メモリセルアレイ；３２‥データ入出力回路；１００、２００‥半導体メモリ

Claims

通常ワード線および前記通常ワード線に接続された通常メモリセルをそれぞれ含む複数の通常メモリセル列と、前記通常メモリセル列の不良を救済するための冗長ワード線および前記冗長ワード線に接続された冗長メモリセルを含む冗長メモリセル列とを有するメモリセルアレイと、
前記通常ワード線および前記冗長ワード線のいずれかをリフレッシュ要求毎に順次活性化させるために、前記通常ワード線および前記冗長ワード線にそれぞれ対応する複数のラッチで構成されたシフトレジスタと、
前記シフトレジスタの出力に応じて、前記通常ワード線および前記冗長ワード線のいずれかを活性化させる活性化回路と、
前記通常メモリセル列のいずれかに不良が存在するときに、不良の通常メモリセル列を示す不良アドレスを予め記憶する第１記憶回路と、
前記シフトレジスタの出力が前記第１記憶回路に記憶された前記不良アドレスに対応する通常ワード線を示すときに、不良一致信号を活性化させる第１比較回路と、
前記不良一致信号の活性化に伴って、前記不良アドレスに対応する通常ワード線の活性化を禁止する第１活性化制御回路とを備え、
前記第１活性化制御回路は、前記不良一致信号が活性化されないときに、前記シフトレジスタにシフト動作を実施させるためのシフト制御信号を前記リフレッシュ要求に応答して１回出力し、前記不良一致信号が活性化されるときに、前記シフト制御信号を前記リフレッシュ要求に応答して２回連続して出力するシフト制御回路を備えていることを特徴とする半導体メモリ。
請求項１記載の半導体メモリにおいて、
前記冗長メモリセル列の使用／不使用を予め記憶する第２記憶回路と、
前記第２記憶回路が不使用を記憶し、かつ前記シフトレジスタの出力が前記冗長ワード線を示すときに、前記冗長ワード線の活性化を禁止する第２活性化制御回路とを備えていることを特徴とする半導体メモリ。
請求項１記載の半導体メモリにおいて、
前記通常メモリセルおよび前記冗長メモリセルを所定周期で自動的にリフレッシュするために、前記リフレッシュ要求を前記所定周期で生成するセルフリフレッシュ制御回路を備えていることを特徴とする半導体メモリ。
請求項１記載の半導体メモリにおいて、
前記ラッチのうち最終段のラッチの出力は、初段のラッチの入力に帰還していることを特徴とする半導体メモリ。
請求項１記載の半導体メモリにおいて、
前記第１記憶回路は、前記不良アドレスをプログラムするための第１ヒューズ回路を備えていることを特徴とする半導体メモリ。