JP5368626B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、オンチップの発振回路に用いられる基準電圧の生成技術に関し、特に、電源変動や温度変動などの影響を受けることのない高精度なクロック信号の生成に有効な技術に関する。

マイクロコンピュータなどの半導体集積回路装置においては、機器の小型化やコスト低減などのため外付け部品の削減が求められており、ＣＰＵや周辺機能ブロックなどへ供給するクロック信号を生成するクロック発生回路が該半導体集積回路装置に内蔵されたものがある。

この種のクロック信号発生回路は、たとえば、クロック信号を生成するオシレータと、該オシレータが生成したクロック信号を分周する２つの分周器から構成されている。分周器は、分周数の組み合わせによりクロック周波数の選択肢を増やすために設けられている。

また、オシレータは、たとえば、基準電圧発生回路、定電流発生回路、制御回路、周波数電圧変換回路、積分回路、および電圧制御発振器でフィードバックループを構成するクロック発生部からなる。

基準電圧発生回路は、基準電圧ＶＲＥＦＩ，ＶＲＥＦＣをそれぞれ生成し、定電流発生回路と積分回路へ出力する。定電流発生回路は、電源、温度依存性をもたない電流Ｉｒｅｆを生成する。周波数電圧変換回路は、定電流発生回路が生成した電流Ｉｒｅｆ、容量と制御回路が生成した制御信号に基づいて、電圧ＶＳＩＧを生成する。

制御回路は、電圧制御発振回路が生成したクロック信号に基づいて制御信号を生成する。周波数電圧変換回路は、定電流発生回路が生成した電流、容量と制御回路が電圧制御発振回路から出力されるクロック信号から生成された制御信号に基づいて、電圧を生成する。

積分回路は、基準電圧発生回路が生成した基準電圧ＶＲＥＦＣと周波数電圧変換回路から出力される電圧ＶＳＩＧとが等しくなるよう電圧制御発振器の制御電圧を変え、クロック周期を所望の周波数に調整する。

この種のクロック発振回路としては、たとえば、電流制御発振器、分周器、周期比較回路、積分器、および電圧−電流変換回路を直列接続し、終段の電圧−電流変換回路の出力電流を初段の電流制御発振器の入力側に帰還し、電流制御発振器の出力を発振出力とすることにより、発振周波数の安定化、および発振精度の向上を図るものが知られている（特許文献１参照）。

特開２００２−３０００２７号公報

ところが、上記のような半導体集積回路装置内部に設けられたクロック発生回路におけるクロック生成技術では、次のような問題点があることが本発明者により見い出された。

従来のオンチップオシレータの基本構成を図４４に示す。オンチップオシレータは基準電圧発生回路１００、定電流発生回路１０１、制御回路１０２、周波数電圧変換回路１０３、積分回路１０４、電圧制御発振回路１０５でフィードバックループを構成するクロック発生回路で構成される。

上記したクロック発生回路が生成するクロック信号の発振周期Ｔは、電圧制御発振回路１０５に内蔵される容量Ｃと回路中で生成される定電流成分ＶＲＥＦＩ／Ｒ、および基準電圧ＶＲＥＦＣにより下記式（１）で表される。

発振周期Ｔは定数である容量Ｃと抵抗Ｒに対して定電圧ＶＲＥＦＩおよびＶＲＥＦＣの比を制御することで一定に保たれる。

図４４の回路について動作を説明する。

基準電圧発生回路１００は、基準電圧ＶＲＥＦＣ，ＶＲＥＦＩを生成し、定電流発生回路１０１と積分回路１０４へ出力する。定電流発生回路１０１は、電源、温度依存性をもたない定電流Ｉｒｅｆを内部で生成しカレントミラー回路でＩｃｏｎｓｔへ変換して周波数電圧変換回路へ出力する。

周波数電圧変換回路１０３は、定電流発生回路１０１から出力される電流Ｉｃｏｎｓｔと電圧制御発振回路１０５のクロックから制御回路１０２で生成された制御信号ＺＣＨＲ，ＤＩＳＣ，ＳＡＭＰを用いて電圧ＶＳＩＧを生成する。制御信号ＺＣＨＲ，ＤＩＳＣ，ＳＡＭＰは出力クロック周期と同じパルス幅をもつ信号である。

積分回路１０４は、電圧ＶＳＩＧをサンプリングし電源、温度依存性のない基準電圧ＶれＦＣと周波数電圧変換回路１０３の出力電圧ＶＳＩＧが等しくなるよう電圧制御発振回路１０５の制御電圧ＶＣＮＴを変え、クロック周期を所望の周波数に調整する。

また、該クロック発生回路は、式（１）に対して式（２）に示すように回路を構成する素子の温度特性や回路のばらつきなどに起因する誤差要因が存在する。

C(t)は式（１）の理想的な容量Ｃに対して温度依存のある容量素子、R(t)は式（１）の理想的なＲに対して温度依存性のある抵抗素子であることを表現している。また、Mは、式（１）には示されていないがカレントミラーによる周波数切り替え機能のための定数である。

誤差要因としては以下のものがあげられる。
（1）カレントミラーしきい値電圧ミスマッチ、ΔVth起因の電流誤差などによるΔImismatchがあり、このΔImismatchは式（１）の分母の電流成分に加算または減算される形で誤差となる。
（2）定電流発生回路から周波数電圧変換回路に至る端子ＮＤＤにおける寄生容量Cp1と端子の電圧変動ΔＶＮＤＤは分子の容量と電圧の積の成分に加算される形で誤差となる。
（3）周波数電圧変換回路の出力信号に接続される寄生容量Cp2は周波数電圧変換回路の内部容量Ｃ（ｔ）に加算される形で誤差となる。
（4）カレントミラーのサブスレッショルドリークＩｏｆｆは分母の電流成分に加算されて誤差となる。
（5）定電流発生回路、積分回路のオペアンプにおけるオフセット電圧、Ｖｏｆ１およびＶｏｆ２はそれぞれ分母と分子の電圧成分ＶＲＥＦＩ、およびＶＲＥＦＣに加算されて誤差となる。

(1)の電流誤差ΔImismatchは、定数Ｍにより周波数を切り替えた場合に変化し、周波数変動を引き起こす。周波数切り替えは、半導体集積回路装置の仕様により必要がある場合に内蔵される機能であるが、周波数を切り替えた際に期待した周波数精度とならず、それによるアプリケーションへの影響などの問題が発生してしまう恐れが生じる。

このように、クロック信号における高い周波数精度を実現するためには、式(2)の誤差要因を対策して周波数によらず一定の精度を実現することが必須である。

本発明の目的は、電源や温度などに変動があっても、高精度なクロック信号を生成することのできる技術を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、制御電圧に基づいて、クロック信号を生成する電圧制御発振回路と、温度依存性を有した第１の基準電圧と電源、温度依存性をほとんど有しない第２の基準電圧とをそれぞれを生成する基準電圧発生回路と、該基準電圧発生回路が生成した第１の基準電圧を用いて、電源、温度依存性をほとんどもたない基準電流を生成する基準電流発生回路と、該基準電流発生回路が生成した基準電流を用いて、電圧制御発振回路が生成したクロック信号の発振周波数を電圧に変換する周波数電圧変換回路と、該周波数電圧変換回路から出力された電圧を積分し、電圧制御発振回路に出力する制御電圧を生成する積分回路とを備えたクロック発振手段を有し、周波数電圧変換回路は、第１〜第Ｎの静電容量部と、選択信号に基づいて、第２〜第Ｎの静電容量部のうち、少なくとも１つを選択する容量選択部と、チャージ信号、およびディスチャージ信号に基づいて、第１の静電容量部、およびスイッチ部が選択した静電容量部に基準電流をチャージ、ディスチャージするスイッチ部とを備えたものである。

また、本願のその他の発明の概要を簡単に示す。

本発明は、前記第２〜前記第Ｎの静電容量部が、それぞれ静電容量値が異なる静電容量素子から構成されているものである。

また、本発明は、前記第２〜前記第Ｎの静電容量部が、静電容量値が略同じ静電容量素子をそれぞれ個数が異なるように備えた構成からなるものである。

さらに、本発明は、前記スイッチ部が、一方の接続部に第１の電流が供給される第１のスイッチと、一方の接続部に、第１のスイッチの他方の接続部が接続され、他方の接続部に基準電位が接続される第２のスイッチとからなり、前記容量選択部は、一方の接続部に、第１のスイッチと第２のスイッチとの接続部がそれぞれ接続され、他方の接続部に、第２〜第Ｎの静電容量部の一方の接続部がそれぞれ接続された複数の容量選択スイッチからなり、第１の静電容量部は、一方の接続部に、第１のスイッチと第２のスイッチとの接続部が接続され、他方の接続部に、基準電位が接続される構成からなり、第２〜第Ｎの静電容量部の他方の接続部が、基準電位がそれぞれ接続された構成からなるものである。

また、本発明は、前記スイッチ部が、一方の接続部に第１の電流が供給される第１のスイッチと、一方の接続部に、第１のスイッチの他方の接続部が接続され、他方の接続部に基準電位が接続される第２のスイッチとからなり、第１〜第Ｎの静電容量部は、一方の接続部に、第１のスイッチと第２のスイッチとの接続部がそれぞれ接続され、容量選択部は、一方の接続部に、第２〜第Ｎの静電容量部の一方の接続部がそれぞれ接続され、他方の接続部に基準電位がそれぞれ接続された複数の容量選択スイッチからなり、第１の静電容量部の他方の接続部が基準電位に接続された構成からなるものである。

さらに、本発明は、前記容量選択部が、ディスチャージ信号が出力された際に、リセット信号に基づいて、選択されていない容量選択スイッチを任意の期間オンさせるリセット部を備えたものである。

また、本発明は、前記容量選択スイッチが、２つのトランジスタを直列接続した構成からなるものである。

さらに、本発明は、前記容量選択部、および前記スイッチ部が、第１〜第Ｎの静電容量部の第１の辺側、または該第１の辺に対向する第２の辺側のいずれかにそれぞれレイアウトされているものである。

また、本発明は、前記基準電流発生回路が、一方の接続部に電源電圧が接続された第１のトランジスタと、一方の接続部に、第１のトランジスタの他方の接続が接続された第１の電圧依存性低減用トランジスタと、一方の接続部に、第１の電圧依存性低減用トランジスタの他方の接続部が接続され、他方の接続部に、基準電位が接続された抵抗と、基準電圧を入力電圧として、第１のトランジスタ、および第１の電圧依存性低減用トランジスタを含めてボルテージフォロア回路を構成するオペアンプと、第１のトランジスタとカレントミラー回路を構成する第２〜第Ｎのトランジスタと、第２〜第Ｎのトランジスタにそれぞれ直列接続され、トランジスタサイズがそれぞれ異なる第２〜第Ｎの電圧依存性低減用トランジスタと、トランジスタ部選択信号に基づいて、第２〜第Ｎの電圧依存性低減用トランジスタの少なくとも１つを選択してオンさせ、カレントミラー比を切り替えるトランジスタ選択部と、第２〜第Ｎのトランジスタと第２〜第Ｎの電圧依存性低減用トランジスタと接続部と基準電位との間に接続され、トランジスタ選択部によって選択されていない電圧依存性低減用トランジスタの電流を基準電位に放電するリーク電流抑制部とを備えたものである。

さらに、本発明は、前記基準電流発生回路が、リーク電流抑制部と基準電位との間に接続された、電流源を備え、該電流源は、リーク電流抑制部から放電される電流値を制御するものである。

また、本発明は、前記基準電圧発生回路が、一方の接続部に正の１次の温度依存性をもつＰＴＡＴ電流が供給され、複数の抵抗が直列接続された構成からなる第１の抵抗部と、コレクタとベースに、第１の抵抗部の他方の接続部がそれぞれ接続されたバイポーラトランジスタと、一方の接続部に、バイポーラトランジスタのエミッタが接続され、他方の接続部に基準電位が接続され、複数の抵抗が直列接続された構成からなる第２の抵抗部と、一方の接続部に、第１の抵抗部の他方の接続部が接続され、他方の接続部に基準電位が接続され、複数の抵抗が直列接続された構成からなる第３の抵抗部と、第１の温度トリミング信号に基づいて、第１の抵抗部の任意の接続部を選択し、第１の基準電圧として出力する第１の選択部と、第２の温度トリミング信号に基づいて、第３の抵抗部の任意の接続部を選択し、第２の基準電圧として出力する第２の選択部と、調整用制御信号に基づいて、第２の抵抗部における分圧比を調整し、バイポーラトランジスタのベース−エミッタ電圧の温度依存性を相殺する調整部とを備えたものである。

さらに、本発明は、前記基準電圧発生回路が、一方の接続部に正の１次の温度依存性をもつＰＴＡＴ電流が供給され、複数の抵抗が直列接続された構成からなる第１の抵抗部と、コレクタとベースに、第１の抵抗部の他方の接続部がそれぞれ接続されたバイポーラトランジスタと、一方の接続部に、バイポーラトランジスタのエミッタが接続され、他方の接続部に基準電位が接続され、複数の抵抗が直列接続された構成からなる第２の抵抗部と、一方の接続部に、電源電圧が接続されたトランジスタと、一方の接続部に、トランジスタの他方の接続部が接続され、他方の接続部に基準電位が接続され、複数の抵抗が直列接続された構成からなる第３の抵抗部と、負側入力端子に、バイポーラトランジスタのコレクタ、およびベースがそれぞれ接続され、正側入力端子に第３の抵抗部の中点が接続され、出力部にトランジスタのゲートが接続されたオペアンプと、第１の温度トリミング信号に基づいて、第１の抵抗部の任意の接続部を選択し、第１の基準電圧として出力する第１の選択部と、第２の温度トリミング信号に基づいて、第３の抵抗部の任意の接続部を選択し、第２の基準電圧として出力する第２の選択部と、調整用制御信号に基づいて、第２の抵抗部における分圧比を調整し、バイポーラトランジスタのベース−エミッタ電圧の温度依存性を相殺する調整部とを備えたものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

（１）周波数電圧変換回路の静電容量を可変してクロック信号の周波数切り替えを行うことができるので、高精度なクロック信号を生成することができる。

（２）上記（１）により、半導体集積回路装置の信頼性を向上させることができる。

本発明の実施の形態１による半導体集積回路装置の構成例を示すブロック図である。 図１の半導体集積回路装置に設けられたオシレータ部における構成の一例を示す説明図である。 図２のオシレータ部に設けられた基準電圧生成回路が生成する電圧の温度依存性の一例を示した説明図である。 図２のオシレータ部が目標の周波数より速いクロック信号を調整する過程の一例を示すタイミングチャートである。 図２のオシレータ部が目標の周波数より遅いクロック信号を調整する過程の一例を示すタイミングチャートである。 図２のオシレータ部におけるクロック信号の発振周波数と目標の周波数とが一致している場合の動作例を示すタイミングチャートである。 図２のオシレータ部に設けられたに電圧制御発振回路のＶＦ特性の一例を示す説明図である。 本発明者が検討したトランジスタサイズによってカレントミラー比を変更して周波数切り替えする定電流発生回路の一例を示す説明図である。 本発明者が検討したトランジスタ個数によってカレントミラー比を変更して周波数切り替えする定電流発生回路の一例を示す説明図である。 図８の定電流発生回路の他例を示す説明図である。 図９の定電流発生回路の他例を示す説明図である。 本実施の形態１による静電容量素子による周波数切り替え機能を有した周波数電圧変換回路の一例を示す説明図である。 本実施の形態１による静電容量素子による周波数切り替え機能を有した周波数電圧変換回路の他の例を示す説明図である。 図１２の周波数電圧変換回路の動作の一例を示すタイミングチャートである。 図１２の周波数電圧変換回路図に設けられた静電容量素子を選択するスイッチの一例を示した説明図である。 図１５のスイッチの他の例を示した説明図である。 マイナス電極側にスイッチを設けた周波数電圧変換回路の一例を示す説明図である。 図１７の周波数電圧変換回路の他の例を示す説明図である。 図１６の周波数電圧変換回路におけるノードＶｘの動作波形の一例を示したタイミングチャートである。 不定となるノードを基準電位レベルへリフレッシュする機能を有した周波数電圧変換回路の一例を示す説明図である。 図２０の周波数電圧変換回路の動作の一例を示すタイミングチャートである。 図１８の周波数電圧変換回路にリフレッシュ機能を適用した際の一例を示す説明図である。 図２０の周波数電圧変換回路を制御する制御回路の一例を示す説明図である。 図２３の制御回路における各部信号のタイミングチャートである。 図２０の周波数電圧変換回路の他の回路構成を示した説明図である。 周波数電圧変換回路と積分回路の接続の一例を示した説明図である。 図２６の積分回路に設けられたスイッチの一例を示す説明図である。 図２２の周波数電圧変換回路の他の回路構成を示した説明図である。 図２８の周波数電圧変換回路における寄生容量を最小限に抑えるレイアウトの一例を示した説明図である。 本実施の形態２による定電流発生回路の詳細な回路構成を示した説明図である。 図３０の定電流発生回路に電流切り替え機能を持たせた際の一例を示す説明図である。 図３１の定電流発生回路の他の例を示す説明図である。 図２の周波数電圧変換回路のスイッチ部における詳細な構成を示す説明図である。 図３０の定電流発生回路が接続される周波数電圧変換回路における周波数電圧変換動作のタイミングチャートである。 電圧ＶＮＤＤが変動した際の周波数電圧変換回路における周波数電圧変換動作のタイミングチャートである。 図３３の周波数電圧変換回路の他の例を示した説明図である。 図３６の周波数電圧変換回路に用いられるアナログスイッチの一例を示す説明図である。 本発明の実施の形態３による定電流発生回路の一例を示す説明図である。 図３８の定電流発生回路における他の例を示す説明図である。 本発明の実施の形態４による基準電圧発生回路の一例を示す説明図である。 図４０の基準電圧発生回路の簡略図である。 図４０の基準電圧発生回路の他の例を示す説明図である。 本発明の他の実施の形態によるオシレータ部における構成の一例を示すブロック図である。 本発明者が検討したオシレータの基本構成を説明するブロック図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路装置の構成例を示すブロック図、図２は、図１の半導体集積回路装置に設けられたオシレータ部における構成の一例を示すブロック図、図３は、図２のオシレータ部に設けられた基準電圧発生回路が生成する電圧の温度依存性の一例を示した説明図、図４は、図２のオシレータ部が目標の周波数より速いクロック信号を調整する過程の一例を示すタイミングチャート、図５は、図２のオシレータ部が目標の周波数より遅いクロック信号を調整する過程の一例を示すタイミングチャート、図６は、図２のオシレータ部におけるクロック信号の発振周波数と目標の周波数とが一致している場合の動作例を示すタイミングチャート、図７は、図２のオシレータ部に設けられたに電圧制御発振回路のＶＦ特性の一例を示す説明図、図８は、本発明者が検討したトランジスタサイズによってカレントミラー比を変更して周波数切り替えする定電流発生回路の一例を示す説明図、図９は、本発明者が検討したトランジスタ個数によってカレントミラー比を変更して周波数切り替えする定電流発生回路の一例を示す説明図、図１０は、図８の定電流発生回路の他例を示す説明図、図１１は、図９の定電流発生回路の他例を示す説明図、図１２は、本実施の形態１による静電容量素子による周波数切り替え機能を有した周波数電圧変換回路の一例を示す説明図、図１３は、本実施の形態１による静電容量素子による周波数切り替え機能を有した周波数電圧変換回路の他の例を示す説明図、図１４は、図１２の周波数電圧変換回路の動作の一例を示すタイミングチャート、図１５は、図１２の周波数電圧変換回路図に設けられた静電容量素子を選択するスイッチの一例を示した説明図、図１６は、図１５のスイッチの他の例を示した説明図、図１７は、マイナス電極側にスイッチを設けた周波数電圧変換回路の一例を示す説明図、図１８は、図１７の周波数電圧変換回路の他の例を示す説明図、図１９は、図１７の周波数電圧変換回路におけるノードの動作波形の一例を示したタイミングチャート、図２０は、不定となるノードＶｘを基準電位レベルへリフレッシュする機能を有した周波数電圧変換回路の一例を示す説明図、図２１は、図２０の周波数電圧変換回路の動作の一例を示すタイミングチャート、図２２は、図１８の周波数電圧変換回路にリフレッシュ機能を適用した際の一例を示す説明図、図２３は、図２０の周波数電圧変換回路を制御する制御回路の一例を示す説明図、図２４は、図２３の制御回路における各部信号のタイミングチャート、図２５は、図２０の周波数電圧変換回路の他の回路構成を示した説明図、図２６は、周波数電圧変換回路と積分回路の接続の一例を示した説明図、図２７は、図２６の積分回路に設けられたスイッチの一例を示す説明図、図２８は、図２２の周波数電圧変換回路の他の回路構成を示した説明図、図２９は、図２８の周波数電圧変換回路における寄生容量を最小限に抑えるレイアウトの一例を示した説明図である。

本実施の形態１において、半導体集積回路装置１は、図１に示すように、オシレータ部２、レジスタ３、メモリ４、分周回路５、ＣＰＵ６、Ａ／Ｄ変換器７、タイマ８、および周辺回路９などから構成されている。

クロック発振手段となるオシレータ部２は、半導体集積回路装置１の内部モジュールに供給されるクロック信号を生成する。分周回路５は、オシレータ部２が生成したクロック信号を任意に分周し、分周回路５、ＣＰＵ６、Ａ／Ｄ変換器７、タイマ８、ならびにその他のモジュールである周辺回路９などの内部モジュールに動作クロックして供給する。

ＣＰＵ６は、半導体集積回路装置１における動作を司る。Ａ／Ｄ変換器７は、アナログ信号をデジタル信号に変換する。タイマ８は、タイマクロックなどをカウントアップして所望の時間設定をし、ある時間に到達するとタイマカウンタ信号を出力する。

メモリ４は、フラッシュメモリに例示される不揮発性メモリからなり、オシレータ部２のトリミング後の制御信号が格納されている。半導体集積回路装置１が起動した際に、メモリ部に格納されている制御信号がレジスタ３に読み出されて格納される。

オシレータ部２は、レジスタに格納された制御信号に基づいて動作制御される。メモリ４に格納される制御信号は、温度トリミング信号ＣＮＴＬ＿ＶＲＥＦＩ，ＣＮＴＬ＿ＶＲＥＦＣ、およびターゲット周波数とするための調整用信号である周波数調整制御信号ＳＥＬＩ，ＳＥＬＣなどからなる。

図２は、オシレータ部２における構成の一例を示すブロック図である。

オシレータ部２は、図示するように、基準電圧発生回路１０、定電流発生回路１１、制御回路１２、周波数電圧変換回路１３、積分回路１４、ならびに電圧制御発振回路１５からなり、これらの回路でフィードバックループを構成するクロック生成回路である。

基準電圧発生回路１０は、バンドギャップリファレンス回路ＢＧＲ、抵抗Ｒ１〜Ｒ４、バイポーラ素子からなるトランジスタＱ１から構成されている。定電流発生回路１１は、オペアンプＡＭＰ１、ＰチャネルＭＯＳからなるトランジスタＴ１，Ｔ２からから構成されている。

周波数電圧変換回路１３は、スイッチＳＷ１〜ＳＷ３、および静電容量素子Ｃ１からなり、積分回路１４は、オペアンプＡＭＰ２、ならびに静電容量素子Ｃ２から構成されている。

基準電圧発生回路１０は、図３左上方に示すような温度特性を有した基準電圧ＶＲＥＦＩ、および図３右側に示すように電源、温度依存性のない基準電圧ＶＲＥＦＣをそれぞれを生成する。

この基準電圧発生回路１０において、バンドギャップリファレンス回路ＢＧＲは、正の１次の温度依存性をもつ電流Ｉｐｔａｔを生成する。このバンドギャップリファレンス回路ＢＧＲの出力部には、抵抗Ｒ１の一方の接続部が接続されている。この抵抗Ｒ１で発生した電圧が基準電圧ＶＲＥＦＩであり、定電流発生回路１１に出力される。

抵抗Ｒ１の他方の接続部には、トランジスタＱ１のコレクタとベース、および抵抗Ｒ３の一方の接続部がそれぞれ接続されている。トランジスタＱ１のエミッタには、抵抗Ｒ２の一方の接続部が接続されており、該抵抗Ｒ２の他方の接続部には、基準電位ＶＳＳが接続されている。

抵抗Ｒ３の他方の接続部には、抵抗Ｒ４の一方の接続部が接続されており、該抵抗Ｒ４の他方の接続部には、基準電位ＶＳＳが接続されている。そして、抵抗Ｒ３と抵抗Ｒ４との接続部において発生した電圧が基準電圧ＶＲＥＦＣとして積分回路１４に出力されている。

また、定電流発生回路１１は、図３の左側下方に示すような電源、温度依存性をもたない電流Ｉｒｅｆを生成する。この定電流Ｉｒｅｆは、オペアンプＡＭＰ１によるボルテージフォロア回路で、図３左側中段に示すような温度依存性を有した抵抗Ｒｏｓｃに基準電圧ＶＲＥＦＩをかけて生成する。このとき、抵抗Ｒｏｓｃの温度依存性をキャンセルするよう、基準電圧発生回路１０において、基準電圧ＶＲＥＦＩに温度特性をもたせている。

オペアンプＡＭＰ１の負（−）側入力端子には、基準電圧ＶＲＥＦＩが入力されるように接続されており、該オペアンプＡＭＰ１の出力部には、トランジスタＴ１，Ｔ２のゲートがそれぞれ接続されている。

これらトランジスタＴ１，Ｔ２の一方の接続部には、電源電圧ＶＤＤが供給されるように接続されており、トランジスタＴ１の他方の接続部には、オペアンプＡＭＰ１の正（＋）側入力端子、ならびに抵抗Ｒｏｓｃの一方の接続部がそれぞれ接続されている。

抵抗Ｒｏｓｃの他方の接続部には、基準電位ＶＳＳが接続されている。そして、トランジスタＴ２の他方の接続部から電流Ｉｃｏｎｓｔが出力され、トランジスタＴ２の他方の接続部と周波数電圧変換回路１３のスイッチＳＷ１の他方が接続される接続部がＶＮＤＤである。

周波数電圧変換回路１３は、定電流発生回路１１から出力される電流Ｉｃｏｎｓｔ（Ｍ・Ｉｒｅｆ）、静電容量素子Ｃ１の容量と電圧制御発振回路１５から出力されるクロック信号ＣＫＯＵＴから、制御回路１２において生成された制御信号ＺＣＨＲに基づいて、電圧ＶＳＩＧを生成する。この制御信号ＺＣＨＲは、クロック信号ＣＫＯＵＴの周期と同じパルス幅をもつ信号である。

この周波数電圧変換回路１３において、スイッチＳＷ１の他方の接続部には、電源ＶＮＤＤが供給されるように接続されており、該スイッチＳＷ１の他方の接続部には、スイッチＳＷ２の一方の接続部、スイッチＳＷ３の一方の接続部、ならびに静電容量素子Ｃ１の一方の接続部がそれぞれ接続されている。また、スイッチＳＷ２の他方の接続部と静電容量素子Ｃ１の他方の接続部には、基準電位ＶＳＳが接続されている。

スイッチＳＷ１は、制御回路１２から出力される制御信号ＺＣＨＲに基づいて、ＯＮ／ＯＦＦ（導通／非導通）が制御され、スイッチＳＷ２は、制御回路１２から出力される制御信号ＤＩＳＣに基づいて、ＯＮ／ＯＦＦ（導通／非導通）が制御され、スイッチＳＷ３は、同じく制御回路１２から出力される制御信号ＳＡＭＰに基づいて、ＯＮ／ＯＦＦ（導通／非導通）が制御される。

積分回路１４は、たとえば、並列型スイッチドキャパシタ積分回路からなり、電圧ＶＳＩＧをサンプリングする。この積分回路１４は、電源、温度依存性のない基準電圧ＶＲＥＦＣと周波数電圧変換回路１３から出力される電圧ＶＳＩＧが等しくなるように制御電圧ＶＣＮＴを生成する。

オペアンプＡＭＰ２の負（−）側入力端子、および静電容量素子Ｃ２の一方の接続部には、スイッチＳＷ３の他方の接続部から出力される電圧ＶＳＩＧが入力されるように接続されている。

オペアンプＡＭＰ２の正（＋）側入力端子には、基準電圧ＶＲＥＦＣが入力されるように接続されており、該オペアンプＡＭＰ２の出力部には、静電容量素子Ｃ２の他方の接続部が接続されており、制御電圧ＶＣＮＴとして、電圧制御発振回路１５に出力されている。

電圧制御発振回路１５は入力された制御電圧ＶＣＮＴに基づいて、クロック信号ＣＫＯＵＴが所望の周波数となるように調整して出力する。また、電圧制御発振回路１５が生成したクロック信号ＣＫＯＵＴは、制御回路１２にも入力されるように接続されている。

ここで、オシレータ部２において生成されるクロック信号ＣＫＯＵＴの発振周期Ｔｃｋｏｕｔは、定電流発生回路１１が生成した基準電流Ｉｃｏｎｓｔ（Ｍ・Ｉｒｅｆ）で周波数電圧変換回路１３の静電容量素子Ｃ１の容量の両端電圧を０Ｖから電圧ＶＲＥＦＣまでチャージする時間で決まり、次式のように表すことができる。

で表すことができる。

オシレータ部２が温度、電源依存性をもたないクロック信号ＣＫＯＵＴを出力するためには、静電容量素子Ｃ１、抵抗Ｒｏｓｃの温度依存性をキャンセルする仕組みが必要である。

そこで、静電容量素子Ｃ１、抵抗Ｒｏｓｃの温度依存性をキャンセルする基準電圧を発生するのが、基準電圧発生回路１０である。式（１）に示すように、基準電圧ＶＲＥＦＩは、静電容量素子Ｃ１と抵抗Ｒｏｓｃの温度依存性をキャンセルする温度特性を持つ電圧であり、基準電圧ＶＲＥＦＣは、温度に依存しない電圧である必要がある。

また、温度トリミングは、クロック信号ｃｋｏｕｔの出力周波数を観測することで行い、室温、高温で実施するのが一般的である。２点の温度で観測した発振周波数が一致するよう基準電圧ＶＲＥＦＩの電圧値の切り替えを行い、周波数が一致する制御信号をメモリ４に予め書き込み、記憶しておく。

次に、オシレータ部２がクロック信号ＣＫＯＵＴを所望する周波数に調整する過程について、図４〜図６を用いて説明する。

図４は、クロック信号ＣＫＯＵＴの発振周波数が目標の周波数より速い場合の一例を示すタイミングチャートであり、図５は、クロック信号ＣＫＯＵＴの発振周波数が目標の周波数より遅い場合の一例を示すタイミングチャートであり、図６は、クロック信号ＣＫＯＵＴの発振周波数と目標の周波数とが一致している場合の一例を示すタイミングチャートである。

また、図４〜図６においては、上方から下方にかけて、クロック信号ＣＫＯＵＴ、制御回路１２から出力される制御信号ＺＣＨＲ、制御回路１２から出力される制御信号ＤＩＳＣ、制御回路１２から出力される制御信号ＳＡＭＰ、周波数電圧変換回路１３が生成した電圧ＶＳＩＧと基準電圧発生回路１０が生成した基準電圧ＶＲＥＦＣ、および積分回路１４が生成した制御電圧ＶＣＮＴの信号タイミングをそれぞれ示している。

オシレータ部２において生成されるクロックの発振周期Ｔｃｋｏｕｔは、定電流発生回路１１が生成した基準電流Ｉｃｏｎｓｔ（Ｍ・Ｉｒｅｆ）で周波数電圧変換回路１３の静電容量素子Ｃ１における両端電圧を０Ｖから基準電圧ＶＲＥＦＣまでチャージする時間で決まる。

クロック信号ＣＫＯＵＴの周波数が、目標となる周波数より速い場合、図４に示すように、発振周期Ｔｃｋｏｕｔの期間において、基準電流Ｉｃｏｎｓｔで静電容量素子Ｃ１をチャージすることのよって発生した該静電容量素子Ｃ１の両端に発生する電圧ＶＳＩＧは、基準電圧ＶＲＥＦＣより低い電圧値となる。

周波数電圧変換回路１３から出力される電圧ＶＳＩＧと基準電圧ＶＲＥＦＣの２つの電圧の比較器の役割を担う積分回路１４は、サンプリング期間（ＳＡＭＰ＝Ｈｉ）に仮想接地の差動入力間（基準電圧ＶＲＥＦＣと電圧ＶＳＩＧ）が等しくなるように、静電容量素子Ｃ１と静電容量素子Ｃ２の間でチャージシェアが発生する。

クロック信号ＣＫＯＵＴの周波数が速い場合、静電容量素子Ｃ２から静電容量素子Ｃ１へと電荷が移動し、電圧制御発振回路１５に入力される制御電圧ＶＣＮＴが上昇する（図７に電圧制御発振回路のＶＦ特性の一例を示す）。電圧制御発振回路１５は、制御電圧ＶＣＮＴに対して負特性を持っているため発振周波数が遅くなる。

逆に、クロック信号ＣＫＯＵＴの発振周波数が目標の周波数より遅い場合には、図５に示すように、発振周期Ｔｃｋｏｕｔ期間にて、静電容量素子Ｃ１をチャージした結果、電圧ＶＳＩＧは、基準電圧ＶＲＥＦＣより高い電圧値となる。

静電容量素子Ｃ１と静電容量素子Ｃ２のチャージシェアの結果、静電容量素子Ｃ１から静電容量素子Ｃ２へと電荷が移動し、制御電圧ＶＣＮＴが下降する。その結果、クロック信号ＣＫＯＵＴの発振周波数は速くなる。

続いて、クロック信号ＣＫＯＵＴの発振周波数と目標となる周波数とが一致している場合には、図６に示すように、電圧ＶＳＩＧと基準電圧ＶＲＥＦＣがチャージ後に等しいため、静電容量素子Ｃ１と静電容量素子Ｃ２間に電荷の移動は発生せず、周波数ロック状態となり、安定した動作を得ることができる。

図８は、本発明者が検討した定電流発生回路１１の一例を示す説明図である。

一般に、半導体集積回路装置に設けられたオシレータは、定電流回路におけるカレントミラー比で周波数切り替えを実現している。

この場合、定電流発生回路１１は、図示するように、オペアンプＡＭＰ３、トランジスタＭＢ１，ＭＢ２、トランジスタＭ０〜Ｍ３、抵抗Ｒ、およびスイッチＳ１〜Ｓ６から構成されている。トランジスタＭＢ１，ＭＢ２，Ｍ０〜Ｍ３は、ＰチャネルＭＯＳからなる。

オペアンプＡＭＰ３の負（−）側入力端子には、基準電圧ＶＲＥＦＩが入力されており、トランジスタＭＢ１，ＭＢ２，Ｍ０〜Ｍ３のゲートには、オペアンプＡＭＰ３の出力部がそれぞれ接続されている。

スイッチＳ１〜Ｓ６は、たとえば、ＰチャネルＭＯＳのトランジスタなどからなる。これらスイッチＳ１〜Ｓ６の一方の接続部には、電源電圧ＶＤＤがそれぞれ接続されており、これらスイッチＳ１〜Ｓ６の他方の接続部には、トランジスタＭＢ１，ＭＢ２，Ｍ０〜Ｍ３の一方の接続部がそれぞれ接続されている。

該トランジスタＭＢ１の他方の接続部には、抵抗Ｒの一方の接続部、およびオペアンプＡＭＰ３の正（＋）側入力端子がそれぞれ接続されている。抵抗Ｒの他方の接続部には、基準電位ＶＳＳが接続されている。

トランジスタＭＢ２，Ｍ０〜Ｍ３の他方の接続部は、それぞれ共通接続されており、スイッチＳ３〜Ｓ６の制御端子には、周波数調整制御信号ＳＥＬＩ０〜ＳＥＬＩ３がそれぞれ入力されるように接続されている。

また、図９は、図８の変形例であり、定電流発生回路１１は、オペアンプＡＭＰ３、トランジスタＭＢ１，ＭＢ２、トランジスタＭ０〜Ｍ３、抵抗Ｒ、およびスイッチＳ１〜Ｓ６からなる図８の構成に、トランジスタＭ１−１，Ｍ２−１〜Ｍ２−３，Ｍ３−１〜Ｍ３−７、およびスイッチＳ４−１，Ｓ５−１〜Ｓ５−３，Ｓ６１〜Ｓ６−７が追加された構成となっている。トランジスタＭ１−１，Ｍ２−１〜Ｍ２−３，Ｍ３−１〜Ｍ３−７は、ＰチャネルＭＯＳからなる。

スイッチＳ４−１の制御端子には、周波数調整制御信号ＳＥＬＩ１が入力されるように接続されており、スイッチＳ５−１〜Ｓ５−３には、周波数調整制御信号ＳＥＬＩ２が入力されるようにそれぞれ接続されている。

また、スイッチＳ６−１〜Ｓ６−７には、周波数調整制御信号ＳＥＬＩ３が入力されるようにそれぞれ接続されている。スイッチＳ４−１，Ｓ５−１〜Ｓ５−３，Ｓ６１〜Ｓ６−７の一方の接続部には、電源電圧ＶＤＤが接続されている。

スイッチＳ４−１，Ｓ５−１〜Ｓ５−３，Ｓ６１〜Ｓ６−７の他方の接続部には、トランジスタＭ１−１，Ｍ２−１〜Ｍ２−３，Ｍ３−１〜Ｍ３−７の一方の接続部がそれぞれ接続されており、これらトランジスタＭ１−１，Ｍ２−１〜Ｍ２−３，Ｍ３−１〜Ｍ３−７の他方の接続部は、共通接続された構成となっている。また、その他の接続構成については、図８の定電流発生回路１１と同様となっている。

この場合、基準電圧発生回路１０が生成した基準電圧ＶＲＥＦＩをボルテージフォロア回路の入力電圧とし、トランジスタＭＢ１と抵抗Ｒとの接続部（ノードＶＦＢＣＫ）を基準電圧ＶＲＥＦＩの電圧レベルとし、定電流Ｉｒｅｆ＝ＶＲＥＦＩ／Ｒを生成する。

そして、生成した電流をトランジスタＭ０〜Ｍ３で構成するカレントミラー回路で電流Ｉｃｏｎｓｔを切り替えることにより、周波数を変える。

電流Ｉｃｏｎｓｔを大きくすれば発振周波数は速くなり、逆に電流Ｉｃｏｎｓｔを小さくすると発振周波数は遅くなる。トランジスタＭ０〜Ｍ３のミラー比は、図８に示すようにトランジスタのゲート幅Ｗのサイズで切り替える、もしくは図９に示すように単位デバイスの接続数で切り替える。このとき、ミラー比は２の重み付けすると制御の便利性がよいが、かならずしも２の重み付けである必要はない。

また、図８では、スイッチＳ１〜Ｓ６を電源電圧ＶＤＤとトランジスタＭＢ１，ＭＢ２，Ｍ０〜Ｍ３の一方の接続部との間に接続した構成としたが、たとえば、図１０に示すように、スイッチＳ２〜Ｓ６の一方の接続部をトランジスタＭＢ２，Ｍ０〜Ｍ３の他方の接続部に接続し、該スイッチＳ２〜Ｓ６の他方の接続部を共通接続する構成としてもよい。その他の接続構成については、図８と同様である。

また、図９においても、スイッチＳ１〜Ｓ６，Ｓ４−１，Ｓ５−１〜Ｓ５−３，Ｓ６１〜Ｓ６−７が、電源電圧ＶＤＤとトランジスタＭＢ１，ＭＢ２，Ｍ０〜Ｍ３，トランジスタＭ１−１，Ｍ２−１〜Ｍ２−３，Ｍ３−１〜Ｍ３−７の一方の接続部との間にそれぞれ接続される構成としたが、図１１に示すように、スイッチＳ２〜Ｓ６，Ｓ４−１，Ｓ５−１〜Ｓ５−３，Ｓ６１〜Ｓ６−７の一方の接続部をトランジスタＭＢ２，Ｍ０〜Ｍ３，トランジスタＭ１−１，Ｍ２−１〜Ｍ２−３，Ｍ３−１〜Ｍ３−７の他方の接続部にそれぞれ接続し、該スイッチＳ２〜Ｓ６，Ｓ４−１，Ｓ５−１〜Ｓ５−３，Ｓ６１〜Ｓ６−７の他方の接続部を共通接続する構成としてもよい。その他の接続構成については、図９と同様である。

ここで、ミラーによる周波数切り替えは、周波数調整制御信号ＳＥＬＩ毎に使用するデバイスが異なるため、デバイスの製造ばらつきの影響を避けることができない。それにより、周波数調整制御信号ＳＥＬＩによって周波数精度が変わってしまう可能性がある。

低減する手段は、トランジスタのサイズを大きくすること、しきい値電圧ΔＶｔｈの影響が周波数精度に影響ないレベルまでオーバドライブ電圧Ｖｇｓ−Ｖｔｈをかけることがなど必要である。

しかしながら、トランジスタサイズを大きくした場合は小面積化、オーバドライブ電圧をかける場合には低電圧化（低消費電力）とのトレードオフの関係にある。

この問題を解決する技術としては、たとえば、周波数電圧変換回路１３に設けられた静電容量素子による周波数切り替えがある。

静電容量素子による周波数切り替えは、カレントミラーのようにトランジスタのしきい値電圧のばらつきなどがなく素子間のペア精度が比較的よい。このため設計が容易であり、ポリ−ポリ容量など、ばらつきが小さい静電容量素子を選択することで、周波数調整制御信号ＳＥＬＩ毎に周波数精度が異なることをなくすことができる。

しかしながら、静電容量素子の切り替えを実現するためには、周波数精度に非常にセンシティブな周波数電圧変換回路１３のＶＳＩＧノードへ回路を付加する必要があり、式（２）にある寄生容量Ｃｐ２を最小限に抑える回路構成が必要となる。

図１２は、静電容量素子による周波数切り替え機能を有した周波数電圧変換回路１３の一例を示す説明図である。

この場合、周波数電圧変換回路１３は、図示するように、スイッチＳＷ１，ＳＷ２から構成されるスイッチ部、静電容量素子Ｃ，Ｃ１０〜Ｃ１３、および容量選択部を構成するスイッチＣＳＷ０〜ＣＳＷ３から構成されている。

スイッチＳＷ１の一方の接続部には、電源ＶＮＤＤが供給されるように接続されており、該スイッチＳＷ１の他方の接続部には、スイッチＳＷ２の一方の接続部、静電容量素子Ｃの一方の接続部、スイッチＣＳＷ０〜ＣＳＷ３の一方の接続部がそれぞれ接続されている。

また、スイッチＣＳＷ０〜ＣＳＷ３の他方の接続部には、静電容量素子Ｃ１０〜Ｃ１３の一方の接続部がそれぞれ接続されている。スイッチＳＷ２の他方の接続部、静電容量素子Ｃ，Ｃ１０〜Ｃ１３の他方の接続部には、基準電位ＶＳＳがそれぞれ接続されている。

スイッチＳＷ１の制御端子には、制御信号ＺＣＨＲが入力されるように接続されており、スイッチＳＷ２の制御端子には、制御信号ＤＩＳＣが入力されるように接続されている。また、スイッチＣＳＷ０〜ＣＳＷ３の制御端子には、４ビットの周波数調整制御信号ＳＥＬＣ０〜ＳＥＬＣ３がそれぞれ入力されるように接続されている。

スイッチＳＷ１，ＳＷ２により構成されるスイッチ部は、定電流発生回路１１から供給される電流Ｉｃｏｎｓｔを用いて容量のチャージ、ディスチャージを行なう。制御回路１２から出力される制御信号ＺＣＨＲは、チャージ用信号であり、制御回路１２から出力される制御信号ＤＩＳＣは、ディスチャージ用信号である。

図１３は、静電容量素子による周波数切り替え機能を有した周波数電圧変換回路１３の他例を示す説明図である。

この場合、周波数電圧変換回路１３は、図示するように、スイッチＳＷ１，ＳＷ２から構成されるスイッチ部、静電容量素子Ｃ，Ｃ１０〜Ｃ１３、およびスイッチＣＳＷ０〜ＣＳＷ３からなる図１２の構成に、静電容量素子Ｃ１１−１，Ｃ１２−１〜Ｃ１２−３，Ｃ１３−１〜Ｃ１３−７、ならびにスイッチＣＳＷ１−１，ＣＳＷ２−１〜ＣＳＷ２−３，ＣＳＷ３−１〜ＣＳＷ３−７が追加された構成となっている。

スイッチＣＳＷ１−１，ＣＳＷ２−１〜ＣＳＷ２−３，ＣＳＷ３−１〜ＣＳＷ３−７の一方の接続部は、スイッチＳＷ１とスイッチＳＷ２の接続部にそれぞれ接続されている。スイッチＣＳＷ１−１，ＣＳＷ２−１〜ＣＳＷ２−３，ＣＳＷ３−１〜ＣＳＷ３−７の他方の接続部には、静電容量素子Ｃ１１−１，Ｃ１２−１〜Ｃ１２−３，Ｃ１３−１〜Ｃ１３−７の一方の接続部がそれぞれ接続されており、該静電容量素子Ｃ１１−１，Ｃ１２−１〜Ｃ１２−３，Ｃ１３−１〜Ｃ１３−７の他方の接続部には、基準電位ＶＳＳがそれぞれ接続されている。

また、スイッチＣＳＷ１−１の制御端子は、周波数調整制御信号ＳＥＬＣ１が入力されるように接続されており、スイッチＣＳＷ２−１〜ＣＳＷ２−３の制御端子には、周波数調整制御信号ＳＥＬＣ２が入力されるようにそれぞれ接続されている。

スイッチＣＳＷ３−１〜ＣＳＷ３−７の制御端子には、周波数調整制御信号ＳＥＬＣ３が入力されるようにそれぞれ接続されている。その他の接続構成については、図１２と同様である。このとき、各容量間の容量比は２の重み付けすると制御の利便性がよいが、かならずしも２の重み付けである必要はなく同じ容量値であってもよく適宜重み付けをしてもよい。

図１４は、図１２の周波数電圧変換回路１３の動作の一例を示すタイミングチャートである。

制御信号ＺＣＨＲは、制御回路１２において、クロック信号ＣＫＯＵＴを分周することで生成し、その幅Ｌは、クロック信号ＣＫＯＵＴの周期にほぼ等しい。また、制御信号ＤＩＳＣは、チャージ時間に影響を与えないタイミングで、電圧ＶＳＩＧを基準電位ＶＳＳのレベルまで静電容量素子Ｃ，Ｃ１０〜Ｃ１３の電荷をディスチャージする。

なお、図１３では、クロック信号ＣＫＯＵＴの４サイクルに１回、制御を実施した場合を例としているが、２クロック信号ＣＫＯＵＴの２サイクルに１回制御をかけてもよく、また、４サイクル以上であっても周波数電圧変換回路１３の動作に影響を与えるものではない。

オシレータ部２は、周波数電圧変換回路１３において、式（５）に示されるように出力電圧ＶＳＩＧが基準電圧ＶＲＥＦＣと等しくなるよう負帰還制御を行う。高い周波数精度を実現するためにはチャージ動作における電源、温度依存性がなく、非線形成分を作りこまないことが必要である。

図１２、および図１３に示した回路構成ではプラス電極（以下、チャージ後の電圧レベルが高い側の電極をプラス電極という）側に選択スイッチＣＳＷ０〜ＣＳＷ３を設け、静電容量素子Ｃ１０〜Ｃ１３をそれぞれ制御する。

静電容量素子Ｃ１０〜Ｃ１３は、容量の絶対値（図１２）もしくは単位容量の接続数が異なるもの（図１３）で構成され、設計者が意図する周波数範囲をカバーするよう設ける。ばらつきを考慮すると単位容量数で重み付けするのがよく、制御の便利性で考えると２の重み付けするとよい。

静電容量素子を選択するスイッチＣＳＷは、たとえば、図１５に示すように、ＮチャネルＭＯＳトランジスタで構成したり、あるいは、図１６に示すように、ＮチャネルＭＯＳのトランジスタとＰチャネルＭＯＳのトランジスタとを並列接続する構成とする。

また、基準電圧ＶＲＥＦＣの設定レベルには、制限があり高いレベルに設定できないためスイッチとなるトランジスタに十分なバイアスをかけることができず、チャージ動作とともにソース電圧が変化することでＯＮ抵抗が高くなり、式（５）にＯＮ抵抗と容量による非線形性が発生するため、ＰチャネルＭＯＳトランジスタをスイッチとして適用するメリットは少ない。

ＮチャネルＭＯＳのトランジスタでスイッチを構成する場合も、図１４に示すように、ＰチャネルＭＯＳトランジスタによるスイッチと同様、チャージとともにソース電圧が上昇するためチャージ期間において一定のＯＮ抵抗とすることができず容量の電圧上昇に非線形成分を発生してしまう。

よって、ＮチャネルＭＯＳトランジスタによるスイッチのＯＮ抵抗が影響しない低電圧レベルで基準電圧ＶＲＥＦＣを設定するという制限付きであれば、ＮチャネルＭＯＳによるスイッチで容量による周波数切り替えが実現できる。

また、出力電圧ＶＳＩＧに、ＮチャネルＭＯＳトランジスタによるスイッチの寄生容量Ｃｐ２が発生するため、図１２の回路構成では、寄生容量Ｃｐ２が影響しないよう大きい容量とすることが望ましい。

図１７は、マイナス電極（以下、チャージ後の電圧レベルが低い側の電極をマイナス電極という）側にＮチャネルＭＯＳからなるスイッチＣＳＷ０〜ＣＳＷ３を設けた周波数電圧変換回路１３の一例を示す説明図である。

また、図１８は、マイナス電極側にＮチャネルＭＯＳからなるスイッチＣＳＷ０〜ＣＳＷ３，ＣＳＷ１−１，ＣＳＷ２−１〜ＣＳＷ３２−３，ＣＳＷ３−１〜ＣＳＷ３−７を設けた周波数電圧変換回路１３の一例を示す説明図である。

図１９は、図１７の周波数電圧変換回路１３におけるノードＶｘの動作波形の一例を示したタイミングチャートである。

図１７に示すように、静電容量素子Ｃ，Ｃ１０〜Ｃ１３のマイナス電極側にスイッチＣＳＷ０〜ＣＳＷ３を設けることにより、チャージ期間のＯＮ抵抗を一定（ゲート−ソース間電圧一定）にすることができ、チャージ動作の非線形性を改善することができる。

しかし、静電容量素子Ｃ，Ｃ１０〜Ｃ１３のマイナス電極側にスイッチＣＳＷ０〜ＣＳＷ３を設けたことで、図１９に示すように、非選択時に図１７に示したノードＶｘは不定となり、スイッチＣＳＷ０〜ＣＳＷ３を介したリーク電流によりＶｘ電位が上昇して周波数精度へ影響をおよぼす。

ここでは、図１７の回路構成について述べたが、図１８の回路構成であっても同様に、ノードＶｘが不定となり、スイッチＣＳＷ０〜ＣＳＷ３−７を介したリーク電流によりＶｘ電位が上昇して周波数精度へ影響をおよぼす。

図２０は、不定となるノードＶｘを基準電位ＶＳＳレベルへリフレッシュする機能を有した周波数電圧変換回路１３の一例を示す説明図である。

この場合、周波数電圧変換回路１３は、図示するように、図１７の回路構成に、否定論理積回路ＮＡＮＤ１〜ＮＡＮＤ４、およびインバータＩｖ１〜Ｉｖ４からなるリセット部が新たに追加された構成となっている。

インバータＩｖ１〜Ｉｖ４の入力部には、周波数調整制御信号ＳＥＬＣ０〜ＳＥＬＣ３がそれぞれ入力されるように接続されている。インバータＩｖ１〜Ｉｖ４の出力部には、否定論理積回路ＮＡＮＤ１〜ＮＡＮＤ４の一方の入力部がそれぞれ接続されており、該否定論理積回路ＮＡＮＤ１〜ＮＡＮＤ４の他方の入力部には、制御回路１２から出力されるリセット信号ＲＳＴがそれぞれ入力されるように接続されている。

また、否定論理積回路ＮＡＮＤ１〜ＮＡＮＤ４の出力部には、スイッチＣＳＷ０〜ＣＳＷ３の制御端子がそれぞれ接続されている。その他の接続構成については、図１７と同様である。

この図２０の回路では、非選択の静電容量素子とスイッチ間の不定となるノードＶｘを１回の制御サイクルの間に基準電位ＶＳＳレベルへリフレッシュを実施し、ノードＶｘを以下の式（６）に示すように選択容量と不定ノードの寄生容量との分圧でレベルが決まるようにしたものである。

リフレッシュ機能を導入するため、周波数電圧変換回路１３には、リセット信号ＲＳＴが新たに入力される構成とした。

また、図２１は、図２０の周波数電圧変換回路１３の動作の一例を示すタイミングチャートである。

図示するように、リセット信号ＲＳＴが入力されると、不定となっているノードＶｘのスイッチ（ＣＳＷ０〜ＣＳＷ３）がＯＮとなり、ノードＶｘが基準電位ＶＳＳの電圧レベルにリフレッシュされている。リフレッシュは、周波数精度への影響がないタイミングで実施されるべきで、そのタイミングは、容量のディスチャージ期間で実施されるのが最適である。

図２０に示したリフレッシュ機能は、図２２に示すように、図１８に示した周波数電圧変換回路１３にも適用することができる。この場合、周波数電圧変換回路１３は、図１８の回路構成に、否定論理積回路ＮＡＮＤ１〜ＮＡＮＤ４，ＮＡＮＤ２−１，ＮＡＮＤ３−１〜３−３，ＮＡＮＤ４−１〜４−７、およびインバータＩｖ１〜Ｉｖ４，Ｉｖ２−１，Ｉｖ３−１〜Ｉｖ３−３，Ｉｖ４−１〜Ｉｖ４−７が新たに追加された構成となる。

図２３は、図２０の周波数電圧変換回路１３を制御する制御回路１２の一例を示す説明図である。また、図２４は、図２３の制御回路における各部信号のタイミングチャートである。

制御回路１２は、図２３に示すように、インバータＩｖ５〜Ｉｖ２１、否定論理積回路ＮＡＮＤ５〜ＮＡＮＤ８、フリップフロップＦＦ１〜ＦＦ４から構成されている。制御回路１２は、図２３に示すように、クロック信号ＣＫＯＵＴの周波数精度を決定するチャージ信号である制御信号ＺＣＨＲを、該クロック信号ＣＫＯＵＴの立ち上りエッジのみを使用することで精度よく制御信号に出力周期の情報をもたせ、周波数電圧変換動作を実現している。また、リセット信号ＲＳＴは、ディスチャージ信号である制御信号ＤＩＳＣを用いて生成されている。

図２５は、図２０の周波数電圧変換回路１３の他の回路構成を示した説明図である。また、図２６は、周波数電圧変換回路１３と積分回路１４の接続の一例を示した説明図である。

この場合、周波数電圧変換回路１３は、図２０に示す回路に、スイッチＣＳＷ１０〜ＣＳＷ１３、静電容量素子Ｃ１４〜Ｃ１７、およびインバータＩｖ２２〜ＩＶ２５から構成されている。

積分回路１４は、図２６に示すように、制御信号ＳＡＭＰによって制御されるサンプリングスイッチとなるスイッチＳＷ３を介して接続されており、並列型スイッチドキャパシタ積分回路を構成している。

スイッチＳＷ３は、図２７に示すように、インバータＩｖ２４、静電容量素子Ｃ１８，Ｃ１９、ならびにＮチャネルＭＯＳのトランジスタＴＳＷ１から構成される。

よって、周波数電圧変換回路１３から出力される電圧ＶＳＩＧは、チャージが完了した後、積分回路１４にそのノードが接続されるまで電圧をホールドする必要がある。

前述した図２０に示す回路構成では、ホールド期間に選択されていないトランジスタ（ＣＳＷ０〜ＣＳＷ３）のドレイン−ソース間に式（６）で示す電圧がかかってしまうため微小ながらサブスレッショルドリークを発生してしまい、出力周波数にわずかながら温度依存性が発生してしまう。

しかし、図２５の回路構成では、選択スイッチとなるトランジスタをＮチャルＭＯＳを直列接続した２段の構成とすることでそのリーク電流を抑えている工夫をしている。

また、図２８は、図２２の周波数電圧変換回路１３の他の回路構成を示した説明図である。

図２８の周波数電圧変換回路１３は、図２２の回路構成に、インバータＩｖ２３−１，Ｉｖ２４−１〜Ｉｖ２４−３、Ｉｖ２５−１〜Ｉｖ２５−７、スイッチＣＳＷ１０，ＣＳＷ１１，ＣＳＷ１１−１，ＣＳＷ１２，ＣＳＷ１２−１〜ＣＳＷ１２−３，ＣＳＷ１３，ＣＳＷ１３−１〜ＣＳＷ１３−７、静電容量素子Ｃ１４，Ｃ１５、Ｃ１５−１，Ｃ１６，Ｃ１６−１〜Ｃ１６−３，Ｃ１７，Ｃ１７−１〜Ｃ１７−７から構成されている。

この場合も図２５と同様に、選択スイッチとなるトランジスタをＮチャネルＭＯＳを直列接続した２段の構成とし、リーク電流を抑えている。

式（２）に示すように周波数電圧変換回路１３から出力される電圧ＶＳＩＧにおける寄生容量Ｃｐｘは、周波数精度へ影響を与える。

たとえば、図１９に示すように、非選択の静電容量素子（Ｃ１０〜Ｃ１３）とスイッチＣＳＷ間の寄生容量Ｃｐｘは切り替え容量Ｃｘとの並列容量として電圧ＶＳＩＧに見えてくる。

よって、寄生容量Ｃｐｘを最小限に抑える必要がある。図２９は、図２８の周波数電圧変換回路１３における寄生容量Ｃｐｘを最小限に抑えるレイアウトの一例を示した説明図である。

図示するように、制御単位容量となる静電容量素子Ｃ１〜Ｃ４，Ｃ２−１，Ｃ３−１〜Ｃ３−３，Ｃ４−１〜Ｃ４−７とコントロール部（図２８の点線で囲んだ回路構成）ＣＮＴとの配線Ｈ１〜Ｈ４を最短にそれぞれ接続して寄生容量を抑える。リセット信号がファンクション毎に変化するためコントロール部ＣＮＴは、静電容量素子の上方、もしくは下方に配置して、静電容量素子とのクロストークを避ける配置を行う。

（実施の形態２）
図３０は、本実施の形態２による定電流発生回路の詳細な回路構成を示した説明図、図３１は、図３０の定電流発生回路に電流切り替え機能を持たせた際の一例を示す説明図、図３２は、図３１の定電流発生回路の他の例を示す説明図、図３３は、図２の周波数電圧変換回路のスイッチ部における詳細な構成を示す説明図、図３４は、図３０の定電流発生回路が接続される周波数電圧変換回路における周波数電圧変換動作のタイミングチャート、図３５は、電圧ＶＮＤＤが変動した際の周波数電圧変換回路における周波数電圧変換動作のタイミングチャート、図３６は、図３３の周波数電圧変換回路の他の例を示した説明図、図３７は、図３６の周波数電圧変換回路に用いられるアナログスイッチの一例を示す説明図である。

本実施の形態２において、図３０は、定電流発生回路１１の詳細な回路構成を示した説明図である。

定電流発生回路１１は、図示するように、オペアンプＡＭＰ１、ＰチャネルＭＯＳのトランジスタＭＢ１０，ＭＢ２０，ＭＣ１０，ＭＣ２０、ならびに抵抗Ｒ０から構成されている。

オペアンプＡＭＰ１の負（−）側入力端子には、基準電圧ＶＲＥＦＩが入力されるように接続されており、該オペアンプＡＭＰ１の出力部には、トランジスタＭＢ１０，ＭＢ２０のゲートがそれぞれ接続されている。

これらトランジスタＭＢ１０，ＭＢ２０の一方の接続部には、電源電圧ＶＤＤが供給されるように接続されている。トランジスタＭＢ１０の他方の接続部には、トランジスタＭＣ１０の一方の接続部が接続されており、該トランジスタＭＣ１０の他方の接続部には、オペアンプＡＭＰ１の正（＋）側入力端子、ならびに抵抗Ｒ０の一方の接続部がそれぞれ接続されている。抵抗Ｒの他方の接続部には、基準電位ＶＳＳが接続されている。

トランジスタＭＢ２０の他方の接続部には、トランジスタＭＣ２０の一方の接続部が接続されている。これらトランジスタＭＣ１０，ＭＣ２０のゲートには、バイス電圧Ｂｉａｓｐが供給されている。トランジスタＭＣ２０の他方の接続部には、周波数電圧変換回路１３が接続されている。

この定電流発生回路１１は、基準電圧発生回路１０の基準電圧ＶＲＥＦＩをボルテージフォロアして抵抗Ｒに基準電圧ＶＲＥＦＩをかけ、電流Ｉｒｅｆ＝ＶＲＥＦＩ／Ｒを生成する。

このとき、基準電圧ＶＲＥＦＩは、抵抗Ｒがもつ１次温度係数と同等の温度係数をもつよう、定電流発生回路１１が調整することにより、電流Ｉｒｅｆを温度依存性を持たない電流とすることができる。

電流Ｉｒｅｆは、トランジスタＭＢ１０，ＭＢ２０によりカレントミラーして周波数電圧変換回路１３へ出力される。この場合、カスコード接続したトランジスタＭＣ１０，ＭＣ２０を用いることにより、トランジスタＭＢ１０とトランジスタＭＢ２０のドレイン−ソース間電圧Ｖｄｓを同一とし、電流Ｉｃｏｎｓｔの電圧依存性をなくしている。

図３１は、図３０の定電流発生回路１１に電流切り替え機能を持たせた際の一例を示す説明図である。この場合、図３０の回路構成に、制御回路１２の制御信号ＳＥＬＩによって動作するセレクタＳＥＬとトランジスタＭＢ３０，ＭＣ３０が新たに設けられた構成となっており、カスコード接続を用いた実施例である。

トランジスタＭＢ３０の一方の接続部には、電源電圧ＶＤＤが供給されており、該トランジスタＭＢ３０の他方の接続部には、トランジスタＭＣ３０の一方の接続部が接続されている。

トランジスタＭＢ３０のゲートには、オペアンプＡＭＰ１の出力部が接続されており、およびＭＣ３０の他方の接続部には、トランジスタＭＳ２０の他方の接続部が接続されている。

セレクタＳＥＬは、制御信号ＳＥＬＩに基づいて、トランジスタＭＣ３０のゲートに入力される信号が、電源電圧ＶＤＤ、またはバイアス電圧Ｂｉａｓｐのいずれかとなるように選択して出力する。

また、図３２は、図３１の回路構成に、新たにオペアンプＡＭＰ４を追加した構成となっており、レギュレーテッドカスコード接続を用いた実施例である。オペアンプＡＭＰ４の出力には、トランジスタＭＣ２０のゲートが接続されている。このオペアンプＡＭＰ４の負（−）側入力端子には、トランジスタＭＢ１０とトランジスタＭＣ１０との接続部が接続されており、該オペアンプＡＭＰ４の正（＋）側入力端子には、トランジスタＭＢ２０とトランジスタＭＣ２０との接続部が接続されている。

図３１、図３２のいずれの定電流発生回路１１においても、セレクタＳＥＬによってＯＮ／ＯＦＦが制御されるトランジスタをカスコード接続されたＭＣ３０とすることで切り替えに伴う電流精度の劣化を防止する効果がある。これはカスコード接続せずにトランジスタＭＢ３０のゲートとＡＭＰ１の間にセレクタＳＥＬを挿入する場合を考えてみると解りやすい。

この場合、トランジスタＭＢ１０のドレイン電圧は、電圧ＶＦＢＣＫ、トランジスタＭＢ２０とトランジスタＭＢ３０のドレイン電圧は電圧ＶＮＤＤであり、トランジスタＭＢ１０，ＭＢ２０，ＭＢ３０のドレイン-ソース間電圧が異なるためカレントミラー回路を構成するトランジスタＭＢ１０，ＭＢ２０とトランジスタＭＢ３０の間の電流比がトランジスタサイズに比例しなくなってしまう可能性がある。

一方、カスコード接続したトランジスタＭＣ３０をセレクタＳＥＬによってＯＮ／ＯＦＦする場合はカスコード接続によりドレイン-ソース間電圧が等しくなるため、電流の精度を保って電流切り替え機能を実現できるという効果がある。

定電流発生回路１１を、以上のような構成とすることにより、温度依存性のない定電流Ｉｃｏｎｓｔを生成することができる。

次に、定電流発生回路１１からの定電流Ｉｃｏｎｓｔとチャージ信号である制御信号ＺＣＨＲを用いた周波数電圧変換動作をいかに精度よく行うかが技術課題となる。着目すべきは定電流発生回路１１の出力はＰチャネルＭＯＳデバイスによって構成されている点である。

一般に、半導体集積回路装置に内蔵されるオシレータのように電源電圧の変動に対して高いアナログ精度を実現する必要がある場合、基準電位ＶＳＳレベルを基準として回路を動作させることが基本となる。

しかしながら、定電流発生回路のＰＭＯＳデバイスの基板は電源電圧ＶＤＤに給電されており、ドレイン、ソースと電源電圧ＶＤＤ間には、拡散容量Ｃｐ１が存在する。よって、その拡散容量Ｃｐ１にチャージされる電荷量Ｃｐ１・ΔＶＮＤＤは、電源電圧ＶＤＤの依存性をもつこととなる。

したがって、周波数電圧変換回路は、周波数精度向上のためノードＶＣＳ、ノードＶＮＤＤというノードが電源によらず変動しない構成とする必要がある。

図３３は、図２に示す周波数電圧変換回路１３のスイッチ部における詳細な構成を示す説明図である。

周波数電圧変換回路１３のスイッチ部は、図示するように、スイッチＳＷ１を構成するトランジスタＭＳＷ１，ＭＳＷ２、インバータＩｖ２０と、スイッチＳＷ２を構成するトランジスタＭＳＷ３，ＭＳＷ４とからなる。

トランジスタＭＳＷ１，ＭＳＷ２は、制御信号ＺＣＨＲによって動作制御され、電流Ｉｃｏｎｓｔの流れを切り替えるカレントスイッチとして動作する。カレントスイッチの構成をとるのは、スイッチＳＷ１がオフしているときに電流Ｉｃｏｎｓｔを流すパスが消失することで引き起こされる電圧ＶＮＤＤの変動を防止するためである。このとき、トランジスタＭＳＷ１とトランジスタＭＳＷ２のサイズ、およびデバイス種は同一である。

また、電圧ＶＮＤＤを変動しないようにするためには、チャージ過程においてトランジスタＭＳＷ１を飽和動作させる必要がある。トランジスタＭＳＷ１の飽和動作の条件より、電圧ＶＳＩＧの電圧レベル、つまり基準電圧ＶＲＥＦＣのレベルに関する設計式（式（７））を立てることができる。

ここで、Vthp_msw1は、トランジスタＭＳＷ１のしきい値電圧であり、Vov_msw1は電圧ＶＮＤＤからVthp_msw1を引いた電圧であり、トランジスタＭＳＷ１のドレイン-ソース間電圧がVov_msw1より大きいことがトランジスタＭＳＷ１の飽和動作条件である。

式（７）によると電圧ＶＲＥＦＣをVthp_msw1より小さくすることにより、結果的にＶＳＩＧ電位とＶＮＤＤ電位との電位差を確保することができ、トランジスタＭＳＷ１の飽和動作条件を満たすことがわかる。このため本実施例では電圧ＶＲＥＦＣをトランジスタＭＳＷ１のしきい値電圧Vthp_msw1より小さく設定することが重要である。

図３４は、周波数電圧変換回路１３における周波数電圧変換動作のタイミングチャートであり、設計式（７）を満足した場合、トランジスタＭＳＷ１が飽和領域で動作し、電源ＶＮＤＤは、周波数電圧変換動作中一定電圧に保つことが可能となる。

一方、図３５は、設計式（７）を満足していない場合の波形を示している。図示するように、制御信号ＺＣＨＲによるチャージ動作の過程で、トランジスタＭＳＷ１が非飽和動作となり、電圧ＶＳＩＧの上昇とともに、電源ＶＮＤＤの電圧レベルが変動してしまっている。その結果、電源、温度条件でΔＱ＝Ｃｐ１・ΔＶＮＤＤが変動するため周波数精度を悪化させる。

また、図３６は、図３３の周波数電圧変換回路１３の他の例を示した説明図である。

図３３の回路構成では、トランジスタＭＳＷ１，ＭＳＷ２のゲートが、１（Ｈｉ）、０（Ｌｏ）ＣＭＯＳレベルが印加されていた。設計式（７）を満足すれば、トランジスタＭＳＷ１，ＭＳＷ２のゲート電圧はＣＭＯＳ信号である必要はなく、たとえば、バイアス信号ｂｉａｓｎを、図３７に示すようなアナログスイッチＳＷＡによってトランジスタＭＳＷ１，ＭＳＷ２に印加するようにしてもよい。

（実施の形態３）
図３８は、本発明の実施の形態３による定電流発生回路の一例を示す説明図、図３９は、図３８の定電流発生回路における他の例を示す説明図である。

本実施の形態３において、図３８は、リーク電流対策を施した２ビットの切り替え機能を有した定電流発生回路１１の一例を示す説明図である。

図８、図９、図３１、および図３２に示したように、定電流発生回路１１が周波数切り替え機能を有するとき、式（２）に示す選択されていない電流源のサブスレッショルドリーク電流Ｉｏｆｆが周波数精度に対して問題となる。リーク電流は電源、温度の依存性が大きいため、ゲート長の長いデバイスサイズで設計するとともに回路として根本対策を実施する必要がある。

この場合、定電流発生回路１１は、図示するように、図３３の回路構成に、ＰチャネルＭＯＳのトランジスタＭＢ４０，ＭＣ４０，ＭＳ１０，ＭＳ２０。およびインバータＩｖ２１，Ｉｖ２２から構成されている。

この場合、周波数切り替え用電流源において、非選択時に電流を捨てるパスとなるトランジスタＭＳ２０を用意した。電流を捨てるパスのイネーブル信号は、制御回路１２から出力される制御信号ＳＥＬＩの反転信号で行う。

電流を基準電位ＶＳＳに捨てることで、図３８のノードＶｚは、基準電位ＶＳＳレベルとなり、トランジスタＭＣ４０が逆バイアスされた状態となるため周波数電圧変換回路１３へ流入するリーク電流を抑えることが可能となる。

また、図３９は、図３８の定電流発生回路１１における他の例を示す説明図である。

この場合、定電流発生回路１１は、図３８の回路構成に、電流源ＩＳ１，ＩＳ２が設けられた構成となっている。トランジスタＭＳ１０，ＭＳ２０の他方の接続部（ソース）に電流源ＩＳ２をそれぞれ設けることにより、基準電位ＶＳＳに捨てる電流値をコントロールすることが可能となる。

（実施の形態４）
図４０は、本発明の実施の形態４による基準電圧発生回路の一例を示す説明図、図４１は、図４０の基準電圧発生回路の簡略図、図４２は、図４０の基準電圧発生回路の他の例を示す説明図である。

本実施の形態４において、図４０は、基準電圧ＶＲＥＦＩ，ＶＲＥＦＣを４ビットの温度トリミング信号ＣＮＴＬ＿ＶＲＥＦＩ，ＣＮＴＬ＿ＶＲＥＦＣに基づいて生成する基準電圧発生回路１０における詳細な構成の一例を示す説明図である。

基準電圧発生回路１０は、抵抗Ｒ１１〜Ｒ１８、抵抗Ｒ２１〜Ｒ２４、抵抗Ｒ３１〜Ｒ３８、スイッチＳＷＴ０〜ＳＷＴ３、スイッチＳＷＩ０〜ＳＷＩ７、スイッチＳＷＣ０〜ＳＷＣ７、バイポーラ素子からなるトランジスタＢｉｐ１、およびデコーダＤＥＣ１，ＤＥＣ２から構成されている。

抵抗Ｒ１１〜Ｒ１８は、直列接続されている。抵抗Ｒ１８の他方の接続部と基準電位ＶＳＳとの間には、直列接続されたトランジスタＢｉｐ１、抵抗Ｒ２１〜Ｒ２４と同じく直列接続された抵抗Ｒ３１〜Ｒ３８がそれぞれ並列接続されている。

また、トランジスタＢｉｐ１、および抵抗Ｒ２１〜Ｒ２４のそれぞれの接続部には、基準電圧発生回路１０が生成したＰＴＡＴ（Proportional To Absolute Temperature）電流である電流Ｉｐｔａｔが供給されるように接続されている。

抵抗Ｒ１１〜Ｒ１８のそれぞれ接続部には、スイッチＳＷＩ０〜ＳＷＩ７の一方の接続部が接続されており、これらスイッチＳＷＩ０〜ＳＷＩ７の他方の接続部は共通接続されて、基準電圧ＶＲＥＦＩの出力部となる。

抵抗Ｒ３１〜Ｒ３８のそれぞれ接続部には、スイッチＳＷＣ０〜ＳＷＣ７の一方の接続部が接続されており、これらスイッチＳＷＣ０〜ＳＷＣ７の他方の接続部は共通接続されて基準電圧ＶＲＥＦＣの出力部となる。

また、デコーダＤＥＣ１は、温度トリミング信号ＣＮＴＬ＿ＶＲＥＦＩをデコードし、任意のスイッチＳＷＩ０〜ＳＷＩ７のいずれかをＯＮさせる。デコーダＤＥＣ２は、温度トリミング信号ＣＮＴＬ＿ＶＲＥＦＣをデコードし、任意のスイッチＳＷＣ０〜ＳＷＣ７のいずれかをＯＮさせる。

動作については、図４１の簡略図を用いて説明する。温度依存性を持たない電圧ＶＦＬＡＴは、式（８）のように示され、制御信号ＣＮＴＬ＿ＫＴを用いてバイポーラトランジスタＢｉｐ１のベース−エミッタ電圧Ｖｂｅの温度依存性を電流Ｉｐｔａｔと抵抗Ｒ２の積がもつ温度依存性で相殺するよう調整することで実現する。

基準電圧ＶＲＥＦＣは、温度依存性を持たない電圧ＶＦＡＴを式（９）のように抵抗分圧することで実現し、その出力レベルは、温度トリミング信号ＣＮＴＬ＿ＶＲＥＦＣによって制御する。

基準電圧ＶＲＥＦＩは、式（１０）に示すように抵抗Ｒ１と電流Ｉｐｔａｔの積で定電流発生回路の抵抗の温度特性をキャンセルするように温度トリミング信号ＣＮＴＬ＿ＶＲＥＦＩによって出力レベルと温度特性を調整する。

図４０に示した回路の特徴は、バイポーラ素子のトランジスタＢｉｐ１のエミッタに温度特性制御用途の直列接続された抵抗Ｒ２１〜Ｒ２４を接続している点である。バンドギャップリファレンス回路においても、同様の回路構成があるが、通常、バイポーラ素子のトランジスタＢｉｐ１のコレクタに直列抵抗を接続するのが一般的である。これはバンドギャップリファレンス回路の出力電圧の温度依存性を正にも負にもコントロールする必要があるためである。

しかし、トランジスタＢｉｐ１のコレクタに接続するためシャントスイッチに用いるトランジスタの基板バイアス効果でそのＯＮ抵抗が大きくなり、周波数変動±１％に抑える必要がある半導体集積回路装置に内蔵されるオシレータでは、このＯＮ抵抗の温度依存性は無視できない。

オシレータ部２では、電圧ＶＦＬＡＴ（図４０）において、正負の温度依存性のコントロールは不要であるため、トランジスタＢｉｐ１のエミッタ側に抵抗Ｒ２１〜Ｒ２４を接続する構成をとり、基板バイアス効果の対策をはかり、ＯＮ抵抗が周波数精度へ影響しないようにしている。

以上の動作により同一の生成パスで温度依存性をもった基準電圧ＶＲＥＦＩと温度依存性を持たない基準電圧ＶＲＥＦＣの生成を実現している。

また、図４２は、図４０の基準電圧発生回路１０の他の例を示す説明図である。

基準電圧発生回路１０は、図４０の回路構成にオペアンプＡＭＰ５、およびＰチャネルＭＯＳのトランジスタＴＭＯＳ１が新たに追加されている。図４０に示した回路構成では、電圧ＶＦＬＡＴを分圧して出力するため、電圧ＶＦＬＡＴ以上の電圧レベルを生成することができない。

そこで、図４２に示すように、電圧ＶＦＬＡＴをオペアンプＡＭＰ５によるボルテージフォロア回路にて、直列接続された抵抗Ｒ３１〜Ｒ３８の中点に接続する構成としている。これにより電源、温度依存性のない電圧ＶＦＬＡＴ以上の電圧レベルを生成することが可能となる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

前記実施の形態では、オシレータ部２が、基準電圧発生回路１０、定電流発生回路１１、制御回路１２、周波数電圧変換回路１３、積分回路１４、ならびに電圧制御発振回路１５によって構成された例を示したが、たとえば、図４３に示すように、制御回路１２と電圧制御発振回路１５と間に分周器１６を新たに設けた構成としてもよい。

分周器１６を設けたことにより、オシレータ部２の制御は、分周したクロック信号ＣＫＯＵＴの周期に対して実施されることになり、回路動作の周波数を高周波化することなく、クロック信号ＣＫＯＵＴの高周波化を実現することが可能となる。

本発明は、動作クロックを内部生成する発振回路を備えた半導体集積回路装置における高精度なクロック信号の生成技術に適している。

Claims (12)

1. 制御電圧に基づいて、クロック信号を生成する電圧制御発振回路と、
   温度依存性を有した第１の基準電圧と電源、温度依存性をほとんど有しない第２の基準電圧とをそれぞれを生成する基準電圧発生回路と、
   前記基準電圧発生回路が生成した第１の基準電圧を用いて、電源、温度依存性をほとんどもたない基準電流を生成する基準電流発生回路と、
   前記基準電流発生回路が生成した基準電流を用いて、前記電圧制御発振回路が生成したクロック信号の発振周波数を電圧に変換する周波数電圧変換回路と、
   前記周波数電圧変換回路から出力された電圧を積分し、前記電圧制御発振回路に出力する制御電圧を生成する積分回路とを備えたクロック発振手段と、
   メモリ部と、を有し、
   前記基準電圧発生回路は、前記メモリ部に予め格納された温度トリミング信号により抵抗値が定まるトリミング抵抗部を有し、
   前記周波数電圧変換回路は、
   第１〜第Ｎの静電容量部と、
   選択信号に基づいて、前記第２〜前記第Ｎの静電容量部のうち、少なくとも１つを選択する容量選択部と、
   チャージ信号、およびディスチャージ信号に基づいて、前記第１の静電容量部、および前記容量選択部が選択した静電容量部に前記基準電流をチャージ、ディスチャージするスイッチ部とを備えたことを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   前記第２〜前記第Ｎの静電容量部は、それぞれ静電容量値が異なる静電容量素子から構成されていることを特徴とする半導体集積回路装置。
3. 請求項１記載の半導体集積回路装置において、
   前記第２〜前記第Ｎの静電容量部は、静電容量値が略同じ静電容量素子をそれぞれ個数が異なるように備えた構成からなることを特徴とする半導体集積回路装置。
4. 請求項１〜３のいずれか１項に記載の半導体集積回路装置において、
   前記スイッチ部は、
   一方の接続部に前記基準電流が供給される第１のスイッチと、
   一方の接続部に、前記第１のスイッチの他方の接続部が接続され、他方の接続部に基準電位が接続される第２のスイッチとからなり、
   前記容量選択部は、
   一方の接続部に、前記第１のスイッチと前記第２のスイッチとの接続部がそれぞれ接続され、他方の接続部に、前記第２〜前記第Ｎの静電容量部の一方の接続部がそれぞれ接続された複数の容量選択スイッチからなり、
   前記第１の静電容量部は、
   一方の接続部に、前記第１のスイッチと前記第２のスイッチとの接続部が接続され、他方の接続部に、基準電位が接続される構成からなり、
   前記第２〜前記第Ｎの静電容量部の他方の接続部が、基準電位がそれぞれ接続された構成からなることを特徴とする半導体集積回路装置。
5. 請求項１〜３のいずれか１項に記載の半導体集積回路装置において、
   前記スイッチ部は、
   一方の接続部に前記基準電流が供給される第１のスイッチと、
   一方の接続部に、前記第１のスイッチの他方の接続部が接続され、他方の接続部に基準電位が接続される第２のスイッチとからなり、
   前記第１〜前記第Ｎの静電容量部は、
   一方の接続部に、前記第１のスイッチと前記第２のスイッチとの接続部がそれぞれ接続され、
   前記容量選択部は、
   一方の接続部に、前記第２〜前記第Ｎの静電容量部の一方の接続部がそれぞれ接続され、他方の接続部に基準電位がそれぞれ接続された複数の容量選択スイッチからなり、
   前記第１の静電容量部の他方の接続部が基準電位に接続された構成からなることを特徴とする半導体集積回路装置。
6. 請求項５記載の半導体集積回路装置において、
   前記容量選択部は、
   前記ディスチャージ信号が出力された際に、リセット信号に基づいて、選択されていない容量選択スイッチを任意の期間オンさせるリセット部を備えたことを特徴とする半導体集積回路装置。
7. 請求項４または５記載の半導体集積回路装置において、
   前記容量選択スイッチは、
   ２つのトランジスタを直列接続した構成からなることを特徴とする半導体集積回路装置。
8. 請求項１〜７のいずれか１項に記載の半導体集積回路装置において、
   前記容量選択部、および前記スイッチ部は、前記第１〜前記第Ｎの静電容量部の第１の辺側、または前記第１の辺に対向する第２の辺側のいずれかにそれぞれレイアウトされていることを特徴とする半導体集積回路装置。
9. 請求項１〜８のいずれか１項に記載の半導体集積回路装置において、
   前記基準電流発生回路は、
   一方の接続部に電源電圧が接続された第１のトランジスタと、
   一方の接続部に、前記第１のトランジスタの他方の接続部が接続された第１の電圧依存性低減用トランジスタと、
   一方の接続部に、前記第１の電圧依存性低減用トランジスタの他方の接続部が接続され、他方の接続部に、基準電位が接続された抵抗と、
   基準電圧を入力電圧として、前記第１のトランジスタ、および前記第１の電圧依存性低減用トランジスタを含めてボルテージフォロア回路を構成するオペアンプと、
   前記第１のトランジスタとカレントミラー回路を構成する第２〜第Ｎのトランジスタと、
   前記第２〜前記第Ｎのトランジスタにそれぞれ直列接続され、トランジスタサイズがそれぞれ異なる第２〜第Ｎの電圧依存性低減用トランジスタと、
   トランジスタ部選択信号に基づいて、前記第２〜前記第Ｎの電圧依存性低減用トランジスタの少なくとも１つを選択してオンさせ、カレントミラー比を切り替えるトランジスタ選択部と、
   前記第２〜前記第Ｎのトランジスタと前記第２〜前記第Ｎの電圧依存性低減用トランジスタと接続部と基準電位との間に接続され、前記トランジスタ選択部によって選択されていない前記電圧依存性低減用トランジスタの電流を基準電位に放電するリーク電流抑制部とを備えたことを特徴とする半導体集積回路装置。
10. 請求項９記載の半導体集積回路装置において、
    前記基準電流発生回路は、
    前記リーク電流抑制部と基準電位との間に接続された電流源を備え、
    前記電流源は、
    前記リーク電流抑制部から放電される電流値を制御することを特徴とする半導体集積回路装置。
11. 請求項１〜１０のいずれか１項に記載の半導体集積回路装置において、
    前記基準電圧発生回路は、
    一方の接続部に正の１次の温度依存性をもつＰＴＡＴ電流が供給され、複数の抵抗が直列接続された構成からなり、前記トリミング抵抗部に含まれる第１の抵抗部と、
    コレクタとベースに、前記第１の抵抗部の他方の接続部がそれぞれ接続されたバイポーラトランジスタと、
    一方の接続部に、前記バイポーラトランジスタのエミッタが接続され、他方の接続部に基準電位が接続され、複数の抵抗が直列接続された構成からなり、前記トリミング抵抗部に含まれる第２の抵抗部と、
    一方の接続部に、前記第１の抵抗部の他方の接続部が接続され、他方の接続部に基準電位が接続され、複数の抵抗が直列接続された構成からなり、前記トリミング抵抗部に含まれる第３の抵抗部と、
    第１の温度トリミング信号に基づいて、前記第１の抵抗部の任意の接続部を選択し、前記第１の基準電圧として出力し、前記トリミング抵抗部に含まれる第１の選択部と、
    第２の温度トリミング信号に基づいて、前記第３の抵抗部の任意の接続部を選択し、前記第２の基準電圧として出力し、前記トリミング抵抗部に含まれる第２の選択部と、
    調整用制御信号に基づいて、前記第２の抵抗部における分圧比を調整し、前記バイポーラトランジスタのベース−エミッタ電圧の温度依存性を相殺する調整部とを備えたことを特徴とする半導体集積回路装置。
12. 請求項１〜１０のいずれか１項に記載の半導体集積回路装置において、
    前記基準電圧発生回路は、
    一方の接続部に正の１次の温度依存性をもつＰＴＡＴ電流が供給され、複数の抵抗が直列接続された構成からなり、前記トリミング抵抗部に含まれる第１の抵抗部と、
    コレクタとベースに、前記第１の抵抗部の他方の接続部がそれぞれ接続されたバイポーラトランジスタと、
    一方の接続部に、前記バイポーラトランジスタのエミッタが接続され、他方の接続部に基準電位が接続され、複数の抵抗が直列接続された構成からなり、前記トリミング抵抗部に含まれる第２の抵抗部と、
    一方の接続部に、電源電圧が接続されたトランジスタと、
    一方の接続部に、前記トランジスタの他方の接続部が接続され、他方の接続部に基準電位が接続され、複数の抵抗が直列接続された構成からなり、前記トリミング抵抗部に含まれる第３の抵抗部と、
    負側入力端子に、前記バイポーラトランジスタのコレクタ、およびベースがそれぞれ接続され、正側入力端子に前記第３の抵抗部の中点が接続され、出力部に前記トランジスタのゲートが接続されたオペアンプと、
    第１の温度トリミング信号に基づいて、前記第１の抵抗部の任意の接続部を選択し、前記第１の基準電圧として出力し、前記トリミング抵抗部に含まれる第１の選択部と、
    第２の温度トリミング信号に基づいて、前記第３の抵抗部の任意の接続部を選択し、前記第２の基準電圧として出力し、前記トリミング抵抗部に含まれる第２の選択部と、
    調整用制御信号に基づいて、前記第２の抵抗部における分圧比を調整し、前記バイポーラトランジスタのベース−エミッタ電圧の温度依存性を相殺する調整部とを備えたことを特徴とする半導体集積回路装置。

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