JP4882445B2 - 情報処理装置及びその起動方法 - Google Patents

Description

本発明は、クロックに同期してデータがリード／ライトされるＤＲＡＭ（ＳＤＲＡＭ，ＤＤＲ，ＤＤＲ２等）を備えた情報処理装置及びその起動方法に関する。

従来より、クロックに同期してリード／ライトを実行することにより高速動作を可能としたＤＲＡＭの一つとしてＳＤＲＡＭが知られている。
このＳＤＲＡＭは、一般的なＤＲＡＭと同様に、データを保持するために周期的にリフレッシュ動作を実行する必要があり、通常、規定時間当たり規定回数（例えば、８１９２回／６４ｍｓ）以上のリフレッシュを行うように規定されている。

なお、ＳＤＲＡＭでは、外部（リフレッシュ回路等）からの要求に従ってクロックに同期したリフレッシュ動作を実行するオートリフレッシュ（ＣＢＲリフレッシュともいう）モードと、クロックを無効にして内部で自動的にリフレッシュ動作を実行するセルフリフレッシュモードとを有している。

そして、停電などによる主電源ＯＦＦ時に、ＳＤＲＡＭのデータを保持しておく必要のある情報処理装置では、主電源の給電電圧の低下を検出すると、ＣＰＵを含めたＳＤＲＡＭ制御部の電圧が低下してＳＤＲＡＭの制御が不能になる前に、ＣＰＵがＳＤＲＡＭに対するコマンドを出力して、ＳＤＲＡＭのリフレッシュ動作をセルフリフレッシュモードに切り替えることにより、ＳＤＲＡＭに格納されたデータのバックアップを行う。なお、ＳＤＲＡＭへの給電は、主電源からバックアップ電源に切り替わる。

また、主電源の立ち上げ時には、主電源からの電源供給を受けて起動したＣＰＵが、ＳＤＲＡＭに対するコマンドを出力して、ＳＤＲＡＭのリフレッシュ動作をオートリフレッシュモードに切り替えることにより、ＳＤＲＡＭにバックアップされたデータを利用できるようにしている（例えば、特許文献１参照。）。
特開平１１−３５３２４３号公報

ところで、ＳＤＲＡＭにおいて、セルフリフレッシュモードからオートリフレッシュモードへの切替は、クロックの有効／無効を制御するクロックイネーブル信号により、ＳＤＲＡＭをセルフリフレッシュモードから解除し、オートリフレッシュコマンドを任意の周期で発行することで行われる。

また、ＳＤＲＡＭへの電源投入後は、電源，クロックが安定し、更に、クロックイネーブル信号によりクロック入力を有効にした後の待機時間が規定されている。
そして、ＳＤＲＡＭの状態がセルフリフレッシュモードからの起動の場合（データをバックアップしている状態からの起動の場合）と、電源ＯＦＦ時からの起動の場合とで、同一の手順を用いるようにすると、ＳＤＲＡＭへのクロック入力を有効にした後、必ず待機時間の経過を待ってからオートリフレッシュモードでのリフレッシュ動作を開始することになる。

そして、リフレッシュ動作の切替をＣＰＵが実行する従来装置では、セルフリフレッシュモードが解除された後の、この待機時間の間に、ハードウェアの異常など、重要度の高い割り込み処理が発生すると、オートリフレッシュの開始が大きく遅れ、いずれのリフレッシュ動作も実行されない空白の時間が長く継続することになる。

その結果、その割り込み処理後に直ちにオートリフレッシュを開始したとしても、その空白の時間の存在により、上述のリフレッシュ条件（規定時間内に規定回数のリフレッシュ）を満たすことができず、ＳＤＲＡＭにバックアップされたデータが消失してしまう可能性があるという問題があった。

また、セルフリフレッシュモードのＳＤＲＡＭに対して、ＣＰＵはデータのリード／ライトを行うことができない。従って、起動時にＣＰＵがＳＤＲＡＭのリフレッシュ動作の切替（セルフリフレッシュモードからオートリフレッシュモードへ）を実行する従来装置は、ＣＰＵの起動前にＳＤＲＡＭにプログラムを転送し、このＳＤＲＡＭに転送されたプログラムに従ってＣＰＵが処理を実行するように構成されたシステムに適用することができないという問題もあった。

本発明は、上記問題点を解決するために、起動時にＳＤＲＡＭに格納されたデータが消失してしまうことを確実に防止する情報処理装置、及びその起動方法を提供することを目的とする。

上記目的を達成するためになされた請求項１に記載の発明は、クロックに同期してデータがリード／ライトされると共に、クロックによらず内部で自動的にリフレッシュ動作を実行するセルフリフレッシュモード、及び外部からの要求に従ってクロックに同期したリフレッシュ動作を実行するオートリフレッシュモードを有したＤＲＡＭと、プログラムが格納されたＲＯＭと、前記ＲＯＭに格納されたプログラム、または、前記プログラムのコピーである前記ＤＲＡＭに格納されたプログラムに従って処理を実行するＣＰＵと、主電源の給電電圧が予め設定されたバックアップ閾値以下に低下すると、少なくとも一定期間の間は前記ＤＲＡＭへの給電を継続するバックアップ給電回路と、前記ＤＲＡＭのリフレッシュ動作の切替、及びオートリフレッシュモードでのリフレッシュ動作を制御するＤＲＡＭ制御回路と、規定時間内に規定回数分のリフレッシュ動作を前記ＤＲＡＭに実行させるための要求を、前記ＤＲＡＭ制御回路に出力するオートリフレッシュ制御回路と、前記主電源の給電電圧の低下を検出して、セルフリフレッシュ動作を前記ＤＲＡＭに実行させるための要求を前記ＤＲＡＭ制御回路に出力するバックアップ制御回路とを備えた情報処理装置の起動方法であって、前記主電源の給電電圧が、少なくとも前記バックアップ閾値以下である間、前記ＤＲＡＭをセルフリフレッシュモードが継続する状態に保持し、前記主電源からの給電電圧が前記バックアップ閾値を越えて上昇すると、前記オートリフレッシュ制御回路を起動し、前記ＤＲＡＭをオートリフレッシュモードに切り替えた後、前記ＣＰＵを起動することを特徴とする。

つまり、本発明では、装置の起動時（主電源の立ち上げ時）に、ＤＲＡＭのセルフリフレッシュモードからオートリフレッシュモードへの切替をＣＰＵを介することなく実行し、しかも、オートリフレッシュモードでのリフレッシュ動作を起動してからＣＰＵを起動するようにされている。

従って、本発明によれば、ＣＰＵの起動後、緊急度の高い割り込み処理が発生したとしても、オートリフレッシュ動作の開始が遅れてしまうことがないため、セルフリフレッシュモードでＤＲＡＭにバックアップされていたデータが消去されてしまうことを防止することができる。

また、本発明によれば、ＣＰＵの起動時には、ＤＲＡＭはオートリフレッシュモードになっているため、ＤＲＡＭに対するリード／ライトを直ちに実行することができ、その結果、ＣＰＵの起動前にＲＯＭに格納されたプログラムをＤＲＡＭに転送し、このＤＲＡＭ上でプログラムを実行するように構成された情報処理装置に好適に用いることができる。

次に請求項２に記載の発明は、請求項１に記載の発明の前提となる情報処理装置と同様のＤＲＡＭ，ＲＯＭ，ＣＰＵ，バックアップ給電回路，ＤＲＡＭ制御回路，オートリフレッシュ制御回路，バックアップ制御回路を備えた情報処理装置であり、更に、前記主電源からの給電電圧が、少なくとも前記バックアップ閾値以下である間、前記ＤＲＡＭをセルフリフレッシュモードが継続する状態に保持する保持回路と、前記主電源からの給電電圧が前記バックアップ閾値を越えて上昇すると、前記オートリフレッシュ制御回路を起動し、前記ＤＲＡＭをオートリフレッシュモードに切り替えた後、前記ＣＰＵを起動する起動制御回路とを備えている。

つまり、本発明は、請求項１に記載の方法を実現する装置であり、請求項１と同様の効果を得ることができる。
ところで、起動制御回路は、請求項３に記載のように、オートリフレッシュモードへの切替後、ＣＰＵの起動前に、ＲＯＭからＤＲＡＭへのデータ転送を実行するように構成されていてもよい。

この場合、ＣＰＵの起動前にＤＲＡＭに格納されたデータ（プログラムなど）を用いて、ＣＰＵをＤＲＡＭ上で動作させることができる。
また、主電源が、当該装置への給電に用いる低電圧電源と、その低電圧電源より給電電圧が高く設定された高電圧電源とからなる場合、請求項４に記載のように、バックアップ制御回路は、高電圧電源の給電電圧の低下を検出して、低電圧電源の給電電圧の低下前にＤＲＡＭのリフレッシュモード切替を行うことが望ましい。

この場合、高電圧電源の給電電圧の低下を検出することで、低電圧電源の給電電圧が低下し始めるまでの猶予時間が確保されるため、その猶予時間の間にＤＲＡＭを確実にセルフリフレッシュモードに切り替えることができる。

ところで、シンクロナスＤＲＡＭ（以下ＳＤＲＡＭという）において、セルフリフレッシュモードからオートリフレッシュモードへの切替は、通常、ＳＤＲＡＭをセルフリフレッシュモードから解除し、オートリフレッシュコマンドを任意の周期で発行することで行われる。

また、ＳＤＲＡＭへの電源投入後は、電源、クロックが安定し、更に、クロックイネーブル信号によりクロック入力を有効にした後の待機時間が規定されている。
そして、ＳＤＲＡＭの状態がセルフリフレッシュモードから起動の場合（データをバックアップしている状態からの起動の場合）と、電源ＯＦＦ時からの起動の場合をいずれも同一の手順で起動しようとすると、セルフリフレッシュモードからの起動の場合でも待機時間を挿入する必要があり、クロックイネーブル信号によりクロック入力を有効とした後、待機時間が経過するまで待機してから、オートリフレッシュモードでのリフレッシュ動作を開始することになる。

そこで、起動制御回路は、請求項５に記載のように、オートリフレッシュ制御回路に、規定回数分のリフレッシュ動作を規定時間内の一時期に集中して行う集中リフレッシュを実行させた後に、規定回数分のリフレッシュ動作を規定時間内の全体に渡って平均的に行う分散リフレッシュを実行させ、この集中リフレッシュから分散リフレッシュへの切替以降にＣＰＵを起動することが望ましい。

つまり、本発明では、待機時間が存在しても、規定時間内に規定回数のリフレッシュ動作を確実に終了させることができる集中リフレッシュを、オートリフレッシュモードへの切替後、最初に実行することで、ＳＤＲＡＭに保持（バックアップ）されたデータが消去されてしまうことを防止している。このため、本発明によれば、ＣＰＵの起動前にＳＤＲＡＭに保持されたデータの信頼性を向上させることができる。

また、情報処理装置が、通信回線を介して画像データを受信するＦＡＸ機能を有している場合、請求項６に記載のように、ＤＲＡＭには、ＦＡＸ機能により受信された画像データが格納されるように構成してもよい。

即ち、ＦＡＸ機能により受信された画像データは、失われてしまうと復活させることができないため、信頼性の高いバックアップを行う必要があるが、本発明では、このような高い信頼性が要求されるデータも、ＤＲＡＭに格納することができる。

以下に本発明の実施形態を図面と共に説明する。
図１は、本発明が適用された画像形成装置１の構成を示すブロック図である。
なお、本実施形態の画像形成装置１は、プリンタ，スキャナ，コピー機，ＦＡＸとしての機能を有する、いわゆる複合機として構成されたものである。
［画像形成装置の全体構成］
図１に示すように、画像形成装置１は、用紙等の印刷媒体に画像情報を印刷する画像形成部３と、原稿に記録された画像情報を読み取る画像読取部５と、一般公衆回線を介して画像情報を通信する回線通信部７と、各種設定や指令を入力するためのカーソルキーやスイッチ、及び各種メニュー項目が示されたメニュー画面や、利用者が入力した内容やエラー表示などを行う液晶パネルからなる操作パネル９と、各種記憶メディアを装着するためのカードスロット等からなる外部メモリカードインターフェース（Ｉ／Ｆ）１１と、パラレルケーブルを介して外部のパーソナルコンピュータ等と画像データの入出力を行なうためのコネクタからなるパラレルＩ／Ｆ１３と、ＵＳＢケーブルを介して外部のパーソナルコンピュータ、デジタルカメラ等の外部機器と画像データの入出力を行なうためのコネクタからなるＵＳＢＩ／Ｆ１５とを備えている。

なお、これらの構成は周知のものであるため、その詳細については説明を省略する。
また、画像形成装置１は、操作パネル９を介して入力される指令や設定に従って、装置各部（画像形成部３，画像読取部５，回線通信部７，メモリＩ／Ｆ１１，パラレルＩ／Ｆ１３，ＵＳＢＩ／Ｆ１５）を制御することにより、プリンタ，スキャナ，コピー機，ＦＡＸとしての機能を実現する制御部２０と、高電圧電源ＤＨ（本実施形態では５Ｖ）、低電圧電源ＤＬ（本実施形態では３．３Ｖ）、バックアップ付き低電圧電源ＢＤＬ（本実施形態では３．３Ｖ）を発生させ、制御部２０を含む装置各部に電源供給を行う電源供給部４０とを備え得ている。

そして、制御部２０は、装置各部の動作を制御するための制御プログラムやメニュー画面の表示を制御するためのメニュー画面表示プログラム等の各種プログラムの他、これらプログラムの実行に必要な設定や初期値等の情報が記憶されたＲＯＭ２１と、各種処理で生じる一時的なデータや、ＦＡＸ機能を用いて受信されたがプリントアウトされていないデータ等、バックアップが必要なデータを記憶するＳＤＲＡＭ２５と、装置各部３〜１５との間の各種信号の入出力を制御するＩ／Ｏ制御部、ＲＯＭ２１，ＳＤＲＡＭ２５の入出力を制御するメモリ制御部、装置の起動を制御する起動制御部、ＲＯＭ２１に格納されたプログラムを実行するＣＰＵを内蔵したＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）３０とを備えている。

なお、ＳＤＲＡＭ２５は、クロックに同期してデータがリード／ライトされるＤＲＡＭであり、ＣＫＥ，ＣＳ，ＲＡＳ，ＣＡＳ，ＷＥといった制御信号によって制御される周知のものである。また、ＳＤＲＡＭ２５は、リフレッシュの動作モードとして、外部からのリフレッシュ制御に従ってクロックに同期したリフレッシュ動作を実行するオートリフレッシュモード、外部からのリフレッシュ制御を必要とせず、内部で自動的にリフレッシュ動作を実行するセルフリフレッシュモードを有している。

具体的には、セルフリフレッシュ開始コマンド（ＣＫＥ，ＣＳ，ＲＡＳ，ＣＡＳはロウレベル、ＷＥはハイレベル）を入力すると、以後、クロックイネーブル信号ＣＫＥでクロック入力を無効としている間、セルフリフレッシュモードとなり、ＳＤＲＡＭ２５の内部で自動的にリフレッシュ動作が実行される。

また、クロックイネーブル信号ＣＫＥにより、クロック入力を有効（本実施形態ではハイレベル）にすると、セルフリフレッシュモードが終了して、オートリフレッシュモードでのリフレッシュ動作が可能な状態となり、以後、クロックに同期してリフレッシュ要求コマンドを入力する毎に、データのリフレッシュが実行される。

但し、ＳＤＲＡＭ２５への電源投入後は、電源、クロックが安定し、更に、クロックイネーブル信号ＣＫＥによりクロック入力を有効にした後、直ぐに、ＳＤＲＡＭを動作させることはできず、動作が可能となるまでの待機時間（本実施形態では２００μｓ以上に設定すること）が規定されている。また、オートリフレッシュモードでは、規定時間（本実施形態では６４ｍｓ）毎に規定回数（本実施形態では８１９２回）のリフレッシュ動作を実行する必要があることが規定されている。以下では、規定時間の間に、規定回数のリフレッシュ動作を平均的に実行する場合を分散リフレッシュ、規定時間の間の一時期に規定回数のリフレッシュ動作を集中して実行する場合を集中リフレッシュという。
［主要部の構成］
次に、図２は、本発明の主要部に関わる構成、即ち、電源供給部４０、及びＡＳＩＣ３０のメモリ制御、及び起動制御に関わる構成を示すブロック図である。

図２に示すように、電源供給部４０は、商用電源（ＡＣ１００Ｖ）から電源供給を受けて、直流の高電圧電源ＤＨ、及び低電圧電源ＤＬを発生させる主電源４１と、低電圧電源ＤＬの給電電圧が所定値（本実施形態では３．０Ｖ）を超えて上昇すると、電源や回路動作が安定するのに要する安定時間の経過後にＨ（ハイ）レベル／リセット解除となり、給電電圧が所定値を超えて下降すると直ちにＬ（ロウ）レベル／リセット保持となるＩＣリセット信号ＲＳＴ＿Ｎ（但し、記号の‘＿Ｎ’は、負論理を表す。以下同様。）を出力する低電圧電源監視回路４３と、高電圧電源ＤＨの給電電圧が所定値（本実施形態では４．７Ｖ）を超えて上昇すると、上述した安定時間の経過後にＨレベル／要求解除となり、給電電圧が所定値を超えて下降すると直ちにＬレベル／バックアップ要求となるメモリバックアップ信号ＢＵＰ＿Ｎを出力する高電圧電源監視回路４５と、充電可能なバッテリ等からなり、低電圧電源ＶＬと同電圧で電源供給を行う大容量のコンデンサ又は二次電池からなるバックアップ電源４７と、主電源４１からの低電圧電源ＶＬ出力とバックアップ電源４７からの出力とを比較して、いずれか高い方を選択し、バックアップ付き低電圧電源ＢＤＬとして出力する電源切替回路４９とを備えている。なお、バックアップ電源４７及び電源切替回路４９が本発明を構成するバックアップ給電回路の一例である。また、低電圧電源ＤＬの所定値（３．０Ｖ）がバックアップ閾値に相当する。

そして、ＳＤＲＡＭ２５はバックアップ付き低電圧電源ＢＤＬ、制御部２０のＳＤＲＡＭ２５以外の部分は低電圧電源ＤＬ、その他の装置各部は、制御回路に関する部分が低電圧電源ＤＬ、物理的な駆動に関する部分が高電圧電源ＤＨからの電源供給を受けて動作するように構成されている。

次に、ＡＳＩＣ３０は、ＲＯＭ２１に格納されたプログラムに従って処理を実行するＣＰＵ３１を備える他、起動制御部の構成として、低電圧電源監視回路４３からのＩＣリセット信号ＲＳＴ＿Ｎに従って、ＣＰＵ３１の起動停止を制御するＣＰＵリセット信号ＣＲＳＴ＿Ｎ、後述するクロックイネーブル信号ＣＫＥをマスクするマスク信号ＣＫＥＭ、オートリフレッシュ動作を制御するオートリフレッシュ許可信号ＡＲＥＮを生成するリセットコントローラ３６と、高電圧電源監視回路４５からのメモリバックアップ信号ＢＵＰ＿Ｎの論理を反転させて供給する反転回路３７と、装置各部からの割り込みを制御し、前記ＣＰＵに割り込みＩＮＴを出す割込コントローラ３９とを備えている。

また、ＡＳＩＣ３０は、メモリ制御部の構成として、ＲＯＭ２１からのデータの読み出し（リード）を制御するＲＯＭコントローラ３２と、ＳＤＲＡＭ２５に対するデータの読み書き（リード／ライト）、及びＳＤＲＡＭ２５のリフレッシュ動作を制御するＤＲＡＭ制御回路としてのＳＤＲＡＭコントローラ３３と、反転回路３７からのバックアップ要求信号ＢＵＰに従い、ＳＤＲＡＭコントローラ３３に対してセルフリフレッシュモードの開始／終了を要求（ＳＤＲＡＭ２５に格納されたデータのバックアップを制御）するためのセルフリフレッシュ要求信号ＳＲＲを生成するバックアップ制御回路３４と、ＳＤＲＡＭコントローラ３３に対してオートリフレッシュモードでのリフレッシュ動作を要求するためのオートリフレッシュ要求信号ＡＲＲを生成するオートリフレッシュ制御回路３５とを備えている。

そして、バックアップ制御回路３４は、反転回路３７からのバックアップ要求信号ＢＵＰがＬレベル／要求解除からＨレベル／バックアップ要求、即ち、メモリバックアップ信号ＢＵＰ＿ＮがＨレベルからＬレベルに変化すると、セルフリフレッシュ要求信号ＳＲＲを出力して、ＳＤＲＡＭコントローラ３３のクロックイネーブル信号ＣＫＥをＬレベル／クロック無効に変化させるように構成されている。

また、オートリフレッシュ制御回路３５は、リセットコントローラ３６からのオートリフレッシュ許可信号ＡＲＥＮがＨレベル／リフレッシュ許可で且つ、ＣＰＵリセット信号ＣＲＳＴ＿ＮがＬレベル／リセット保持の時、集中リフレッシュを実行し、ＣＰＵリセット信号ＣＲＳＴ＿ＮがＬレベル／リセット保持からＨレベル／リセット解除に変化すると、分散リフレッシュを開始するように構成されている。

なお、これらＲＯＭコントローラ３２，ＳＤＲＡＭコントローラ３３，バックアップ制御回路３４，オートリフレッシュ制御回路３５には、ＣＰＵ３１により制御されるデータバス及び制御バス（以下「ＣＰＵバス」という）が接続されている。

また、ＲＯＭコントローラ３２，ＳＤＲＡＭコントローラ３３と、ＲＯＭ２１，ＳＤＲＡＭ２５とを接続する各データバス，アドレスバス，制御信号線には、バッファが挿入されている。特に、ＳＤＲＡＭコントローラ３３からＳＤＲＡＭ２５にクロックイネーブル信号ＣＫＥを供給する信号線には、トライステートバッファ３８が用いられ、リセットコントローラ３６からのマスク信号ＣＫＥＭがＬレベル／マスク無効の時に、ＳＤＲＡＭコントローラ３３の出力が有効となるようにされている。

更に、トライステートバッファ３８の出力側には、プルダウン抵抗Ｒが接続されており、マスク信号ＣＫＥＭがＨレベル／マスク有効にされ、トライステートバッファ３８の出力がハイインピーダンスとなっている時に、ＳＤＲＡＭ２５のクロックイネーブル信号ＣＫＥの入力端子がＬレベルに保持されるように構成されている。

なお、プルダウン抵抗Ｒ、トライステートバッファ３８、及びリセットコントローラ３６のうちマスク信号ＣＫＥＭを生成する部分が、本発明を構成する保持回路の一例であり、リセットコントローラ３６のうち、ＣＰＵリセット信号ＣＲＳＴ＿Ｎ及びオートリフレッシュ許可信号ＡＲＥＮを生成する部分が、本発明を構成する起動制御回路の一例である。
［主要部の動作］
次に、電源供給部４０及びＡＳＩＣ３０の主要部の動作を図３に示すフローチャートに沿って説明する。

図３に示すように、画像形成装置１に電源が投入され、低電圧電源ＤＬの給電電圧が所定値（３．０Ｖ）まで上昇すると（時刻Ｔ０）、低電圧電源監視回路４３は、安定時間（本実施形態では５０ｍｓ）の経過後（時刻Ｔ２）に、ＩＣリセット信号ＲＳＴ＿ＮをＨレベル（リセット解除）にする。

また、低電圧電源ＤＬに続き、高電圧電源ＤＨの給電電圧が所定値（４．７Ｖ）まで上昇すると（時刻１）、高電圧電源監視回路４５は、安定時間の経過後に、メモリバックアップ信号ＢＵＰ＿ＮをＨレベル／要求解除にする（時刻Ｔ３）。

なお、リセットコントローラ３６が出力するマスク信号ＣＫＥＭの信号レベルは、低電圧電源ＤＬの給電電圧と共に上昇し、少なくともＳＤＲＡＭコントローラ３３が動作可能になるまではＨレベル／マスク有効となっている。これにより、トライステートバッファ３８の出力がハイインピーダンスとなり、ＳＤＲＡＭコントローラ３３の出力に関わらず、ＳＤＲＡＭ２５はクロック入力が無効（ＣＫＥ入力はプルダウン抵抗ＲによりＬレベル）に保持される。

次に、リセットコントローラ３６は、ＩＣリセット信号ＲＳＴ＿ＮのＨレベル／リセット解除に応答して（時刻Ｔ２）、マスク信号ＣＫＥＭをＬレベル／マスク解除とし（時刻Ｔ４）、その後、待機時間（本実施形態では、４００μｓ：最低限必要な２００μｓの倍）を経過後に、オートリフレッシュ許可信号ＡＲＥＮをＨレベル／リフレッシュ許可にして（時刻Ｔ５）、オートリフレッシュ制御回路３５に集中リフレッシュを開始させる。但し、マスク信号ＣＫＥＭは、少なくともメモリバックアップ信号ＢＵＰ＿ＮがＨレベル／要求解除に変化した後、Ｌレベル／マスク解除となるように設定されている。

更に、リセットコントローラ３６は、オートリフレッシュ制御回路３５が集中リフレッシュにて規定回数分のリフレッシュ要求を出力するのに要する時間が経過すると（時刻Ｔ６）、ＣＰＵリセット信号ＣＲＳＴ＿ＮをＨレベル／リセット解除にする。

これにより、ＣＰＵ３１が起動してプログラムに従った処理を開始すると共に、オートリフレッシュ制御回路３５は、集中リフレッシュに替えて分散リフレッシュを開始する。
次に、電源供給部４０による電源供給が停止又は何等かの理由で瞬断する等して、高電圧電源ＤＨの給電電圧が所定値（４．７Ｖ）まで低下すると、高電圧電源監視回路４５は、メモリバックアップ信号ＢＵＰ＿ＮをＬレベル／バックアップ要求とし、これに応答して、バックアップ制御回路３４は、セルフリフレッシュ要求信号ＳＲＲを出力する（時刻Ｔ７）。
すると、ＳＤＲＡＭコントローラ３３は、現在実行中の動作の終了を待って、セルフリフレッシュ開始コマンドを発行する（ＣＫＥをＬレベル／クロック無効）（時刻Ｔ８）。これにより、ＳＤＲＡＭ２５は、セルフリフレッシュモードでの動作を開始する。なお、ＳＤＲＡＭコントローラ３３にはオートリフレッシュ制御回路３５からのオートリフレッシュ要求信号ＡＲＲと、バックアップ制御回路３４からのセルフリフレッシュ要求信号ＳＲＲが同時に入力されることになるが、バックアップ制御回路３４からのセルフリフレッシュ要求信号ＳＲＲを優先して受け付けることとする。

また、高電圧電源ＤＨに続き、低電圧電源ＤＬの給電電圧が所定値（３．０Ｖ）まで低下すると（時刻Ｔ９）、低電圧電源監視回路４３は、ＩＣリセット信号ＲＳＴ＿ＮをＬレベル／リセット保持にし、これに応答して、リセットコントローラ３６は、マスク信号ＣＫＥＭをＨレベル／マスク有効とすると共に、ＣＰＵリセット信号ＣＲＳＴ＿ＮをＬレベル／リセット保持、オートリフレッシュ許可信号ＡＲＥＮをＬレベル／不許可にする。

この時点で、電源切替回路４９は、主電源４１からバックアップ電源４７に切り替えて、ＳＤＲＡＭ２５への電源供給を継続する。
このマスク信号ＣＫＥＭによって、トライステートバッファ３８の出力がハイインピーダンスとなることにより、ＳＤＲＡＭ２５のＣＫＥ入力はプルダウン抵抗ＲによってＬレベル、即ち、セルフリフレッシュモードを継続する状態に保持され、また、ＣＰＵリセット信号ＣＲＳＴ＿Ｎにより、ＣＰＵ３１はリセットされる。

このように、ＳＤＲＡＭ２５がバックアップ電源からの電源供給を受け、セルフリフレッシュモードに設定された状態で、主電源４１からの電源供給が回復した時には、上述の時刻Ｔ０〜Ｔ６での動作と全く同様に、時刻Ｔ１０〜Ｔ１６での動作が実行される。
［効果］
以上詳述したように、画像形成装置１では、少なくとも主電源４１からの電源供給が途絶えている間は、ＳＤＲＡＭ２５のＣＫＥ入力を、クロック入力が無効となるレベル（Ｌレベル）に保持することにより（〜時刻Ｔ４，時刻Ｔ８〜Ｔ１４）、ＳＤＲＡＭ２５をセルフリフレッシュモードが継続する状態に保持すると共に、主電源４１からの電源供給が開始（再開）された時には、ＳＤＲＡＭ２５をセルフリフレッシュモードから解除し、（時刻Ｔ４，Ｔ１４）、ＳＤＲＡＭ２５の集中リフレッシュ（時刻Ｔ５〜Ｔ６，Ｔ１５〜Ｔ１６）を実行した後、ＳＤＲＡＭ２５の分散リフレッシュを開始すると共に、ＣＰＵ４１を起動している。

つまり、画像形成装置１は、主電源４１からの電源供給開始（再開）時に、ＳＤＲＡＭ２５のセルフリフレッシュモードからオートリフレッシュモードへの切替をＣＰＵ３１を介することなく実行し、しかも、オートリフレッシュモードでのリフレッシュ動作を起動してからＣＰＵ３１を起動するようにされている。

従って、画像形成装置１によれば、ＣＰＵ３１の起動後、セルフリフレッシュモードが解除された後に、緊急度の高い割り込み処理が発生したとしても、オートリフレッシュモードでのリフレッシュ動作の開始が遅れてしまうことがないため、セルフリフレッシュモードでＳＤＲＡＭ２５にバックアップされていたデータが消去されてしまうことを防止することができる。

即ち、セルフリフレッシュモードからオートリフレッシュモードへの切替をＣＰＵが実行する従来装置では、待機時間（時刻Ｔ４〜Ｔ５，Ｔ１４〜Ｔ１５）の間に、緊急度の高い割り込み処理が発生すると、オートリフレッシュモードでのリフレッシュ動作の開始が大幅に遅れてしまい、ＳＤＲＡＭ２５のリフレッシュ条件（規定時間毎に規定回数のリフレッシュ動作）を満たせない可能性があるのである。

特に、画像形成装置１によれば、集中リフレッシュを実行してから分散リフレッシュを開始するようにされているため、セルフリフレッシュモードを終了してからオートリフレッシュモードでのリフレッシュ動作を開始するまでに待機時間が存在しても、集中リフレッシュによって、規定時間内に規定回数のリフレッシュ動作を確実に終了させることができ、ＣＰＵ３１の起動前にＳＤＲＡＭに保持されたデータの信頼性を向上させることができる。

また、画像形成装置１では、バックアップ制御回路３４は、高電圧電源ＤＨの給電電圧の低下に応答して、低電圧電源ＤＬの給電電圧の低下前にＳＤＲＡＭ２５を、オートリフレッシュモードからセルフリフレッシュモードへの切替を要求するようにされており、低電圧電源ＤＬの給電電圧が低下し始めるまでの猶予時間が確保されているため、その猶予時間の間にＳＤＲＡＭ２５のモード切替を確実に行うことができる。

更に、画像形成装置１では、ＦＡＸ機能により受信された画像データをＳＤＲＡＭ２５に格納しているため、この画像データについて信頼性の高いバックアップを行うことができる。
［他の実施形態］
以上、本発明の一実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において、様々な態様にて実施することが可能である。

例えば、上記実施形態では、本発明を画像形成装置１に適用した例を示したが、セルフリフレッシュモード、オートリフレッシュモードを備えているクロック同期式ＤＲＡＭ（ＳＤＲＡＭ、ＤＤＲ、ＤＤＲ２等）及びＣＰＵを備えてれば、どのような情報処理装置に適用してもよい。

また、上記実施形態では、ＣＰＵ３１はＲＯＭ２１に格納されたプログラムに従って、ＲＯＭ２１上でプログラムを実行するように構成されているが、ＣＰＵ３１の起動時には、ＳＤＲＡＭ２５は既にオートリフレッシュモードになっており、ＳＤＲＡＭ２５に対するリード／ライトを直ちに実行することが可能なため、ＣＰＵ３１を起動する前に、ＲＯＭ２１からＳＤＲＡＭ２５にプログラムを転送し、ＣＰＵ３１はＳＤＲＡＭ２５上でプログラムを実行するように構成してもよい。
この場合、分散リフレッシュ開始と、ＣＰＵ３１のリセット（ＣＲＳＴ＿Ｎ）解除のタイミングを分け、分散リフレッシュ開始（時刻Ｔ６）の後、ＲＯＭ２１からＳＤＲＡＭ２５へのプログラムの転送を行い、転送終了後にＣＰＵ３１のリセット（ＣＲＳＴ＿Ｎ）を解除すればよい。

画像形成装置の全体構成を示すブロック図。 発明に関わる主要部の構成を示すブロック図。 主要部各部の動作を示すタイミング図。

符号の説明

１…画像形成装置、３…画像形成部、５…画像読取部、７…回線通信部、９…操作パネル、１１…外部メモリカードＩ／Ｆ、１３…パラレルＩ／Ｆ、１５…ＵＳＢＩ／Ｆ、２０…制御部、２１…ＲＯＭ、２５…ＳＤＲＡＭ、３０…ＡＳＩＣ、３２…ＲＯＭコントローラ、３３…ＳＤＲＡＭコントローラ、３４…バックアップ制御回路、３５…オートリフレッシュ制御回路、３６…リセットコントローラ、３７…反転回路、３８…トライステートバッファ、４０…電源供給部、４１…主電源、４３…低電圧電源監視回路、４５…高電圧電源監視回路、４７…バックアップ電源、４９…電源切替回路。

Claims (6)

1. クロックに同期してデータがリード／ライトされると共に、クロックによらず内部で自動的にリフレッシュ動作を実行するセルフリフレッシュモード、及び外部からの要求に従ってクロックに同期したリフレッシュ動作を実行するオートリフレッシュモードを有したＤＲＡＭと、
   プログラムが格納されたＲＯＭと、
   前記ＲＯＭに格納されたプログラム、または前記プログラムのコピーである前記ＤＲＡＭに格納されたプログラムに従って処理を実行するＣＰＵと、
   主電源の給電電圧が予め設定されたバックアップ閾値以下に低下すると、少なくとも一定期間の間は前記ＤＲＡＭへの給電を継続するバックアップ給電回路と、
   前記ＤＲＡＭのリフレッシュ動作の切替、及びオートリフレッシュモードでのリフレッシュ動作を制御するＤＲＡＭ制御回路と、
   規定時間内に規定回数分のリフレッシュ動作を前記ＤＲＡＭに実行させるための要求を、前記ＤＲＡＭ制御回路に出力するオートリフレッシュ制御回路と、
   前記主電源の給電電圧の低下を検出して、セルフリフレッシュ動作を前記ＤＲＡＭに実行させるための要求を前記ＤＲＡＭ制御回路に出力するバックアップ制御回路と、
   を備えた情報処理装置の起動方法であって、
   前記主電源の給電電圧が、少なくとも前記バックアップ閾値以下である間、前記ＤＲＡＭをセルフリフレッシュモードが継続する状態に保持し、
   前記主電源からの給電電圧が前記バックアップ閾値を越えて上昇すると、前記オートリフレッシュ制御回路を起動し、前記ＤＲＡＭをオートリフレッシュモードに切り替えた後、前記ＣＰＵを起動することを特徴とする情報処理装置の起動方法。
2. クロックに同期してデータがリード／ライトされると共に、クロックによらず内部で自動的にリフレッシュ動作を実行するセルフリフレッシュモード、及び外部からの要求に従ってクロックに同期したリフレッシュ動作を実行するオートリフレッシュモードを有したＤＲＡＭと、
   プログラムが格納されたＲＯＭと、
   前記ＲＯＭに格納されたプログラム、または前記プログラムのコピーである前記ＤＲＡＭに格納されたプログラムに従って処理を実行するＣＰＵと、
   主電源の給電電圧が予め設定されたバックアップ閾値以下に低下すると、少なくとも一定期間の間は前記ＤＲＡＭへの給電を継続するバックアップ給電回路と、
   前記ＤＲＡＭのリフレッシュ動作の切替、及びオートリフレッシュモードでのリフレッシュ動作を制御するＤＲＡＭ制御回路と、
   規定時間内に規定回数分のリフレッシュ動作を前記ＤＲＡＭに実行させるための要求を、前記ＤＲＡＭ制御回路に出力するオートリフレッシュ制御回路と、
   前記主電源の給電電圧の低下を検出して、セルフリフレッシュ動作を前記ＤＲＡＭに実行させるための要求を前記ＤＲＡＭ制御回路に出力するバックアップ制御回路と、
   前記主電源からの給電電圧が、少なくとも前記バックアップ閾値以下である間、前記ＤＲＡＭをセルフリフレッシュモードが継続する状態に保持する保持回路と、
   前記主電源からの給電電圧が前記バックアップ閾値を越えて上昇すると、前記オートリフレッシュ制御回路を起動し、前記ＤＲＡＭをオートリフレッシュモードに切り替えた後、前記ＣＰＵを起動する起動制御回路と、
   を備えることを特徴とする情報処理装置。
3. 前記起動制御回路は、前記オートリフレッシュモードへの切替後、前記ＣＰＵの起動前に、前記ＲＯＭから前記ＤＲＡＭへのデータ転送を実行することを特徴とする請求項２に記載の情報処理装置。
4. 前記主電源は、当該装置への給電に用いる低電圧電源と、該低電圧電源より給電電圧が高く設定された高電圧電源とからなり、
   前記バックアップ制御回路は、前記高電圧電源の給電電圧の低下を検出して、前記低電圧電源の給電電圧の低下前に前記ＤＲＡＭのモード切替を行うことを特徴とする請求項２又は請求項３に記載の情報処理装置。
5. 前記起動制御回路は、前記オートリフレッシュ制御回路に、前記規定回数分のリフレッシュ動作を前記規定時間内の一時期に集中して行う集中リフレッシュを実行させた後に、前記規定回数分のリフレッシュ動作を前記規定時間内の全体に渡って平均的に行う分散リフレッシュを実行させ、この集中リフレッシュから分散リフレッシュへの切替以降に前記ＣＰＵを起動することを特徴とする請求項２乃至請求項４のいずれかに記載の情報処理装置。
6. 前記情報処理装置は、通信回線を介して画像データを受信するＦＡＸ機能を有し、
   前記ＤＲＡＭには、前記ＦＡＸ機能により受信された画像データが格納されることを特徴とする請求項２乃至請求項５のいずれかに記載の情報処理装置。

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