JP6957848B2 - 電子装置およびｄｒａｍの初期化方法 - Google Patents

Description

本発明は、電子装置およびＤＲＡＭの初期化方法に関する。

特許文献１には、省電力モードからの復帰時に、揮発性メモリに記憶されている信頼性の高い情報を利用可能なメモリ制御装置が開示されている。このメモリ制御装置において、ＳＤＲＡＭコントローラは、省電力モードに移行するときに、ＳＤＲＡＭコントローラ内に設定されている情報をＳＤＲＡＭに記憶した後にＳＤＲＡＭをセルフリフレッシュモードに移行させ、省エネ復帰認識回路に省電力モードを示す情報を記憶させる。そして、電力供給が開始されたときに、省エネ復帰認識回路に記憶されている情報に基づいて省電力モードからの復帰か否かを判別し、装置全体への電力供給が停止された状態から復帰を判別した場合には、ＳＤＲＡＭを初期化し、省電力モードからの復帰を判別した場合には、ＳＤＲＡＭを初期化せずにＳＤＲＡＭのセルフリフレッシュモードを解除した後にＳＤＲＡＭに記憶されている情報に基づいて省電力モードからの復帰処理を行う。

特開２００６−３５０８５９号公報

ＤＤＲ３（Double-Data-Rate3）以降の規格によるＤＲＡＭ（Dynamic Random Access Memory）では、リセット機能が設けられており、電源投入時等の初期化手順（初期化シーケンス）等の場面で必要に応じてリセット操作が行われる。一方、省電力設計においては、ＣＰＵへの電源供給を停止するモードが設定される場合がある。この場合、ＣＰＵが電源ＯＦＦの状態でもＤＲＡＭに対するリセット制御を可能とするため、ＤＲＡＭのリセット制御用の外部装置が設けられる。しかし、このような構成では、ＤＲＡＭのリセット制御をＣＰＵに代わって外部装置が行うため、ＣＰＵが直接リセット操作を行う場合と異なり、操作によっては動作不良が生じる場合があった。

本発明は、ＣＰＵに代わって外部装置によりＤＲＡＭのリセット制御を行う構成において、リセット操作における動作不良の発生を抑制することを目的とする。

本発明の請求項１に係る電子装置は、
リセットが可能なＤＲＡＭと、
前記ＤＲＡＭのリセット制御を行うリセット制御部と、
前記ＤＲＡＭに対するアクセス制御を行うと共に、当該ＤＲＡＭに対するリセット操作を前記リセット制御部に依頼するＤＲＡＭ制御部と、を備え、
前記リセット制御部は、予め設定された条件に基づいて前記ＤＲＡＭのリセット操作を行うと共に、前記ＤＲＡＭ制御部からの依頼に応じて当該ＤＲＡＭのリセットおよびリセット解除を行い、
前記ＤＲＡＭ制御部は、電源供給を開始された際の動作として、
シングルランク・モードで前記ＤＲＡＭに対する初期化シーケンスを実行して当該ＤＲＡＭに対するアクセスのタイミング調整を行い、
次に、前記リセット制御部に当該ＤＲＡＭのリセットを依頼し、当該シングルランク・モードからマルチランク・モードに変更した後に、当該リセット制御部に当該ＤＲＡＭのリセット解除を依頼し、
当該マルチランク・モードで当該ＤＲＡＭに対する初期化シーケンスを実行することを特徴とする、電子装置である。
請求項２に係る電子装置は、
前記リセット制御部は、前記ＤＲＡＭ制御部に電源供給が開始されると、前記ＤＲＡＭのリセット解除を行い、
前記ＤＲＡＭ制御部は、前記リセット制御部による前記ＤＲＡＭのリセット解除が行われた後に、当該ＤＲＡＭに対する初期化シーケンスを実行することを特徴とする、請求項１に記載の電子装置である。
請求項３に係る装置は、
リセットが可能なＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）に対するアクセス制御を行う装置であって、
電源供給を開始されると、シングルランク・モードで動作して、前記ＤＲＡＭに対するアクセスのタイミング調整を行い、
前記ＤＲＡＭのリセット制御を行う外部装置に当該ＤＲＡＭをリセットさせ、リセット解除後に、マルチランク・モードで前記ＤＲＡＭに対する初期化シーケンスを実行することを特徴とする、装置である。
請求項４に係るＤＲＡＭの初期化方法は、
リセットが可能なＤＲＡＭに対してアクセス制御を行うＤＲＡＭ制御部による当該ＤＲＡＭの初期化方法であって、
シングルランク・モードで前記ＤＲＡＭに対する初期化シーケンスを実行して当該ＤＲＡＭに対するアクセスのタイミング調整を行い、
前記ＤＲＡＭのリセット制御を行う外部装置に、当該ＤＲＡＭのリセットを依頼し、
前記シングルランク・モードからマルチランク・モードに変更し、
前記外部装置に、前記ＤＲＡＭのリセット解除を依頼し、
前記マルチランク・モードで前記ＤＲＡＭに対する初期化シーケンスを実行することを特徴とする、ＤＲＡＭの初期化方法である。

請求項１の発明によれば、ＤＲＡＭ制御部に代わって外部装置によりＤＲＡＭのリセット制御を行う構成において、シングルランク・モードでＤＲＡＭに対するレベリングを行い、マルチランク・モードでＤＲＡＭを使用するＤＲＡＭ制御部の電源供給開始時に行われる動作により、ＤＲＡＭ制御部がＤＲＡＭにとって不定状態となることを回避することができる。
請求項２の発明によれば、ＤＲＡＭのリセットが解除されてからＤＲＡＭ制御部の電源供給開始時の動作が開始されるように制御することにより、ＤＲＡＭ制御部によるＤＲＡＭの初期化シーケンスを確実に実行することができる。
請求項３の発明によれば、シングルランク・モードでＤＲＡＭに対するレベリングを行い、マルチランク・モードでＤＲＡＭを使用する装置の電源供給開始時に行われる動作において、装置がＤＲＡＭにとって不定状態となることを回避することができる。
請求項４の発明によれば、ＤＲＡＭの初期化処理において、シングルランク・モードでＤＲＡＭに対するレベリングを行い、マルチランク・モードでＤＲＡＭを使用するＤＲＡＭ制御部の電源供給開始時に行われる動作により、ＤＲＡＭ制御部がＤＲＡＭにとって不定状態となることを回避し、リセット操作における動作不良の発生を抑制することができる。

本実施形態による電子装置の構成例を概略的に示す図である。 シングルランク・モードでレベリングを行った後にマルチランク・モードでＤＩＭＭ（ＤＲＡＭ）を使用するための初期化シーケンスの例を示すシーケンス図である。 リセット制御回路を含む構成において、シングルランク・モードでレベリングを行った後にマルチランク・モードでＤＩＭＭ（ＤＲＡＭ）を使用するための初期化シーケンスの例を示すシーケンス図である。 本実施形態によるＤＩＭＭ（ＤＲＡＭ）の初期化シーケンスを示すシーケンス図である。

＜本実施形態が適用される電子装置の構成＞
図１は、本実施形態による電子装置の構成例を概略的に示す図である。
図１に示す構成例において、本実施形態の電子装置１００は、演算装置であるＣＰＵ（Central Processing Unit）１０と、記憶装置であるＤＲＡＭ２０と、ＤＲＡＭ２０のリセット制御を行うリセット制御回路３０と、電源装置４０とを備える。また、ＣＰＵ１０、ＤＲＡＭ２０およびリセット制御回路３０は、電源装置４０から電源供給を受けている。なお、図１に示す構成例は、本実施形態における特徴的な構成のみが記載されている。実際には、外部装置とデータ交換を行うためのコントローラやインターフェイス、入力デバイス、表示制御装置などの種々の装置（モジュール、ユニット）が電子装置１００に搭載される。

ＤＲＡＭ２０は、例えば、ＤＤＲ３等のリセット機能を有するＲＡＭ（Random Access Memory）であり、メモリ・コントローラ（ＤＲＡＭ制御部の一例）を介してデータの入出力が行われる。本実施形態では、ＣＰＵ１０がメモリ・コントローラの機能を兼ねる。

リセット制御回路３０（リセット制御部の一例）は、ＤＲＡＭ２０のリセット制御を行う。詳しくは後述するが、本実施形態では、ＤＲＡＭ２０のリセット制御を、ＣＰＵ１０ではなく、専用の装置であるリセット制御回路３０により行う。ここで、リセット制御回路３０によるリセット制御は、予め設定された条件（リセット条件またはリセット解除条件）を満たすときにＤＲＡＭ２０へのリセット信号をＬｏｗレベルやＨｉｇｈレベルとし、次に別の条件（リセット解除条件またはリセット条件）を満たすまでその出力を維持するものである。一例として、電子装置１００の電源投入時等、ＣＰＵ１０への電源供給が開始されるときには、ＤＲＡＭ２０の初期化シーケンスを実行するために、リセット制御回路３０は、ＤＲＡＭ２０のリセット解除を行う。また、本実施形態では、リセット制御回路３０は、予め設定されたＤＲＡＭ２０のリセット制御の他に、ＣＰＵ１０からのリセット操作依頼を受け付けると、ＤＲＡＭ２０のリセット操作（リセットおよびリセット解除）を行う。

ＣＰＵ１０は、各種の制御動作および演算処理を実行する。また、本実施形態のＣＰＵ１０は、リセット制御回路３０が行う予め設定されたリセット操作の他にＣＰＵ１０からの制御に基づいてＤＲＡＭ２０のリセットを行う必要がある場合に、リセット制御回路３０に対してＤＲＡＭ２０のリセット操作を依頼する。

本実施形態において、電子装置１００は、いわゆる省電力モードの一つとして、ＣＰＵ１０の電源供給を停止するモードを有している。省電力モードでは、省電力モードに移行する際に電子装置１００の動作状態についての情報がＤＲＡＭ２０等の記憶装置に保存され、その後に各装置への電源供給が停止される。そして、通常の動作モードに復帰する際、各装置は、記憶装置に保存されている動作状態の情報を取得して省電力モードへ移行する前の状態に復帰する。なお、ＤＲＡＭ２０に情報を保存した場合、省電力モードにおいても、ＤＲＡＭ２０に対しては、保存した情報を維持するために電源供給が継続される。一方、不揮発性の記憶装置に情報を保存した場合は、省電力モードにおいて、記憶装置に対する電源供給も停止することができる。

ここで、動作状態の情報がＤＲＡＭ２０に保存される場合、ＣＰＵ１０への電源供給が停止されると、ＣＰＵ１０からＤＲＡＭ２０へのリセット信号が０（ＯＦＦ）になる。すると、ＤＲＡＭ２０もリセット状態になってしまうので、ＤＲＡＭ２０は、記憶内容を保持することができない。そこで、本実施形態の電子装置１００は、ＣＰＵ１０への電源供給が停止されている間もＤＲＡＭ２０の記憶内容を保持させるため、外部回路（外部装置）であるリセット制御回路３０を設け、ＣＰＵ１０ではなくリセット制御回路３０によりＤＲＡＭ２０のリセット制御を行う。

＜ＤＲＡＭ２０の仕様とレベリング＞
また、本実施形態において、ＤＲＡＭ２０は、マルチランク構成のＤＩＭＭ（Dual Inline Memory Module）とする。複数のＤＲＡＭチップをプリント基板上に搭載したメモリモジュールをＤＩＭＭと呼び、メモリモジュールの動作ブロックの単位をランクと呼ぶ。マルチランクとは、１枚のＤＩＭＭに複数のランクが設けられていることを意味し、ランク２（ランクの数が２）、ランク４（ランクの数が４）等のＤＩＭＭが存在する。また、１枚のＤＩＭＭで１ランクが設けられたメモリモジュールをシングルランク・メモリ、２ランク使用するメモリモジュールをデュアルランク・メモリ等と呼ぶ。

ところで、ＤＤＲ３以降のＤＩＭＭは、フライバイ・トポロジと呼ばれる設計が行われている。そのため、メモリ・コントローラから送信された信号がＤＩＭＭ上の各ＤＲＡＭ２０に到達するのが同時ではなく、個々のＤＲＡＭ２０ごとに時間差が存在する。この時間差があることを前提としてデータの読み書きを正常に行うため、ＤＩＭＭに対する電源投入時の初期化シーケンスにおいて、レベリングと呼ばれるメモリ・コントローラのタイミング調整が行われる。

上述したマルチランク構成のＤＩＭＭでは、ランクごとに個別にレベリングを行うことが好適である。しかし、このレベリングの操作を簡易に行うため、一つのランクに対してレベリングを行って得られた調整結果を他のランクに対しても流用する手法がとられる場合がある。この場合、ＤＩＭＭの初期化シーケンスにおいて、まず一つのランクのみを用いるモード（シングルランク・モード）にＤＩＭＭを設定してメモリ・コントローラのレベリングを行い、その後に複数ランクを用いるモード（マルチランク・モード）にＤＩＭＭの設定を変更して動作させるようにする。ここで、シングルランク・モードからマルチランク・モードに設定を変更するために、ＤＩＭＭ（ＤＲＡＭ２０）をリセットすることが必要である。

図２は、シングルランク・モードでレベリングを行った後にマルチランク・モードでＤＩＭＭ（ＤＲＡＭ２０）を使用するための初期化シーケンスの例を示すシーケンス図である。ここでは、レベリングを含む初期シーケンスの一般的な流れを説明するため、リセット制御回路３０を用いず、ＣＰＵ１０によりリセット制御を行う場合の動作について説明する。

図２に示す例において、ＣＰＵ１０およびＤＲＡＭ２０に対して電源装置４０による電源供給が開始されると、まずＣＰＵ１０からＤＲＡＭ２０へ送られるリセット信号がＨｉｇｈレベルとなり、ＤＲＡＭ２０のリセット解除が行われる。そして、ＣＰＵ１０は、まずメモリ・コントローラとしての動作モードをシングルランク・モードに設定し、ＤＲＡＭ２０の初期化シーケンスを実行し、レベリングを実行する。ＣＰＵ１０がＤＲＡＭ２０から応答を受けてレベリングが完了する。

次に、ＣＰＵ１０は、メモリ・コントローラとしての動作モードをマルチランク・モードに再設定し、リセット操作を行う。すなわち、ＣＰＵ１０からＤＲＡＭ２０へ送られるリセット信号を一度Ｌｏｗレベルにし（リセット）、再びＨｉｇｈレベルにする（リセット解除）。そして、ＣＰＵ１０は、マルチランク・モードでＤＲＡＭ２０の初期化シーケンスを実行する。この２回目の初期化シーケンスが終了すると、ＤＲＡＭ２０は待機状態（スタンバイ）となり、ＣＰＵ１０は、ＤＲＡＭ２０に対してマルチランク・モードでアクセス可能となる。

＜本実施形態におけるＤＲＡＭ２０の初期化シーケンス＞
上述したように、本実施形態では、ＣＰＵ１０に代わってリセット制御回路３０がＤＲＡＭ２０のリセット制御を行う。ここで、ＤＲＡＭ２０の初期化シーケンスの実行時におけるリセット制御について考える。上述したように、本実施形態では、ＣＰＵ１０への電源供給が開始されると、リセット制御回路３０がＤＲＡＭ２０へのリセット信号をＨｉｇｈレベルにしてリセットを解除し、ＣＰＵ１０が初期化シーケンスを開始する。

図３は、リセット制御回路３０を含む構成において、シングルランク・モードでレベリングを行った後にマルチランク・モードでＤＩＭＭ（ＤＲＡＭ２０）を使用するための初期化シーケンスの例を示すシーケンス図である。本来、マルチランク・モードでＤＲＡＭ２０を使用する場合には、ＤＲＡＭ２０の初期化シーケンスにおけるレベリングは、マルチランク・モードで行われる。この場合、ＤＲＡＭ２０の初期化シーケンスの開始後にリセット操作が行われることはない。リセット操作を行うと、その度に再び初期化シーケンスを実行することとなるためである。そのため、図３に示す例では、リセット制御回路３０は、最初にリセットを解除した後はＤＲＡＭ２０に対するリセット操作を行わない。

図３に示すように、ＣＰＵ１０への電源供給が開始されると、リセット制御回路３０は、ＤＲＡＭ２０のリセットを解除する。そして、ＣＰＵ１０は、メモリ・コントローラとしての動作モードをシングルランク・モードに設定し、ＤＲＡＭ２０の初期化シーケンスを実行し、レベリングを実行する。ＣＰＵ１０がＤＲＡＭ２０から応答を受けてレベリングが完了する。

次に、ＣＰＵ１０は、メモリ・コントローラとしての動作モードをマルチランク・モードに再設定し、ＤＲＡＭ２０のリセット操作を行おうとする。しかし、ＤＲＡＭ２０のリセット制御はリセット制御回路３０が行うように構成されている（ＣＰＵ１０は、ＤＲＡＭ２０へのリセット信号線が接続されていない）ので、ＣＰＵ１０の制御によりＤＲＡＭ２０のリセット操作を行うことはできない。また、上述したように、リセット制御回路３０は、このタイミングでＤＲＡＭ２０のリセット操作を行わない。そのため、この動作モードの再設定後のタイミングで、ＤＲＡＭ２０はリセットされない。

この後、ＣＰＵ１０は、ＤＲＡＭ２０の初期化シーケンスを実行しようとするが、ＤＲＡＭ２０は、リセットされていないために、ＣＰＵ１０からの再初期化コマンドに基づく初期化シーケンスが実行されない。したがって、ＣＰＵ１０は、この２回目の初期化シーケンスが終了した後、ＤＲＡＭ２０に対してマルチランク・モードでアクセスしようとするが、ＤＲＡＭ２０はシングルランク・モードのままとなり、ＣＰＵ１０からＤＲＡＭ２０へ正常にアクセスすることができなくなる。

上記のように、ＤＲＡＭ２０のリセット制御を外部回路であるリセット制御回路３０で行う構成では、メモリ・コントローラにおいてシングルランク・モードでレベリングを行った後にマルチランク・モードでＤＩＭＭ（ＤＲＡＭ２０）を使用する場合、正常に初期化シーケンスを実行することができない。このような事態を回避するため、本実施形態では、ＣＰＵ１０は、ＤＲＡＭ２０に対してリセット操作を行う必要がある場合に、リセット制御回路３０に対してリセット操作を行うように依頼する。そして、リセット制御回路３０が、ＣＰＵ１０からの依頼を受けてＤＲＡＭ２０のリセット操作を行う。

図４は、本実施形態によるＤＩＭＭ（ＤＲＡＭ２０）の初期化シーケンスを示すシーケンス図である。図４に示す動作において、ＣＰＵ１０が、シングルランク・モードでレベリングを実行し、ＤＲＡＭ２０から応答を受けてレベリングが完了するまでの動作は、図３に示した動作と同様である。

次に、ＣＰＵ１０は、リセット制御回路３０に対してリセット依頼を行う。リセット制御回路３０は、このＣＰＵ１０からの依頼を受けて、ＤＲＡＭ２０をリセットする（リセット信号をＬｏｗレベルにする）。そして、ＣＰＵ１０は、メモリ・コントローラとしての動作モードをマルチランク・モードに再設定し、リセット制御回路３０に対してリセット解除依頼を行う。リセット制御回路３０は、このＣＰＵ１０からの依頼を受けて、ＤＲＡＭ２０をリセット解除する（リセット信号をＨｉｇｈレベルにする）。

この後、ＣＰＵ１０は、マルチランク・モードでＤＲＡＭ２０の初期化シーケンスを実行する。この２回目の初期化シーケンスが終了すると、ＤＲＡＭ２０は待機状態（スタンバイ）となり、ＣＰＵ１０は、ＤＲＡＭ２０に対してマルチランク・モードでアクセス可能となる。

ここで、図４に示す動作では、ＣＰＵ１０は、マルチランク・モードに再設定する前に、リセット制御回路３０にリセット依頼を行ってＤＲＡＭ２０をリセット（リセット信号がＬｏｗレベル）させ、マルチランク・モードへの再設定が終了した後に、リセット制御回路３０にリセット解除依頼を行ってＤＲＡＭ２０をリセット解除（リセット信号がＨｉｇｈレベル）させた。このような手順をとったのは、ＤＲＡＭ２０にとってＣＰＵ１０が不定状態となって、ＤＲＡＭ２０が予期せぬ状態となってしまうことを抑制するためである。すなわち、ＤＲＡＭ２０をリセットする前にＣＰＵ１０のマルチランク・モードへの再設定を行うと、ＤＲＡＭ２０にとってＣＰＵ１０が不定状態となる。すると、ＣＰＵ１０から出力される制御信号が、ＤＲＡＭ２０において不定出力として認識される。そのため、ＤＲＡＭ２０において、ＣＰＵ１０からの初期化コマンドに基づいて初期化シーケンスの再実行が行われなかったり、保存していたデータが消失したりする等の予期せぬ事態が発生する可能性があった。そこで、本実施形態では、図４に示したように、まずＤＲＡＭ２０をリセットしてからＣＰＵ１０のマルチランク・モードへの再設定を行い、再設定が終了してＣＰＵ１０がＤＲＡＭ２０にとって不定状態でなくなってからリセット解除することにより、ＤＲＡＭ２０において予期せぬ事態が発生することを抑制している。

以上説明したように、本実施形態は、ＣＰＵ１０がリセット制御回路３０に対してリセット操作（リセットおよびリセット解除）を依頼し、リセット制御回路３０がＣＰＵ１０からの依頼に応じてＤＲＡＭ２０に対するリセット操作を実行する。このような構成としたことにより、本実施形態によれば、リセット制御回路３０において予め設定された条件で行われるリセット操作以外にも、ＤＲＡＭ２０のリセット操作を行う必要がある場合に、ＣＰＵ１０からリセット制御回路３０へ依頼することにより、ＤＲＡＭ２０のリセット操作を行うことが可能となる。

１０…ＣＰＵ、２０…ＤＲＡＭ、３０…リセット制御回路、４０…電源装置、１００…電子装置

Claims (4)

1. リセットが可能なＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）と、
   前記ＤＲＡＭのリセット制御を行うリセット制御部と、
   前記ＤＲＡＭに対するアクセス制御を行うと共に、当該ＤＲＡＭに対するリセット操作を前記リセット制御部に依頼するＤＲＡＭ制御部と、を備え、
   前記リセット制御部は、予め設定された条件に基づいて前記ＤＲＡＭのリセット操作を行うと共に、前記ＤＲＡＭ制御部からの依頼に応じて当該ＤＲＡＭのリセットおよびリセット解除を行い、
   前記ＤＲＡＭ制御部は、電源供給を開始された際の動作として、
   シングルランク・モードで前記ＤＲＡＭに対する初期化シーケンスを実行して当該ＤＲＡＭに対するアクセスのタイミング調整を行い、
   次に、前記リセット制御部に当該ＤＲＡＭのリセットを依頼し、当該シングルランク・モードからマルチランク・モードに変更した後に、当該リセット制御部に当該ＤＲＡＭのリセット解除を依頼し、
   当該マルチランク・モードで当該ＤＲＡＭに対する初期化シーケンスを実行することを特徴とする、電子装置。
2. 前記リセット制御部は、前記ＤＲＡＭ制御部に電源供給が開始されると、前記ＤＲＡＭのリセット解除を行い、
   前記ＤＲＡＭ制御部は、前記リセット制御部による前記ＤＲＡＭのリセット解除が行われた後に、当該ＤＲＡＭに対する初期化シーケンスを実行することを特徴とする、請求項１に記載の電子装置。
3. リセットが可能なＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）に対するアクセス制御を行う装置であって、
   電源供給を開始されると、シングルランク・モードで動作して、前記ＤＲＡＭに対するアクセスのタイミング調整を行い、
   前記ＤＲＡＭのリセット制御を行う外部装置に当該ＤＲＡＭをリセットさせ、リセット解除後に、マルチランク・モードで前記ＤＲＡＭに対する初期化シーケンスを実行することを特徴とする、装置。
4. リセットが可能なＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）に対してアクセス制御を行うＤＲＡＭ制御部による当該ＤＲＡＭの初期化方法であって、
   シングルランク・モードで前記ＤＲＡＭに対する初期化シーケンスを実行して当該ＤＲＡＭに対するアクセスのタイミング調整を行い、
   前記ＤＲＡＭのリセット制御を行う外部装置に、当該ＤＲＡＭのリセットを依頼し、
   前記シングルランク・モードからマルチランク・モードに変更し、
   前記外部装置に、前記ＤＲＡＭのリセット解除を依頼し、
   前記マルチランク・モードで前記ＤＲＡＭに対する初期化シーケンスを実行することを特徴とする、ＤＲＡＭの初期化方法。

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