BRPI0519703B1 - "sincronização de atualização automática orientada" - Google Patents

Abstract

sincronização de auto-renovação orientada. em um modo de auto-renovação orientada (dare), comandos de renovação são emitidos por um controlador e os endereços de renovação de fila e banco são mantidos internamente em um módulo de memória. um contador de endereços de banco interno à memória é inicializado em um primeiro valor predeterminado quando da entrada no modo darf. a memória renova o banco atualmente endereçado em resposta a um comando darf e incrementa o contador de endereços de banco em uma sequência predeterminada. o controlador segue o endereço de banco e pode emitir um ou mais comandos de acesso à memória enquanto uma operação dare estiver sendo efetuada, caso o acesso à memória e a renovação estejam orientados para bancos diferentes. ao sair de um modo de auto-renovação, o contador de endereços de banco assume um segundo valor predeterminado. o segundo valor predeterminado pode ser fixo, ou pode ser de n+1 em que n é o valor do contador de endereços de banco quando o modo de auto-renovação é iniciado.

Description

(54) Título: SINCRONIZAÇÃO DE ATUALIZAÇÃO AUTOMÁTICA ORIENTADA (51) Int.CI.: G06F 13/16; G11C 11/406 (52) CPC: G06F 13/1636,G11C 11/406 (30) Prioridade Unionista: 27/04/2005 US 11/115,915, 28/12/2004 US 60/640,100 (73) Titular(es): QUALCOMM INCORPORATED (72) Inventor(es): ROBERT MICHAEL WALKER; PERRY WILLMANN REMAKLUS JR.

1/17 “SINCRONIZAÇÃO DE ATUALIZAÇÃO AUTOMÁTICA ORIENTADA” FUNDAMENTOS produtos expansão incluindo computacionalmente maior memória

A presente invenção está de um modo geral relacionada ao campo de memória e, em particular, a um sistema e método para sincronizar endereço de banco entre um controlador e uma memória em um modo de atualização automática orientada.

Microprocessadores, processadores de sinais digitais e outros controladores realizam tarefas computacionais em uma ampla gama de aplicativos, incluindo aplicativos embutidos, tais como em dispositivos eletrônicos portáteis. A tendência em cada geração de a de conjuntos de recursos em permanente funcionalidade de tais dispositivos, expandida, bem como processadores mais potentes. Outra tendência dos dispositivos eletrônicos portáteis é a de um fator de forma permanentemente em redução. Um maior impacto de tais tendências é a redução de tamanho das baterias usadas para alimentar o controlador, a memória e outros componentes eletrônicos no dispositivo, tornando a eficiência em termos de energia uma meta de projeto cada vez mais importante. Portanto, os aperfeiçoamentos no controlador e/ou na memória que aumentem a velocidade de execução e reduzam o consumo de energia são desejáveis, em particular para processadores de dispositivos eletrônicos portáteis.

A memória de acesso aleatório dinâmico (DRAM) é bem conhecida pelos versados na técnica como estando entre as tecnologias de armazenamento de dados de estado sólido, ou eletrônico, mais eficazes em termos de custo. A DRAM armazena dados binários através da carga ou descarga de circuitos capacitivos individualmente endereçáveis. Para se conseguir elevada densidade de bits e, portanto, baixo custo por bit, os circuitos que indefinidamente são omitidos em retêm tal tecnologias carga

DRAM.

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Conseqüentemente, a carga se dissipa devido a correntes de fuga. Para conservar o estado de dados armazenados em DRAM, os circuitos capacitivos que armazenam valores de bits devem ser periodicamente carregados, ou atualizados.

Os arranjos DRAM são comumente implementados na forma de arranjos bidimensionais horizontais retangulares, compreendendo uma pluralidade de linhas e colunas. Os bits de dados são acessados através do provimento de um endereço de linha e sinal de controle de estrobo de endereço de linha (RAS), seguido por um endereço de coluna e um estrobo de endereço de coluna (CAS) . Cada vez que é acessada ou aberta uma dada linha, um grande número de posições de bits pode ser acessado através do incremento do endereço de coluna. Dessa forma, o retardo em prover um endereço de linha e sinal RAS pode ser amortizado através de vários acessos a coluna, em particular para longos acessos a dados seqüenciais. Tal recurso é adicionalmente explorado por tecnologias DRAM de modo de acesso de página rápido (FPM Fast Page Mode) e saída de dados estendida (EDO - Extended

Data Out) , como é conhecido na técnica. A medida que densidades mais elevadas de DRAM são acondicionadas em módulos, outra técnica organizacional consiste em dividir segmentos de memória em bancos separadamente endereçáveis. Em uma implementação representativa, o endereço de memória pode ser mapeado para a DRAM tal como se segue:

MSB		LSB
LINHA	B1	BO	COLUNA	SELEÇÃO DE BYTE

Os bits de ordens inferiores podem compreender um campo de seleção de byte, em que o módulo de memória provê dados abrangendo vários bytes em um único acesso. Os próximos bits mais significativos são o endereço de coluna, permitindo que dados dentro da mesma coluna sejam rapidamente acessados. Acima do endereço de coluna se

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3/17 encontram os bits de seleção de banco, os quais endereçam independentemente um dentre uma pluralidade de bancos DRAM (no presente exemplo, quatro bancos). O endereço de linha compreende os bits mais significativos. Os versados na técnica notarão que os endereços de memória podem ser mapeados para a memória de várias maneiras; o mapeamento acima é portanto apenas ilustrativo e não limitante.

A DRAM tradicional é explicitamente atualizada sob a direção de um controlador. O controlador posiciona o endereço de uma linha a ser atualizada no barramento de endereços e declara o sinal RAS para atualizar todos os locais de armazenamento de memória em tal linha. Durante um ciclo de atualização, todas as operações de acesso à memória são interrompidas (isto é, nenhuma operação de leitura ou gravação pode ocorrer durante um ciclo de atualização). Um contador de atualizações no controlador provê o endereço de linha atualizado, e tal contador é incrementado após cada ciclo de atualização. Todas as linhas no arranjo de DRAM podem ser atualizadas seqüencialmente. Isto é conhecido na técnica como uma atualização em rajada (burst), e deve ser executada uma vez dentro do tempo de atualização total necessário do arranjo de memória. Alternativamente, o controlador pode implementar uma atualização distribuída, em que ciclos de atualização orientada a linhas sucessivas são intercalados entre ciclos de acesso à memória. O retardo médio permissível entre ciclos de atualização distribuídos consiste do tempo de atualização total necessário do arranjo de memória dividido pelo número de linhas.

Com o advento da atualização CAS-antes-da-RAS (atualização CBR), o controlador foi aliviado da necessidade de calcular e suprir um endereço de linha para os ciclos de atualização. Um módulo de memória que suporta atualização CBR inclui um contador de linhas interno, o qual ele incrementa quando da recepção de cada ciclo de

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4/17 atualização CBR. O controlador não é informado sobre qual linha está sendo atualizada em qualquer dado momento; o controlador é simplesmente necessário para emitir ciclos de atualização CBR dentro do período de tempo necessário. A atualização CBR constitui um exemplo do que é aqui designado de um modo geral como atualização automática (auto-refresh) - em que um controlador orienta a memória a emitir um ciclo de atualização, porém ele não está informado sobre o endereço de linha específico que está sendo atualizado. Em implementações modernas de DRAM síncrona (SDRAM), um ciclo de atualização automática é comumente realizado em resposta aos sinais RAS e CAS sendo declarados simultaneamente.

Uma desvantagem das técnicas de atualização automática convencionais (e adicionalmente das atualizações tradicionais em que o controlador fornece o endereço de linha a atualizar, caso os bancos não sejam atualizados independentemente) consiste de que o controlador é forçado a fechar todas as linhas da DRAM para operações de acesso à memória (isto é, acessos de leitura e gravação) antes de emitir um comando de atualização automática. Isto pode influenciar adversamente o desempenho do processador por retardar acessos a dados e/ou recuperações de instruções.

Uma solução, quando os bancos são atualizados de forma independente, consiste de o controlador tratar explicitamente o processo de atualização através do provimento do endereço de linha e informações de seleção de banco para cada comando de atualização. Em tal caso, o controlador pode orientar um ciclo de atualização para um banco da DRAM, enquanto realiza simultaneamente operações de acesso a dados para os bancos restantes. Um controlador sofisticado pode organizar suas operações de memória para se aproveitar de tal capacidade, dessa forma melhorando o desempenho.

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No entanto, uma desvantagem de tal estratégia é a de que o controlador não pode se aproveitar do modo de auto-restauração (self-refresh) oferecido por várias implementações de memória modernas, as quais apresentam particular aplicação para dispositivos eletrônicos portáteis. No modo de auto-restauração, os dados ficam retidos no arranjo de DRAM durante períodos de inatividade, com um mínimo consumo de energia, e o acesso aos dados fica desabilitado. Isto é, os dados não podem ser gravados ou lidos no/do arranjo de DRAM durante o modo de autorestauração. Uma DRAM com um modo de auto-restauração permite que vários circuitos, incluindo o controlador, entrem em um modo inativo ou de descanso para economizar a energia da bateria.

Durante a auto-restauração, o módulo de memória circula pelo arranjo de DRAM, realizando a atividade de atualização mínima necessária para manutenção dos dados. Para conseguir isto, o módulo de memória mantém um contador interno de endereços de linhas/bancos que não está acessível para o controlador. Ao sair do modo de autorestauração, o controlador não está informado sobre qual linha foi atualizada por último no modo de auto-restauração e conseqüentemente não pode continuar as operações de atualização explícitas a menos que ele realiza primeiramente uma atualização em rajada para todas as linhas em seqüência.

SUMÁRIO

Em um modo de atualização automática orientada (DARF), comandos de atualização são emitidos por um controlador e endereços de atualização de linhas e bancos são mantidos internamente em um módulo de memória. O controlador e a memória são sincronizados com relação ao endereço de banco pela especificação de que um contador de endereço de banco interno da memória seja inicializado em um primeiro valor predeterminado ao entrar no modo DARF. A

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6/17 memória realiza um ciclo de atualização orientada para banco endereçado quando do recebimento de um comando de atualização, e incrementa o contador de endereço de banco em uma seqüência predeterminada após o ciclo de atualização. O controlador segue o endereço de banco e pode emitir uma ou mais operações de acesso à memória durante a execução de um comando de atualização, caso a operação de acesso à memória seja orientada a um banco que não esteja sendo atualizado. A sincronização, perdida durante um modo de auto-restauração, é restabelecida ao sair do modo de auto-restauração através da especificação de que o contador de endereço de banco assuma um segundo valor predeterminado. O segundo valor predeterminado pode ser fixo, ou pode ser n+1, em que n é o valor do contador de endereço de banco quando o modo de auto-restauração é iniciado.

Uma modalidade está relacionada a um método para sincronizar um endereço de banco de atualização com um contador de endereço de banco de atualização em um módulo de memória, por meio de um controlador. O módulo de memória é comandado para que entre em um modo de atualização automática orientada. Ciclos de atualização automática orientada são emitidos para a memória iniciando em um primeiro endereço de banco predeterminado.

Outra modalidade está relacionada a um método para atualizar uma pluralidade de bancos de memória, por meio de um módulo de memória. Um comando de sincronização é aceito proveniente de um controlador. Um contador de atualização de banco é ajustado para um endereço de banco predeterminado em resposta ao comando de sincronização.

Outra modalidade está relacionada a um dispositivo eletrônico. O dispositivo eletrônico inclui um controlador operativo para leitura e gravação de dados de/em um módulo de memória e adicionalmente operativo para colocar o módulo de memória em um modo de atualização

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7/17 automática orientada e para emitir comandos de atualização automática orientada. O dispositivo eletrônico inclui um módulo de memória possuindo pelo menos dois bancos DRAM, cada banco sendo separadamente endereçável para realizar ciclos de atualização. O módulo de memória é operativo, em um modo de atualização automática orientada, para realizar um ciclo de atualização orientada para um banco e para realizar um ciclo de acesso à memória para um banco diferente durante a operação de atualização, em resposta a comandos provenientes do controlador. Um contador de endereço de banco no módulo de memória é operativo para assumir um primeiro valor predeterminado quando o módulo de memória entra no modo de atualização automática orientada.

BREVE DESCRIÇÃO DOS DESENHOS

A Figura 1 é um diagrama de blocos funcional de um controlador e um módulo de memória.

A Figura 2 é uma linha de tempo apresentando operações de atualização e valores de um contador de endereço de banco em vários modos.

0 A Figura 3 é um fluxograma de um método para atualização de DRAM.

DESCRIÇÃO DETALHADA

A Figura 1 apresenta um sistema de computador 10 representativo, compreendendo um controlador 12 e um módulo de memória 14. O controlador 12 pode compreender um microprocessador, um processador de sinais digitais, uma máquina de estado sofisticada implementada em um FPGA ou ASIC, ou outro controlador. O módulo de memória 14 pode compreender um único chip de DRAM, um módulo de múltiplos chips, um arranjo SIMM ou DIMM de módulos de DRAM, ou similares. O módulo de memória 14 inclui, na modalidade apresentada, quatro bancos DRAM 16 e um circuito de atualização 18, o qual inclui um contador de endereço de banco 20 e um contador de endereço de linha 21. O circuito de atualização 18 realiza ciclos de atualização para os

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8/17 bancos DRAM 16 quando do recebimento de comandos de atualização provenientes do controlador 12 em um modo de atualização automática orientada, ou de forma autônoma durante um modo de auto-restauração. Adicionalmente, o circuito de atualização pode suportar outros modos de atualização conforme conhecido pelos versados na técnica. O módulo de memória 14 compreende também latches de endereços de linha e coluna, transistores de acesso (sense amps), acionadores de barramento e vários outros circuitos (não são mostrados) comuns às memórias DRAM e bem conhecidos na técnica.

O controlador 12, na modalidade apresentada na Figura 1, inclui um circuito de controle de memória 22 operativo para realizar operações de leitura e gravação no módulo de memória 14. Assim sendo, a Figura 1 apresenta conexões comuns de endereço, dados e sinais de controle (por exemplo, RAS, CAS e WE) entre o circuito de controle de memória 22 no controlador 12 e o módulo de memória 14. Tais sinais de controle são meramente representativos, e não completos, e não incluem vários dos sinais de controle que podem servir de interface de um controlador 12 e uma memória 14 em qualquer dada implementação.

O circuito de controle de memória 22 adicionalmente gera um sinal de atualização, tal como mostrado pelo sinal RFSH, para o módulo de memória 14 em pelo menos um modo. O sinal RFSH é apenas representativo; em qualquer implementação, o circuito de controle de memória 22 pode emitir um comando de atualização automática através de outros sinais de controle. O circuito de controle de memória 22 compreende também um contador de endereço de banco 23, o qual espelha o valor do registrador de endereço de bancos 20 no módulo de memória 14 durante o modo de atualização automática orientada.

Além disso, o controlador 12 inclui um registrador de modo estendido (EMR) 24. Tal registrador

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9/17 pode incluir uma pluralidade de bits de modo e outras informações de configuração conforme necessário, ou desejado, para qualquer dada implementação. Em uma modalidade, o EMR 24 inclui um bit de atualização automática orientada (DARF) 26. O EMR 24 inclui adicionalmente um bit de auto-restauração (SR) 28. O controlador 12 pode incluir uma variedade de circuitos, registradores e outros componentes adicionais (não são mostrados), como é do conhecimento dos versados na técnica.

De acordo com uma modalidade, o módulo de memória 14 entra em um modo de atualização automática orientada em resposta ao ajuste, pelo controlador 12, do bit DARF 26 no EMR 24. Quando o bit DARF 26 é ajustado, o contador de endereço de banco de memória 20 é ajustado para um valor predeterminado e o contador de endereço de banco 23 do controlador é ajustado para o mesmo valor. Comumente, o contador de endereço de banco 20 pode ser ajustado para zero. No entanto, os versados na técnica notarão que os endereço de banco podem ser ajustados para qualquer valor predeterminado, contanto que o controlador 12 esteja informado sobre o valor predeterminado utilizado.

Quando incrementado após cada ciclo de atualização automática orientada, o contador de endereço de banco 20 irá circular por todos os endereço de banco em uma seqüência predeterminada. Em uma modalidade preferida, o contador de endereço de banco 20 circula por uma contagem binária (por exemplo, 0, 1, ..., m-1, para m bancos). No entanto, os versados na técnica notarão prontamente que o contador de endereço de banco 20 pode circular pelos bits de endereço de bancos em qualquer seqüência, contanto que o controlador 12 esteja informado sobre a seqüência específica utilizada, de forma que o registrador de endereço de bancos 23 possa utilizar a mesma seqüência.

Em uma modalidade ilustrativa, durante o modo de atualização automática orientada, o módulo de memória 14,

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10/17 quando do recebimento de um comando de atualização proveniente do controlador 12, irá realizar uma operação de atualização nos bits de endereço de banco e linha nos correspondentes contadores 20 e 21. O contador de endereço de banco 2 0 será a seguir incrementado em um após a operação de atualização. Quando o contador de endereço de banco 20 tiver circulado por uma seqüência completa (isto é, tendo emitido um ciclo de atualização para cada banco para um dado endereço de linha), o contador de endereços de linhas 21 é incrementado em um.

O controlador 12 mantém o contador de endereço de banco 23 de modo a espelhar o contador de endereço de banco 20, e incrementa o contador de endereço de banco 23 a cada vez que um comando de atualização automática é emitido para o módulo de memória 14. Uma vez que o controlador 12 e o módulo de memória 14 são inicializados com o mesmo endereço de banco predeterminado, com o incremento do endereço de banco, de um modo geral, ao mesmo tempo (após cada comando de atualização automática), pela mesma quantidade e na mesma ordem, o controlador 12 e o módulo de memória 14 ficam sincronizados com relação aos endereço de bancos no modo de atualização automática orientada.

Tal sincronização permite ao controlador 12, o qual está informado sobre o banco 16 que está sendo atualizado quando ele emite um comando de atualização, continuar a realizar acessos de leitura e gravação a qualquer banco DRAM 16 que não o banco 16 que estiver sendo atualizado. Note-se que o controlador 12 não necessita estar informado sobre o endereço de atualização de linha.

Todas as linhas devem ser fechadas durante a operação de atualização somente no banco 16 que está sendo atualizado. O controlador 12 pode ler ou gravar qualquer endereço em qualquer outro banco 16. Dessa forma, o controlador 12 pode ocultar ciclos de atualização automática orientada através da programação de acessos à memória de tal forma

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11/17 que os ciclos de atualização automática orientada não influenciem o desempenho de acesso à memória.

A Figura 2 apresenta uma vista de linha de tempo da atividade de atualização entre o controlador 12 e o módulo de memória 14. As ações e status do controlador 12 estão representados abaixo da linha de tempo. Os ciclos de atualização são apresentados na forma de tiques acima da linha de tempo, e o valor do contador de endereço de banco 20 é apresentado acima da linha de tempo. No ponto mais à esquerda (o início do tempo de interesse), o controlador 12 é reajustado. Isto pode corresponder a um acionamento inicial, a um reajuste de software, ou similares. Caso o controlador 12 deseje entrar no modo de atualização automática orientada e obter desempenho máximo de acesso à memória, o controlador 12 ajusta o bit DARF 26. Isto coloca o módulo de memória 14 no modo de atualização automática orientada e força o contador de endereço de banco 20 para um valor predeterminado, tal como zero na modalidade apresentada na Figura 2.

O controlador 12 pode então prosseguir para realizar operações de acesso à memória no módulo de memória 14, emitindo periodicamente comandos de atualização automática orientada, tal como indicado pelas setas na Figura 2, em pontos periódicos ao longo da linha de tempo.

O momento durante o qual todos os bancos DRAM 16 dentro de uma dada linha devem ser atualizados está indicado na Figura 2 como tATuALizAçÃo. Correspondentemente, o controlador 12 pode espaçar os comandos de atualização automática orientada por banco por um valor médio de tATuALIzAçÃO/4, tal como indicado. Ao receber cada comando de atualização automática orientada, o módulo de memória 14 realiza uma atualização no banco endereçado pelo contador de endereço de banco 20 e a seguir incrementa o contador de endereço de banco 20. Quando o contador de endereço de banco 20 circula por uma seqüência completa (0, 1, 2, 3, na modalidade

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12/17 apresentada), o endereço de linha 21 é incrementado. O controlador incrementa o contador de endereço de banco 23 ao emitir cada comando de atualização automática orientada. Dessa forma, o controlador de memória 22 fica informado sobre o valor do contador de endereço de banco 2 0 e pode realizar operações de leitura e gravação no módulo de memória 14 simultaneamente com a atividade de atualização automática orientada, pela orientação dos acessos à memória para bancos DRAM 16 que não o banco 16 que está sendo atualizado no momento.

De acordo com uma ou mais modalidades da presente invenção, o controlador 12 pode se aproveitar de um modo de auto-restauração do módulo de memória 14. Em particular, o controlador 12 pode orientar o módulo de memória 14 a entrar em um modo de auto-restauração, tal como pelo ajuste do bit SR 28 no EMR 24. O uso de um bit SR 28 para orientar o módulo de memória 14 a entrar e sair do modo de autorestauração é apenas representativo. Os versados na técnica notarão que o controlador 12 pode comunicar o modo de auto20 restauração para o módulo de memória de diversas maneiras que não o ajuste de um bit SR 28. Como exemplo, uma técnica comum para orientar a SDRAM para o modo de auto-restauração consiste em manter os sinais de controle de seleção de chip (CS), RAS, CAS e de habilitação de relógio (CKE) simultaneamente baixos; a saída da auto-atualização ocorre quando o CKE retorna alto.

Durante o modo de atualização automática orientada, o módulo de memória 14 mantém o endereço de banco e linha a ser atualizado, porém deixa a temporização de atualização para o controlador 12. Assim sendo, quando o módulo de memória 14 recebe o comando para entrar no modo de auto-restauração, ele não está informado sobre o tempo decorrido desde o último ciclo de atualização automática orientada. Conseqüentemente, de acordo com uma modalidade, o circuito de atualização 18 do módulo de memória 14 deve

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13/17 realizar um ciclo de atualização imediatamente ao entrar no modo de auto-restauração. Tal como é aqui utilizado, o termo imediatamente significa dentro de um período de tempo predeterminado que seja curto em relação a tATUALizAçÃo/4. O ciclo de atualização pode estar orientado ao banco endereçado atualmente ou, alternativamente, o módulo de memória 14 pode atualizar simultaneamente todos os bancos DRAM imediatamente ao entrar no modo de autorestauração.

Durante o modo de auto-restauração, o módulo de memória 14 continua a realizar ciclos de atualização conforme necessário para manter os dados nos bancos DRAM 16. De um modo geral, a temporização de ciclos de autorestauração é dependente da temperatura e o tempo entre os ciclos de atualização pode superar tATUALizAçÃo/4. O controlador 12 não tem visibilidade sobre a atividade de atualização, não conhece o número ou a temporização dos ciclos de atualização e não pode seguir o conteúdo do contador de endereço de banco 20. Isto é, o controlador 12 e o módulo de memória 14 ficam dessincronizados em relação ao endereço de banco quando o módulo de memória está no modo de auto-restauração.

Para restabelecer a sincronização ao sair do modo de auto-restauração, o contador de endereço de banco 20 deve conter um valor predeterminado, de forma a que o contador de endereço de banco 23 possa ser ajustado para o mesmo valor. Além disso, uma vez que o controlador 12 não sabe quando ocorreu o último ciclo de atualização interno durante o modo de auto-restauração, o circuito de atualização 18 emite pelo menos um ciclo de atualização imediatamente quando da detecção do comando para sair do modo de auto-restauração (por exemplo, na modalidade ilustrada, quando o controlador 12 limpar o bit SR 28) . Isto assegura que o controlador 12 tem tATUALizAçÃo/4 para

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14/17 emitir outro comando de atualização automática orientada, sem o risco de perder dados.

Em uma modalidade, quando da detecção do comando para sair do modo de auto-restauração, o circuito de atualização 18 realiza um ciclo de atualização no banco endereçado atualmente, e incrementa o contador de endereço de banco 20. Caso o conteúdo do contador de endereço de banco 20 então não coincida com o valor predeterminado de saída da auto-restauração, o contador de endereço de banco

20 é incrementado através de sua seqüência e ciclos de atualização realizados para os bancos endereçados, até que seu conteúdo coincida com o valor predeterminado de saída da auto-restauração. Uma vez que o valor do contador de endereço de banco 20 seja ajustado para o valor predeterminado de saída da auto-restauração (e o contador de endereço de banco 23 seja ajustado de forma correspondente), o controlador 12 e o módulo de memória 14 terão restabelecido a sincronização do endereço de banco. O controlador 12 pode então continuar a emitir comandos de atualização automática orientada, enquanto realiza simultaneamente operações de acesso à memória sobre bancos que não o banco sendo atualizado.

Em outra modalidade, ao invés de realizar ciclos de atualização de banco seqüenciais até que o contador de endereço de banco 20 alcance o valor predeterminado de saída da auto-restauração, o módulo de memória 14 pode atualizar todos os bancos simultaneamente e ajustar o contador de endereço de banco 20 para o valor predeterminado de saída da auto-restauração. Tal estratégia pode reduzir a latência ao sair do modo de auto-restauração até que o módulo de memória 14 esteja pronto para aceitar e atender solicitações de acesso à memória provenientes do controlador 12, em particular para um grande número de bancos, tal como oito ou mais.

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Existem pelo menos duas possibilidades para o endereço de banco predeterminado de saída da autorestauração. Em uma modalidade, ao sair do modo de autorestauração, o endereço de banco 20 é sempre ajustado para um valor predeterminado, por exemplo zero. No entanto, os versados na técnica notarão prontamente que o contador de endereço de banco 20 pode ser ajustado para qualquer valor predeterminado, contanto que o controlador 12 seja informado sobre o valor sendo utilizado, de forma que o contador de endereço de banco 23 possa ser ajustado para o mesmo valor.

Em outra modalidade, o endereço de banco predeterminado de saída da auto-restauração consiste do conteúdo do contador de endereço de banco 20 quando ele entrou no modo de auto-restauração. Isto é, caso o último banco atualizado no modo de atualização automática orientada antes do modo de auto-restauração tenha sido n, o endereço de banco predeterminado de saída da autorestauração será n+1. Em tal modalidade, o contador de endereço de banco 23 não necessita ser reajustado ou ajustado de outra forma para um valor predeterminado, porém, ao contrário, o controlador 12 pode continuar a emitir comandos de atualização automática orientada como se a sincronização nunca tivesse sido perdida no modo de auto25 restauração.

A Figura 3 apresenta um fluxograma de um método para atualizar uma memória de acordo com uma ou mais modalidades. A memória 14 verifica o modo de atualização automática orientada, tal como, por exemplo, pela inspeção de um bit DARF 26 (no bloco 50) . Caso a memória 14 não esteja no modo de atualização automática orientada, ela realiza ciclos de atualização convencionais (no bloco 52). Estes podem ocorrer em um modo de atualização tradicional, em que o controlador 12 fornece um endereço de linha de atualização, ou em um modo de atualização automática

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16/17 convencional, em que o módulo de memória 14 mantém o endereço de linha. Em qualquer dos casos, o módulo de memória 14 pode ser comandado para o modo de atualização automática orientada em qualquer momento (no bloco 50) (embora com o risco de perda de dados no caso do modo de atualização tradicional, uma vez que não existe sincronização de endereços de linha entre o controlador 12 e a memória 14).

Ao detectar um comando para entrar no modo de 10 atualização automática orientada (no bloco 50), o módulo de memória 14 ajusta o contador de endereço de banco 20 para um primeiro endereço de banco predeterminado, tal como por exemplo zero (no bloco 54). O módulo de memória 14 a seguir realiza ciclos de atualização automática orientada para os bancos DRAM 16 tal como comandado pelo controlador 12. Após cada ciclo de atualização, o módulo de memória 14 incrementa o contador de endereço de banco 20 em uma ordem predeterminada (no bloco 56). Isto permite ao controlador 12 seguir o valor do contador de endereço de banco 20 por incrementar de forma similar o contador de endereço de banco 23.

O controlador 12 pode comandar o módulo de memória 14 a entrar em um modo de auto-restauração (no bloco 58) . Caso o módulo de memória 14 seja colocado em modo de auto-restauração, ele realiza imediatamente um ciclo de atualização (no bloco 60), uma vez que ele não está informado sobre o retardo desde o último ciclo de atualização automática orientada. O módulo de memória 14 irá então realizar ciclos de atualização da DRAM conforme necessário para conservar o estado dos dados na memória. Nenhum ciclo de acesso à memória (por exemplo, leitura ou gravação) pode ser realizado no modo de auto-restauração.

Ao ser comandado a sair do modo de autorestauração (no bloco 64), o módulo de memória 14 deve realizar pelo menos um ciclo de atualização (no bloco 66).

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Isto assegura que o controlador 12, que não está informado sobre a temporização do último ciclo de atualização realizado no modo de auto-restauração, tem até tATUALIZAÇÃO/4 após comandar o módulo de memória 14 a sair do modo de auto-restauração para emitir a próxima atualização automática orientada. Caso necessário, o módulo de memória 14 irá então realizar ciclos de atualização adicionais, incrementando o contador de endereço de banco 20, para deixar um segundo valor predeterminado no contador de endereço de banco 20 (no bloco 68) . Tal é necessário para sincronização com o controlador 12, o qual também terá o segundo valor predeterminado no contador de endereço de banco 23. O controlador 12 é a seguir sincronizado com o módulo de memória 14 com relação aos endereços de bancos atualizados, e pode continuar emitindo ciclos de atualização automática orientada, enquanto realiza simultaneamente ciclos de acesso à memória para bancos DRAM 16 que não aquele que está sendo atualizado.

Apesar de a presente invenção ter sido aqui descrita com referência a recursos, aspectos e modalidades particulares da mesma, ficará claro que diversas variações, modificações e outras modalidades são possíveis dentro do amplo escopo da presente invenção e, assim sendo, todas as variações, modificações e modalidades devem ser consideradas como inseridas no escopo da invenção. As presentes modalidades devem portanto ser consideradas em todos os aspectos como ilustrativas e não restritivas e todas as mudanças que se insiram no significado e gama de equivalência das reivindicações anexas devem ser adotadas nos mesmos.

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Claims (15)

1. REIVINDICAÇÕES

   1. Método para atualizar uma pluralidade de bancos de memória (16) por meio de um módulo de memória (14), caracterizado por compreender as etapas de:

   aceitar um comando de sincronização proveniente de um controlador (12);

   ajustar um contador de atualizações de bancos (20) para um endereço de banco predeterminado em resposta ao comando de sincronização;

   quando do recebimento de um comando de atualização automática orientada proveniente do controlador, atualizar o banco de memória endereçado e incrementar o contador de atualizações de bancos em uma ordem predeterminada; e ao sair do modo de auto-restauração, ajustar o contador de atualizações de bancos para um segundo endereço de banco predeterminado;

   em que ajustar o contador de atualizações de bancos (20) para um segundo endereço de banco predeterminado inclui:

   realizar sucessivas operações de atualização e incrementar o contador de atualizações de bancos conforme necessário para ajustar o contador de atualizações de bancos para o segundo endereço de banco predeterminado; ou atualizar simultaneamente todos os bancos (16) e ajustar o contador de atualizações de bancos para o segundo endereço de banco predeterminado.
2. 2. Método, de acordo com a reivindicação 1, caracterizado por compreender adicionalmente, quando da circulação de contador de atualizações de bancos (20) por todos dentre a pluralidade de bancos de memória (16), incrementar um contador de endereço de linha (21).
3. 3. Método, de acordo com a reivindicação 1, caracterizado por compreender adicionalmente, quando do

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   2/4 recebimento de um comando de atualização automática orientada proveniente do controlador (12) orientado para um dentre a pluralidade de bancos de memória (16) e uma solicitação de acesso à memória orientada a outro dentre a

   5 pluralidade de bancos de memória, realizar tanto a operação de atualizar como a de acessar.
4. 4. Método, de acordo com a reivindicação 1, caracterizado por compreender adicionalmente entrar em um modo de auto-restauração em resposta a um comando de auto10 restauração recebido proveniente do controlador (12), e atualizar os bancos de memória (16) em uma taxa suficiente para reter dados sem receber comandos de atualização provenientes do controlador.
5. 5. Método, de acordo com a reivindicação 4,

   15 caracterizado pelo banco de memória endereçado pelo contador de endereços de bancos (20) ser atualizado imediatamente quando do recebimento do comando de autorestauração.
6. 6. Método, de acordo com a reivindicação 4,

   20 caracterizado por todos os bancos de memória (16) serem atualizados imediata e simultaneamente quando do recebimento do comando de auto-restauração.
7. 7. Método, de acordo com a reivindicação 1, caracterizado pelo segundo endereço de banco predeterminado

   25 ser fixo.
8. 8. Método, de acordo com a reivindicação 1, caracterizado pelo segundo endereço de banco predeterminado ser igual ao primeiro endereço de banco predeterminado.
9. 9. Método, de acordo com a reivindicação 1, 30 caracterizado pelo segundo endereço de banco predeterminado ser n+1, em que n é o endereço de banco correspondente ao último ciclo de atualização automática orientada recebido proveniente do controlador (12) antes do modo de autorestauração.

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10. 10. Dispositivo eletrônico, caracterizado por compreender:

    um controlador (12) operativo para leitura e gravação de dados de/para um módulo de memória (14) e

    5 adicionalmente operativo para colocar o módulo de memória em um modo de atualização automática orientada e emitir comandos de atualização automática orientada, o controlador mantendo um endereço de banco (23) atualizado no controlador igual a um contador de endereços de bancos (20)

    10 no módulo de memória através do modo de auto-restauração orientado, o controlador (12) sendo adicionalmente operativo para colocar o módulo de memória em um modo de auto-restauração e para remover o módulo de memória do modo de auto-restauração, o contador de endereços de bancos (20)

    15 sendo operativo para assumir um segundo valor predeterminado ao sair do modo de auto-restauração;

    um módulo de memória (14) possuindo pelo menos dois bancos de DRAM (16), cada banco DRAM sendo separadamente endereçável para realizar ciclos de

    20 atualização, o módulo de memória operativo em um modo de atualização automática orientada para realizar um ciclo de atualização orientada para um banco e para realizar um ciclo de acesso à memória para um banco diferente enquanto o ciclo de atualização está sendo realizado em resposta a

    25 comandos provenientes do controlador (12); e um contador de endereços de bancos (20) no módulo de memória operativo para assumir um primeiro valor predeterminado quando da entrada do módulo de memória em modo de atualização automática orientada; e

    30 em que:

    o módulo de memória (14) é operativo para realizar sucessivos ciclos de atualização para os bancos de DRAM (16) e incrementar o contador de endereços de bancos (20) conforme necessário para ajustar o contador de

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    4/4 endereços de bancos para o segundo valor predeterminado ao sair do modo de auto-restauração; ou o módulo de memória (14) é operativo para atualizar simultaneamente todos os bancos de DRAM (16) e ajustar o contador de endereços de bancos (20) para o segundo valor predeterminado ao sair do modo de autorestauração.
11. 11. Dispositivo eletrônico, de acordo com a reivindicação 10, caracterizado pelo contador de endereços de bancos (20) ser adicionalmente operativo para se incrementar em uma seqüência predeterminada após cada ciclo de atualização automática orientada.
12. 12. Dispositivo eletrônico, de acordo com a reivindicação 10, caracterizado pelo módulo de memória realizar um ciclo de atualização orientada para um banco de DRAM (16) imediatamente ao entrar no modo de autorestauração.
13. 13. Dispositivo eletrônico, de acordo com a reivindicação 10, caracterizado pelo segundo valor predeterminado ser fixo.
14. 14. Dispositivo eletrônico, de acordo com a reivindicação 10, caracterizado pelo segundo endereço de banco predeterminado ser igual ao primeiro endereço de banco predeterminado.
15. 15. Dispositivo eletrônico, de acordo com a reivindicação 10, caracterizado pelo segundo valor predeterminado ser n+1, em que n é o endereço de banco correspondendo ao último ciclo de atualização automática orientada emitido pelo controlador (12) antes do modo de auto-restauração.

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