JP3032887B2 - ダイナミック・メモリーの製造後の簡易検査法 - Google Patents
ダイナミック・メモリーの製造後の簡易検査法Info
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- JP3032887B2 JP3032887B2 JP9080149A JP8014997A JP3032887B2 JP 3032887 B2 JP3032887 B2 JP 3032887B2 JP 9080149 A JP9080149 A JP 9080149A JP 8014997 A JP8014997 A JP 8014997A JP 3032887 B2 JP3032887 B2 JP 3032887B2
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Description
【０００１】
【発明の属する技術分野】本発明は、電子回路のうち、
コンピュータのメモリなどに使用される動的記憶素子
（ＭＯＳダイナミック・ランダム・アクセス・メモリ
ー）の製造後の簡易検査法に関するものである。
コンピュータのメモリなどに使用される動的記憶素子
（ＭＯＳダイナミック・ランダム・アクセス・メモリ
ー）の製造後の簡易検査法に関するものである。
【０００２】
【従来の技術】図５はＤＲＡＭのブロック説明図、図６
はＤＲＡＭのライトサイクルを示すタイミングチャート
であるが、ダイナミック・メモリー（ＭＯＳダイナミッ
ク・ランダム・アクセス・メモリー“ＤＲＡＭ”）は、
ＲＡＳ（ロウ・アドレス・ストローブ、以下“ＲＡＳ”
と称する）がアサートされ有効となるとき、アドレス線
に供給されている行アドレスから、集積回路のシリコン
・ウェハー上に構成されたメモリーセル群から行アドレ
スで示される行が呼び出される。
はＤＲＡＭのライトサイクルを示すタイミングチャート
であるが、ダイナミック・メモリー（ＭＯＳダイナミッ
ク・ランダム・アクセス・メモリー“ＤＲＡＭ”）は、
ＲＡＳ（ロウ・アドレス・ストローブ、以下“ＲＡＳ”
と称する）がアサートされ有効となるとき、アドレス線
に供給されている行アドレスから、集積回路のシリコン
・ウェハー上に構成されたメモリーセル群から行アドレ
スで示される行が呼び出される。
【０００３】その行に含まれる、メモリーセルの個数は
一般に、 〔総容量〕÷〔データーバス幅〕÷〔リフレッシュ・ア
ドレス数〕で求められる。
一般に、 〔総容量〕÷〔データーバス幅〕÷〔リフレッシュ・ア
ドレス数〕で求められる。
【０００４】この１行に含まれるデーターバス１ビット
毎のメモリーセルは各々、センスアンプという電圧比較
回路でその電気的論理値に置き換えられる。１行のデー
タ群はＣＡＳ（カラム・アドレス・ストローブ、以下
“ＣＡＳ”と称する）が有効状態に推移する際にアドレ
ス線に供給されている列アドレスを受け、書き込み要求
信号が無効状態のとき、すなわち読み出し動作のときに
対応するセンス・アンプからデータ選択回路によりバス
に出力される。また、書き込み要求信号（ＷＥ）が有
効、すなわち書き込み動作のときならデータ・バスを受
けて、対応する列アドレスにデータ・バスの状態が記録
される動作を行っている。
毎のメモリーセルは各々、センスアンプという電圧比較
回路でその電気的論理値に置き換えられる。１行のデー
タ群はＣＡＳ（カラム・アドレス・ストローブ、以下
“ＣＡＳ”と称する）が有効状態に推移する際にアドレ
ス線に供給されている列アドレスを受け、書き込み要求
信号が無効状態のとき、すなわち読み出し動作のときに
対応するセンス・アンプからデータ選択回路によりバス
に出力される。また、書き込み要求信号（ＷＥ）が有
効、すなわち書き込み動作のときならデータ・バスを受
けて、対応する列アドレスにデータ・バスの状態が記録
される動作を行っている。
【０００５】このようにしてＤＲＡＭはアドレスを１つ
の物理信号線群に時間差を加え行アドレスと列アドレス
として使用している。
の物理信号線群に時間差を加え行アドレスと列アドレス
として使用している。
【０００６】ところでＤＲＡＭは、製造後におけるその
機能検査に当たり、全ての機能について全ての記憶情報
単位である１語（１アドレスで示される記憶情報単位。
素子のデータバス幅と等しい）毎に検査してきた。
機能検査に当たり、全ての機能について全ての記憶情報
単位である１語（１アドレスで示される記憶情報単位。
素子のデータバス幅と等しい）毎に検査してきた。
【０００７】しかし、大容量化を追い続ける現在、仮に
１語毎に全ての機能検査を十万分の１秒で終えたとして
も64メガ語×１ビット（１メガは百万、64Ｍは64,000,0
00だが実際は２の26乗）の記憶素子で１個当たり約11分
も要し生産性に著しく影響を与える。
１語毎に全ての機能検査を十万分の１秒で終えたとして
も64メガ語×１ビット（１メガは百万、64Ｍは64,000,0
00だが実際は２の26乗）の記憶素子で１個当たり約11分
も要し生産性に著しく影響を与える。
【０００８】また、半導体が現在のシリコン・ウェハー
上にプラズマ等でエッチング（etching：喰刻などによ
って回路を作る）し、その溝にイオンを注入する製造形
態で造られる場合、高密度化により１ミクロン（１/1,0
00ミリ・メートル）当たり２ないし３本の溝をつくるこ
とはイオンの分子の大きさから１つの溝で導体ないし半
導体を構成する際に物理的限界となるため、量子力学で
言われる「ハイデルベルクの不確定性原理の壁」から臨
界領域値付近での物性特性の非安定効果が生じる。
上にプラズマ等でエッチング（etching：喰刻などによ
って回路を作る）し、その溝にイオンを注入する製造形
態で造られる場合、高密度化により１ミクロン（１/1,0
00ミリ・メートル）当たり２ないし３本の溝をつくるこ
とはイオンの分子の大きさから１つの溝で導体ないし半
導体を構成する際に物理的限界となるため、量子力学で
言われる「ハイデルベルクの不確定性原理の壁」から臨
界領域値付近での物性特性の非安定効果が生じる。
【０００９】つまりウェハー上での回路に使用するイオ
ン分子結合数が少ないため、臨界値で測定した場合、そ
の測定結果にバラツキが生じる。このために１回の検査
では被測定ビットの製造状態がその製造上の特性分布か
ら測定条件に対し臨界値に近似の値を持つとき、その測
定結果に信頼性を付与することが難しかった。
ン分子結合数が少ないため、臨界値で測定した場合、そ
の測定結果にバラツキが生じる。このために１回の検査
では被測定ビットの製造状態がその製造上の特性分布か
ら測定条件に対し臨界値に近似の値を持つとき、その測
定結果に信頼性を付与することが難しかった。
【００１０】信頼性を得るために、１つの機能検査毎に
各ビット毎に複数回の検査を行ってきたが、不確定性原
理の壁により、偶発的に連続した正常状態が出荷後に非
正常状態を示す場合もあり、完全な信頼性を与えること
がむずかしかった。また記憶容量の増大に伴い、同一回
数の検査であっても、被検査ビットが容量の増加に比例
して増加し、検査時間の大幅な増加による生産性の低下
が課題となっていた。
各ビット毎に複数回の検査を行ってきたが、不確定性原
理の壁により、偶発的に連続した正常状態が出荷後に非
正常状態を示す場合もあり、完全な信頼性を与えること
がむずかしかった。また記憶容量の増大に伴い、同一回
数の検査であっても、被検査ビットが容量の増加に比例
して増加し、検査時間の大幅な増加による生産性の低下
が課題となっていた。
【００１１】
【発明が解決しようとする課題】不確定性の特性を出す
場所はＤＲＡＭにおいてはメモリーセル、または、メモ
リーセルの蓄電荷値を電気的二進論理値に変換する際の
敷居値となる。すなわち、メモリーセルに蓄積された電
荷値に対して、論理値を決める部分において被測定ビッ
トが臨界値を持つ場合が問題となる。
場所はＤＲＡＭにおいてはメモリーセル、または、メモ
リーセルの蓄電荷値を電気的二進論理値に変換する際の
敷居値となる。すなわち、メモリーセルに蓄積された電
荷値に対して、論理値を決める部分において被測定ビッ
トが臨界値を持つ場合が問題となる。
【００１２】一般に量子物理学では不確定性原理が影響
する計測を行う場合、多数回の測定結果から標準偏差内
の値を基に採用するが、半導体論理では敷居値が存在
し、その敷居値に対して、連続変化値が論理値に量子化
された値となるため、シリコン・ウェハー上での値は測
定者には不可知となる。このため被測定セルの固有値が
敷居値に対して近似の値を持つときのセルの状態を知る
ことができないため、数十回の測定を行っても不良品を
出荷してしまっている。
する計測を行う場合、多数回の測定結果から標準偏差内
の値を基に採用するが、半導体論理では敷居値が存在
し、その敷居値に対して、連続変化値が論理値に量子化
された値となるため、シリコン・ウェハー上での値は測
定者には不可知となる。このため被測定セルの固有値が
敷居値に対して近似の値を持つときのセルの状態を知る
ことができないため、数十回の測定を行っても不良品を
出荷してしまっている。
【００１３】つまり図３において測定ビットのメモリー
セルの静電荷容量が十分にあれば、敷居値に対して十分
な微分係数を持つ（鋭角交差）ため、早く変動を終えさ
らに万一、敷居値との交点付近で計測を行ったとしても
確率論的に安定した結果が得られる。しかし、静電荷値
が不足していると、変動が遅いばかりではなく、緩い角
度で交差するために、敷居値の幅の中を経由する時間が
長いため、この部分で検査を行った場合、安定した結果
が得られないことが問題となる。
セルの静電荷容量が十分にあれば、敷居値に対して十分
な微分係数を持つ（鋭角交差）ため、早く変動を終えさ
らに万一、敷居値との交点付近で計測を行ったとしても
確率論的に安定した結果が得られる。しかし、静電荷値
が不足していると、変動が遅いばかりではなく、緩い角
度で交差するために、敷居値の幅の中を経由する時間が
長いため、この部分で検査を行った場合、安定した結果
が得られないことが問題となる。
【００１４】実例として出願人が平成７年４月から６月
にかけてアメリカのダーク・ホース社のＤＲＡＭ測定器
「ＤＳＩ」を使用してＤＲＡＭを検査した結果を図８に
示すが、このようにアクセス時間60ｎｓでは正常と識別
される部品がより遅い70ｎｓや80ｎｓの検査で不良とな
ったり、検査するごとに異なる結果が得られている。
にかけてアメリカのダーク・ホース社のＤＲＡＭ測定器
「ＤＳＩ」を使用してＤＲＡＭを検査した結果を図８に
示すが、このようにアクセス時間60ｎｓでは正常と識別
される部品がより遅い70ｎｓや80ｎｓの検査で不良とな
ったり、検査するごとに異なる結果が得られている。
【００１５】そして、いずれの場合でもどれかの検査で
不良が出たものは60ｎｓの定格のメモリ基板にした場合
で使用することができなかった。このように品質を高め
るためには多数回の検査を要するが、しかし回数が多く
ても検査もれは存在していた。
不良が出たものは60ｎｓの定格のメモリ基板にした場合
で使用することができなかった。このように品質を高め
るためには多数回の検査を要するが、しかし回数が多く
ても検査もれは存在していた。
【００１６】もし、検査もれが１／16の確率で存在して
いた場合、記憶素子は一般に２を基数とする指数個すな
わち４，８，１６，３２個などの複数個を組として使用
するために１６個使用の基板なら確率平均論上から正常
品は１つも製造できないことになる。
いた場合、記憶素子は一般に２を基数とする指数個すな
わち４，８，１６，３２個などの複数個を組として使用
するために１６個使用の基板なら確率平均論上から正常
品は１つも製造できないことになる。
【００１７】従って、３２個使用の基板を製造する場
合、製造歩留りを90％以上とするためには異常品の混入
率が約 0.3％以下、99％に高めるためには約0.03％以下
という非常に厳格な基準となる。しかし、先にも述べた
通り、検査そのものが安定していない上に、加湿試験
（バーン・イン試験）等を繰り返せば、製品品質が劣化
し、さらに不安定になるという悪循環を繰り返してき
た。
合、製造歩留りを90％以上とするためには異常品の混入
率が約 0.3％以下、99％に高めるためには約0.03％以下
という非常に厳格な基準となる。しかし、先にも述べた
通り、検査そのものが安定していない上に、加湿試験
（バーン・イン試験）等を繰り返せば、製品品質が劣化
し、さらに不安定になるという悪循環を繰り返してき
た。
【００１８】本発明の目的は前記従来例の不都合を解消
し、検査回数の短縮と検査内容の信頼性の向上が得られ
るＤＲＡＭの製造後の簡易検査法を提供することにあ
る。
し、検査回数の短縮と検査内容の信頼性の向上が得られ
るＤＲＡＭの製造後の簡易検査法を提供することにあ
る。
【００１９】
【課題を解決するための手段】本発明は前記目的を達成
するため、ＲＡＳ−ＣＡＳ時間を変更できない検査機に
おいて、ＲＡＳ−ＣＡＳ時間の短縮変更を行うために、
図７のように測定回路の測定端子とＤＲＡＭ素子の間
に、ＲＡＳを遅延させる遅延回路を挿入し、行アドレス
の供給後、ＲＡＳを遅延させ、次に列アドレスを供給す
るがこのタイミングも遅延させ、ＣＡＳのみ前記ＲＡＳ
の遅延量よりも小さい遅延量で供給することにより相対
的にＲＡＳ−ＣＡＳ時間を短縮することで、ＣＡＳをＲ
ＡＳに対して本来の時間より短い時間で供給し、その結
果、有効データが出難い条件を作り出し、このようにし
た際に有効データを規定のアクセス時間で取り出せない
ものを異常と判断することを要旨とするものである。
するため、ＲＡＳ−ＣＡＳ時間を変更できない検査機に
おいて、ＲＡＳ−ＣＡＳ時間の短縮変更を行うために、
図７のように測定回路の測定端子とＤＲＡＭ素子の間
に、ＲＡＳを遅延させる遅延回路を挿入し、行アドレス
の供給後、ＲＡＳを遅延させ、次に列アドレスを供給す
るがこのタイミングも遅延させ、ＣＡＳのみ前記ＲＡＳ
の遅延量よりも小さい遅延量で供給することにより相対
的にＲＡＳ−ＣＡＳ時間を短縮することで、ＣＡＳをＲ
ＡＳに対して本来の時間より短い時間で供給し、その結
果、有効データが出難い条件を作り出し、このようにし
た際に有効データを規定のアクセス時間で取り出せない
ものを異常と判断することを要旨とするものである。
【００２０】本発明によれば、ＲＡＳがアサートされ有
効となってからＣＡＳがアサートされ有効となるまでの
時間を短縮する。そして、メモリーセルの蓄積電荷量が
多ければ電荷判定のセンスアンプにおける入力電圧が早
く上昇することに着目し、この結果を見て判定する。も
ちろん、出荷品質検査基準の上から本来のアクセスタイ
ミングよりも数ｎｓ早いタイミングでアクセスし、その
結果を判定することがより望ましい。
効となってからＣＡＳがアサートされ有効となるまでの
時間を短縮する。そして、メモリーセルの蓄積電荷量が
多ければ電荷判定のセンスアンプにおける入力電圧が早
く上昇することに着目し、この結果を見て判定する。も
ちろん、出荷品質検査基準の上から本来のアクセスタイ
ミングよりも数ｎｓ早いタイミングでアクセスし、その
結果を判定することがより望ましい。
【００２１】これにより、従来では規定のタイミングで
の読み出しでアクセス時間を変化させているだけであっ
たために、有効データが出たり出なかったりする場合が
発生していたが、読み出しのタイミングを変化させるこ
とにより、有効データが出難い条件となり、この条件下
において有効データを規定のアクセス時間で取り出せな
いものを異常と判断するだけですむ。つまり、相対的に
行アドレスから列アドレスへの移行時間を短縮し、ダイ
ナミック・メモリーの瞬間放電用コンデンサに充分な電
荷が蓄積されず、不確定性要素を排除する。
の読み出しでアクセス時間を変化させているだけであっ
たために、有効データが出たり出なかったりする場合が
発生していたが、読み出しのタイミングを変化させるこ
とにより、有効データが出難い条件となり、この条件下
において有効データを規定のアクセス時間で取り出せな
いものを異常と判断するだけですむ。つまり、相対的に
行アドレスから列アドレスへの移行時間を短縮し、ダイ
ナミック・メモリーの瞬間放電用コンデンサに充分な電
荷が蓄積されず、不確定性要素を排除する。
【００２２】この動作により、わずか１回の検査で、検
査結果と実際の製品を製造した後の内容を一致させるこ
とができた。
査結果と実際の製品を製造した後の内容を一致させるこ
とができた。
【００２３】
【発明の実施の形態】以下、図面について本発明の実施
の形態を詳細に説明する。図１は本発明の動的記憶素子
の製造後の簡易検査法を示す動作のタイミングチャート
で、従来例との比較を示す説明図、図２は本発明を行う
ための回路図である。
の形態を詳細に説明する。図１は本発明の動的記憶素子
の製造後の簡易検査法を示す動作のタイミングチャート
で、従来例との比較を示す説明図、図２は本発明を行う
ための回路図である。
【００２４】この製品では設計時においてＲＡＳ−ＣＡ
Ｓの時間を変更できるようにしている。Ａ−ＲＡＭ−Ｃ
ＨＥＣＫＥＲ ＲＥＶ２．２ではＣＡＳ生成のタイミン
グをＤＬ１及びＵ１の遅延・緩衝増幅素子により複数個
生成し、ＤＲＡＭ素子に適合したＲＡＳ−ＣＡＳ遅延時
間をＪＰ１で選択できるようにしている。
Ｓの時間を変更できるようにしている。Ａ−ＲＡＭ−Ｃ
ＨＥＣＫＥＲ ＲＥＶ２．２ではＣＡＳ生成のタイミン
グをＤＬ１及びＵ１の遅延・緩衝増幅素子により複数個
生成し、ＤＲＡＭ素子に適合したＲＡＳ−ＣＡＳ遅延時
間をＪＰ１で選択できるようにしている。
【００２５】ＲＡＳ−ＣＡＳ時間をＪＰ１の設定でアク
セス時間60ｎｓ品の素子既定値の20ｎｓで検査を行う
と、従来の検査機と同様に異常が出たり出なかったりす
るが、15ｎｓに設定し検査を行うと、不安定なものが全
部異常として認識できた。
セス時間60ｎｓ品の素子既定値の20ｎｓで検査を行う
と、従来の検査機と同様に異常が出たり出なかったりす
るが、15ｎｓに設定し検査を行うと、不安定なものが全
部異常として認識できた。
【００２６】また、従来の検査機でＲＡＳ−ＣＡＳ時間
を変更できない場合は、図７に示すように、本発明は、
従来の測定回路に対して、測定回路の測定端子とＤＲＡ
Ｍ素子の間に、データ及びＣＡＳを除く全ての信号を遅
延させる遅延回路を、ＣＲ遅延回路や、ＴＴＬ緩衝増幅
回路などを橋脚基板として挿入するようにしてもよい。
を変更できない場合は、図７に示すように、本発明は、
従来の測定回路に対して、測定回路の測定端子とＤＲＡ
Ｍ素子の間に、データ及びＣＡＳを除く全ての信号を遅
延させる遅延回路を、ＣＲ遅延回路や、ＴＴＬ緩衝増幅
回路などを橋脚基板として挿入するようにしてもよい。
【００２７】このようにして、本発明は、ＲＡＳ−ＣＡ
Ｓ時間を短縮した測定である。短縮形態として、ＲＡＳ
の生成後のＣＡＳの生成時間を通常の遅延量よりも小さ
い値で出力できるようにすることを旨とする。
Ｓ時間を短縮した測定である。短縮形態として、ＲＡＳ
の生成後のＣＡＳの生成時間を通常の遅延量よりも小さ
い値で出力できるようにすることを旨とする。
【００２８】さらに、ＣＡＳを早めるのではなくＲＡＳ
を遅らせても同様の効果を得られる。まず第１に、行ア
ドレスの供給後、ＲＡＳを遅延させる。
を遅らせても同様の効果を得られる。まず第１に、行ア
ドレスの供給後、ＲＡＳを遅延させる。
【００２９】第２に、次に列アドレスを供給するがこの
タイミングも遅延させる。
タイミングも遅延させる。
【００３０】第３に、ＣＡＳのみ１の遅延量よりも小さ
い遅延量で供給する。
い遅延量で供給する。
【００３１】図４はメモリーセルの論理出力を得るため
の回路図で、アクセス制御回路３の出力部分である回路
図中の測定点３ａの部分の電位変化の状態を示すグラフ
が図３である。ＲＡＳがアサートされてからＣＡＳがア
サートされるまでの時間を短縮し、メモリーセルの蓄積
電荷量が多ければ電荷判定のセンスアンプにおける入力
電圧が早く上昇することに着目し、この結果を判定す
る。
の回路図で、アクセス制御回路３の出力部分である回路
図中の測定点３ａの部分の電位変化の状態を示すグラフ
が図３である。ＲＡＳがアサートされてからＣＡＳがア
サートされるまでの時間を短縮し、メモリーセルの蓄積
電荷量が多ければ電荷判定のセンスアンプにおける入力
電圧が早く上昇することに着目し、この結果を判定す
る。
【００３２】これにより、従来では規定のタイミングで
の読み出しでアクセス時間を変化させているだけであっ
たために、有効データが出たり出なかったりする場合が
発生していたが、読み出しのタイミングを変化させるこ
とにより、有効データが出難い条件となり、有効データ
を規定のアクセス時間で取り出せないものを異常と判断
するだけですむ。
の読み出しでアクセス時間を変化させているだけであっ
たために、有効データが出たり出なかったりする場合が
発生していたが、読み出しのタイミングを変化させるこ
とにより、有効データが出難い条件となり、有効データ
を規定のアクセス時間で取り出せないものを異常と判断
するだけですむ。
【００３３】
【発明の効果】以上述べたように本発明のダイナミック
・メモリーの製造後の簡易検査法は、検査回数の短縮と
検査内容の信頼性の向上が得られるものである。
・メモリーの製造後の簡易検査法は、検査回数の短縮と
検査内容の信頼性の向上が得られるものである。
【図１】本発明のダイナミック・メモリーの製造後の簡
易検査法を示す動作のタイミングチャートで、従来例と
の比較を示す説明図である。
易検査法を示す動作のタイミングチャートで、従来例と
の比較を示す説明図である。
【図２】本発明を使用した製品の本発明の部分の回路図
である。
である。
【図３】メモリーセルの電位変化の状態を示す波形図で
ある。（実際にはＰ型セルとＮ型セルで上下が逆転す
る。正論理で記載。）
ある。（実際にはＰ型セルとＮ型セルで上下が逆転す
る。正論理で記載。）
【図４】図３の測定点を示す図５の部分拡大回路図であ
る。
る。
【図５】ＤＲＡＭのブロック説明図である。
【図６】ＤＲＡＭの読み出しサイクルを示すタイミング
チャートである。
チャートである。
【図７】本発明を後から付加する場合の回路図である。
【図８】ダーク・ホース社の「ＤＳＩ」試験機によるダ
イナミック・メモリーの測定結果を示す図である。
イナミック・メモリーの測定結果を示す図である。
１…メモリセル ２…センスアン
プ ３…アクセス制御回路 ３ａ…測定点 ＤＬ１，Ｕ１…遅延・緩衝増幅素子
プ ３…アクセス制御回路 ３ａ…測定点 ＤＬ１，Ｕ１…遅延・緩衝増幅素子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G01R 31/28 G11C 11/401
Claims (1)
- 【請求項１】 ＲＡＳ−ＣＡＳ時間を変更できない検査
機において、ＲＡＳ−ＣＡＳ時間の短縮変更を行うため
に、測定回路の測定端子と被検査ＤＲＡＭ素子の間に、
ＲＡＳ、ＷＥ及びアドレス線を遅延させる遅延回路を挿
入することにより、ＣＡＳ基準でＲＡＳ−ＣＡＳ時間が
短縮された効果を得ることで、ＣＡＳをＲＡＳに対して
本来の時間より短い時間で供給し、その結果、有効デー
タが出難い条件を作り出し、このようにした際に有効デ
ータを規定のアクセス時間で取り出せないものを異常と
判断することを特徴としたダイナミック・メモリーの製
造後の簡易検査法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9080149A JP3032887B2 (ja) | 1997-03-31 | 1997-03-31 | ダイナミック・メモリーの製造後の簡易検査法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9080149A JP3032887B2 (ja) | 1997-03-31 | 1997-03-31 | ダイナミック・メモリーの製造後の簡易検査法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10275499A JPH10275499A (ja) | 1998-10-13 |
| JP3032887B2 true JP3032887B2 (ja) | 2000-04-17 |
Family
ID=13710239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9080149A Expired - Fee Related JP3032887B2 (ja) | 1997-03-31 | 1997-03-31 | ダイナミック・メモリーの製造後の簡易検査法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3032887B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100296920B1 (ko) | 1999-06-28 | 2001-07-12 | 박종섭 | 반도체메모리장치의 데이터 기록 동작 제어 장치 |
-
1997
- 1997-03-31 JP JP9080149A patent/JP3032887B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10275499A (ja) | 1998-10-13 |
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