JP4110673B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、SDRAM(synchronous dynamic random access memory)や高速DRAM(DDR[double data rate]−SDRAMなど)などのように、高速で入出力を行うことが必要とされる半導体装置に関する。
【0002】
【従来の技術】
たとえば、従来のSDRAMにおいては、動作スピードは高速とはいえ、10ns程度のサイクルでは入力回路の動作に問題はなく、回路設計も十分マージンのあるものであったが、近年のSDRAMの高速化に対応するためには、入力回路の高精度化が必須となっている。
【0003】
【発明が解決しようとする課題】
ここに、全ての回路に外部電源電圧VCCを使用するSDRAMにおいては、アドレスとコマンドの組み合わせにより消費電流が大きく異なり、この結果、アドレスとコマンドの組み合わせにより内部電位が大きく変動してしまうという問題点があった。
【0004】
また、たとえば、DDR−SDRAM等の品種においては、アドレス信号用及びコマンド信号用の入力バッファ回路は1入力/1クロックの動作を行うこととされているが、入力データ用の入力バッファ回路は2入力/1クロックの動作を行うこととされており、特に、入力データ用の入力バッファ回路に相対的に厳しいスペックが要求されている。
【0005】
このような場合、全ての回路に外部電源電圧を使用すると、入力データの取り込みタイミング精度は確保することができるが、たとえば、DDR−SDRAMにおいては、パッドの並びが電源−DQ(データ)−電源−CLK、/CLK−コマンド−アドレス−電源となっているため、アドレスとコマンドの組み合わせにより発生するノイズがVCC電源線を介してクロック用の入力バッファに伝達され、相補クロック信号CLK、/CLKを高いタイミング精度で取り込めなくなるという問題点があった。
【0006】
このような問題点を解消すると共に、消費電力の低減化を図るため、外部電源電圧を内部の降圧回路で降圧してなる降圧電圧を使用するSDRAMが提案されているが、降圧電圧は、常にレベルが一定しているわけではなく、内部回路の動作状態によって、そのレベルは変動してしまうので、入力回路の精度を向上させるためには、全ての入力回路に降圧電圧を使用するのは得策ではない。
【0007】
そこで、入力バッファ回路の初段回路を構成するカレントミラー増幅回路には外部電源電圧を使用し、カレントミラー増幅回路以外の部分には降圧電圧を使用するように構成することが考えられるが、このようにする場合には、アドレス信号及びコマンド信号の取り込みタイミング精度は確保することができるが、入力データを高い取り込みタイミング精度で取り込むことができないという問題点があった。
【0008】
本発明は、かかる点に鑑み、降圧回路を搭載して消費電力の低減化を図るようにしても、所定の入力信号を高い取り込みタイミング精度で取り込むことができるようにした半導体装置などを提供することを目的とする。
【0009】
【課題を解決するための手段】
本発明の半導体装置は、外部から供給される外部電源電圧を降圧する降圧回路を搭載する半導体装置であって、外部から供給されるデータストローブ信号をバッファリングするデータストローブ信号用の入力バッファ回路と、外部から供給される入力データをバッファリングして出力する入力データ用の入力バッファ回路と、外部から供給されるクロック信号をバッファリングして内部クロック信号を生成するクロック信号用の入力バッファ回路と、アドレス信号又はコマンド信号をバッファリングするアドレス信号又はコマンド信号用の入力バッファ回路とを備え、前記クロック信号用の入力バッファ回路は、前記クロック信号が入力されるカレントミラー増幅回路を含む第1の増幅部と、前記第1の増幅部が出力するクロック信号をバッファリングする第1のインバータとを備え、前記アドレス信号又はコマンド信号用の入力バッファ回路は、前記アドレス信号又は前記コマンド信号が入力されるカレントミラー増幅回路を含む第2の増幅部と、前記第2の増幅部が出力するアドレス信号又はコマンド信号をバッファリングする第2のインバータとを備え、前記データストローブ信号用の入力バッファ回路及び前記入力データ用の入力バッファ回路には、前記外部電源電圧のみが供給され、前記第1の増幅部及び前記第2の増幅部には、前記外部電源電圧が供給され、前記第1のインバータ及び前記第2のインバータには、前記外部電源電圧を降圧した電圧が供給されるものである。
【0010】
本発明の半導体装置によれば、降圧回路を搭載して消費電力の低減化を図るようにしているが、データストローブ信号用の入力バッファ回路及び入力データ用の入力バッファ回路には、電源電圧として安定な外部電源電圧が供給されるとしているので、相対的に高い取り込みタイミング精度が要求される入力データを高い取り込みタイミング精度で取り込むことができる。
【0011】
また、クロック信号用の入力バッファ回路の第1のインバータには降圧電圧を供給するとしているが、第1の増幅部には、電源電圧として安定な外部電源電圧を供給するとしているので、クロック信号を問題のない取り込みタイミング精度で取り込むことができる。
【0012】
また、アドレス信号又はコマンド信号用の入力バッファ回路の第2のインバータには降圧電圧を供給するとしているが、第2の増幅部には、電源電圧として安定な外部電源電圧を供給するとしているので、アドレス信号及びコマンド信号を問題のない取り込みタイミング精度で取り込むことができる。
【0013】
【発明の実施の形態】
以下、図1〜図3を参照して、本発明の一実施形態について、本発明をDDR−SDRAMに適用した場合を例にして説明する。
【0014】
図1は本発明の一実施形態が備える入力回路部の概略的構成図であり、図1中、1〜3は外部電源電圧VCCが印加される電源パッド、4、5は外部電源電圧VCCを所定の内部回路に供給するVCC電源配線、6は外部電源電圧VCCを降圧する内部降圧回路(図示せず)から出力される降圧電圧Viiを所定の内部回路に供給するVii電源配線である。
【0015】
また、7はデータ入力回路部であり、8は外部から供給されるデータストローブ信号DSをバッファリングするデータストローブ信号DS用の入力バッファ回路、9はデータストローブ信号DS用の入力バッファ回路8から出力されるデータストローブ信号DSに基づいて入力データラッチ信号DQLATを発生するDQLAT発生回路である。
【0016】
また、10は入力データDQをバッファリングして相補データDQ、/DQを出力する入力データDQ用の入力バッファ回路、11は入力データDQ用の入力バッファ回路10から出力される相補データDQ、/DQを入力して入力データDQを入力データラッチ信号DQLATに同期させてラッチする入力データDQ用のラッチ回路である。
【0017】
また、12はアドレス/コマンド入力回路部であり、13は外部から供給される相補クロック信号CLK、/CLKをバッファリングして内部クロック信号CLK1を生成するクロック信号用の入力バッファ回路である。
【0018】
また、14は外部から供給される相補クロック信号CLK、/CLKをバッファリングして、データ出力回路におけるデータ出力タイミングを制御するDLL(遅延ロックド・ループ)回路用の内部クロック信号CLK2を生成する入力バッファ回路である。
【0019】
すなわち、本発明の一実施形態においては、図示は省略するが、データ出力回路は、DLL回路から出力されるデータ出力タイミング信号に同期してデータを外部に出力するように構成されている。
【0020】
また、15は外部から供給されるアドレス信号又はコマンド信号をバッファリングするアドレス信号又はコマンド信号用の入力バッファ回路、16はアドレス信号又はコマンド信号用の入力バッファ回路15から出力されるアドレス信号又はコマンド信号をラッチするアドレス信号又はコマンド信号用のラッチ回路である。
【0021】
本発明の一実施形態においては、データストローブ信号DS用の入力バッファ回路8、DQLAT発生回路9、入力データDQ用の入力バッファ回路10及び、クロック信号CLK、/CLK用の入力バッファ回路14には、電源電圧として外部電源電圧VCCが供給される。
【0022】
また、入力データDQ用のラッチ回路11及びアドレス信号又はコマンド信号用のラッチ回路16には、電源電圧として降圧電圧Viiが供給され、クロック信号CLK、/CLK用の入力バッファ回路13及びアドレス信号又はコマンド信号用の入力バッファ回路15には、電源電圧として外部電源電圧VCC及び降圧電圧Viiが供給される。
【0023】
図2はデータ入力回路部7の一部分を示す回路図であり、図2中、18は外部からデータストローブ信号DSが印加されるパッド、19は外部から入力データDQが印加されるパッドである。
【0024】
また、入力データDQ用のラッチ回路11において、21はラッチ部であり、22〜28はNMOSトランジスタ、29〜32はPMOSトランジスタ、33、34はインバータである。
【0025】
また、35は出力回路部であり、36、37はPMOSトランジスタ、38、39はNMOSトランジスタ、40は出力データDOをラッチするラッチ回路であり、41、42はインバータである。
【0026】
図3はアドレス/コマンド入力回路部12の一部分を示す回路図であり、図3中、44は外部から正相クロック信号CLKが印加されるパッド、45は外部から逆相クロック信号/CLKが印加されるパッド、46は外部からアドレス信号ADDが印加されるパッドである。
【0027】
また、ENは入力バッファ回路13、14、15を活性化する活性化信号であり、活性化信号EN=Hレベルの場合には、入力バッファ回路13、14、15=活性状態、活性化信号EN=Lレベルの場合には、入力バッファ回路13、14、15=非活性状態となる。
【0028】
また、アドレス信号ADD用の入力バッファ回路15において、47は電源電圧として外部電源電圧VCCが供給されるカレントミラ−増幅回路からなる増幅部であり、48〜51はPMOSトランジスタ、52〜56はNMOSトランジスタ、57〜59はインバータ、Vref は基準電位である。
【0029】
また、60は増幅部47から出力されるアドレス信号ADDをバッファリングするインバータであり、このインバータ60には電源電圧として降圧電圧Viiが供給される。
【0030】
なお、入力バッファ回路13は、入力バッファ回路15と同一の回路構成とされ、NMOSトランジスタ52に相当するNMOSトランジスタのゲートには正相クロック信号CLKが印加され、NMOSトランジスタ53に相当するNMOSトランジスタのゲートには逆相クロック信号/CLKが印加される。
【0031】
このように、本発明の一実施形態によれば、降圧回路を搭載して消費電力の低減化を図るようにしているが、データストローブ信号DS用の入力バッファ回路8、DQLAT発生回路9及び入力データDQ用の入力バッファ回路10には、電源電圧として安定な外部電源電圧VCCを供給するとしているので、相対的に高い取り込みタイミング精度が要求される入力データDQを高い取り込みタイミング精度でラッチ回路11に取り込むことができる。
【0032】
また、アドレス信号又はコマンド信号用の入力バッファ回路15のドライブ部をなすインバータ60には降圧電圧Viiを供給するとしているが、増幅部47には、電源電圧として安定な外部電源電圧VCCを供給するとしているので、アドレス信号及びコマンド信号を問題のない取り込みタイミング精度でラッチ回路16に取り込むことができる。
【0033】
また、クロック信号CLK、/CLK用の入力バッファ回路14には電源電圧として安定な外部電源電圧VCCを供給するとしているので、安定した内部クロック信号CLK2をDLL回路に供給することができ、高いタイミング精度でデータを外部に出力することができる。
【0034】
なお、本発明の一実施形態においては、本発明をDDR−SDRAMに適用した場合について説明したが、本発明中、第1の発明は、外部から供給される外部電源電圧を降圧する降圧回路を搭載する半導体装置に広く適用することができるものであり、第2の発明は、外部から供給される外部電源電圧を降圧する降圧回路を搭載すると共に、データ出力タイミング信号に従ってデータを外部に出力するデータ出力回路を備える半導体装置に広く適用することができるものである。
【0035】
ここで、本発明の半導体装置を整理すると、本発明の半導体装置には、以下に記載の半導体装置が含まれる。
【0036】
(1) 外部から供給される外部電源電圧を降圧する降圧回路を搭載する半導体装置であって、第1の入力信号をバッファリングする第1の入力バッファ回路と、第1の入力バッファ回路から出力される第1の入力信号をラッチする第1の入力信号ラッチ回路と、外部から供給される第1のタイミング信号に基づいて第1の入力信号ラッチ回路に第1の入力信号ラッチタイミング信号を供給する第1の入力信号ラッチタイミング信号発生回路とを備え、第1の入力バッファ回路及び第1の入力信号ラッチタイミング信号発生回路には、電源電圧として外部電源電圧を供給するように構成されていることを特徴とする半導体装置。
【0037】
(2) 前記(1)記載の半導体装置において、第1の入力信号ラッチ回路には、電源電圧として降圧電圧を供給するように構成されていることを特徴とする半導体装置。
【0038】
(3) 前記(1)又は(2)に記載の半導体装置において、相対的に低い取り込みタイミング精度で足りる第2の入力信号をバッファリングする第2の入力バッファ回路と、第2の入力バッファ回路から出力される第2の入力信号をラッチする第2の入力信号ラッチ回路と、外部から供給される第2のタイミング信号に基づいて第2の入力信号ラッチ回路に第2の入力信号ラッチタイミング信号を供給する第2の入力信号ラッチタイミング信号発生回路とを備えると共に、第2の入力信号ラッチタイミング信号発生回路は、増幅部と、この増幅部の出力が入力されるドライブ部とを備え、第2の入力バッファ回路及び第2の入力信号ラッチタイミング信号発生回路の増幅部には、電源電圧として外部電源電圧を供給し、第2の入力信号ラッチタイミング信号発生回路のドライブ部には、電源電圧として降圧電圧を供給するように構成されていることを特徴とする半導体装置。
【0039】
(4) 前記(3)に記載の半導体装置において、第2の入力信号ラッチ回路には、電源電圧として降圧電圧を供給するように構成されていることを特徴とする半導体装置。
【0040】
(5) 前記(3)又は(4)記載の半導体装置において、第2のタイミング信号をバッファリングして内部タイミング信号を発生する第3の入力バッファ回路と、内部タイミング信号に基づいてデータ出力タイミング信号を発生するデータ出力タイミング信号発生回路と、データ出力タイミング信号に従って外部にデータを出力するデータ出力回路とを備え、第1の入力バッファ回路には、電源電圧として外部電源電圧を供給するように構成されていることを特徴とする半導体装置。
【0041】
(6) 外部から供給される外部電源電圧を降圧する降圧回路を搭載する半導体装置であって、外部から供給されるタイミング信号をバッファリングして内部タイミング信号を発生する入力バッファ回路と、内部タイミング信号に基づいてデータ出力タイミング信号を発生するデータ出力タイミング信号発生回路と、データ出力タイミング信号に従ってデータを外部に出力するデータ出力回路とを備え、前記入力バッファ回路には、電源電圧として外部電源電圧を供給するように構成されていることを特徴とする半導体装置。
【0042】
(7) 前記(2)に記載の半導体装置において、半導体装置は半導体記憶装置、第1の入力信号は入力データ、第1のタイミング信号はデータストローブ信号であることを特徴とする半導体装置。
【0043】
(8) 前記(4)に記載の半導体装置において、半導体装置は半導体記憶装置、第1の入力信号は入力データ、第1のタイミング信号はデータストローブ信号、第2の入力信号はアドレス信号及びコマンド信号、第2のタイミング信号は相補クロック信号であることを特徴とする半導体装置。
【0044】
(9) 前記(5)に記載の半導体装置において、半導体装置は半導体記憶装置、第1の入力信号は入力データ、第1のタイミング信号はデータストローブ信号、第2の入力信号はアドレス信号及びコマンド信号、第2のタイミング信号は相補クロック信号であることを特徴とする半導体装置。
【0045】
(10) 前記(9)に記載の半導体装置において、データ出力タイミング信号発生回路はDLL回路であることを特徴とする半導体装置。
【0046】
(11) 前記(6)に記載の半導体装置において、半導体装置は半導体記憶装置、外部から供給されるタイミング信号は相補クロック信号であることを特徴とする半導体装置。
【0047】
(12) 前記(11)に記載の半導体装置において、データ出力タイミング信号発生回路はDLL回路であることを特徴とする半導体装置。
【0048】
【発明の効果】
本発明の半導体装置によれば、降圧回路を搭載して消費電力の低減化を図るようにしているが、データストローブ信号用の入力バッファ回路及び入力データ用の入力バッファ回路には、電源電圧として安定な外部電源電圧が供給されるとしているので、相対的に高い取り込みタイミング精度が要求される入力データを高い取り込みタイミング精度で取り込むことができる。
【0049】
また、クロック信号用の入力バッファ回路の第1のインバータには降圧電圧を供給するとしているが、第1の増幅部には、電源電圧として安定な外部電源電圧を供給するとしているので、クロック信号を問題のない取り込みタイミング精度で取り込むことができる。また、アドレス信号又はコマンド信号用の入力バッファ回路の第2のインバータには降圧電圧を供給するとしているが、第2の増幅部には、電源電圧として安定な外部電源電圧を供給するとしているので、アドレス信号及びコマンド信号を問題のない取り込みタイミング精度で取り込むことができる。
【図面の簡単な説明】
【図1】本発明の一実施形態が備える入力回路部の概略的構成図である。
【図2】本発明の一実施形態が備えるデータ入力回路部の一部分を示す回路図である。
【図3】本発明の一実施形態が備えるアドレス/コマンド入力回路部の一部分を示す回路図である。
【符号の説明】
VCC 外部電源電圧
Vii 内部降圧電圧
Claims (5)
- 外部から供給される外部電源電圧を降圧する降圧回路を搭載する半導体装置であって、
外部から供給されるデータストローブ信号をバッファリングするデータストローブ信号用の入力バッファ回路と、
外部から供給される入力データをバッファリングして出力する入力データ用の入力バッファ回路と、
外部から供給されるクロック信号をバッファリングして内部クロック信号を生成するクロック信号用の入力バッファ回路と、
アドレス信号又はコマンド信号をバッファリングするアドレス信号又はコマンド信号用の入力バッファ回路と
を備え、
前記クロック信号用の入力バッファ回路は、前記クロック信号が入力されるカレントミラー増幅回路を含む第1の増幅部と、前記第1の増幅部が出力するクロック信号をバッファリングする第1のインバータとを備え、
前記アドレス信号又はコマンド信号用の入力バッファ回路は、前記アドレス信号又は前記コマンド信号が入力されるカレントミラー増幅回路を含む第2の増幅部と、前記第2の増幅部が出力するアドレス信号又はコマンド信号をバッファリングする第2のインバータとを備え、
前記データストローブ信号用の入力バッファ回路及び前記入力データ用の入力バッファ回路には、前記外部電源電圧のみが供給され、
前記第1の増幅部及び前記第2の増幅部には、前記外部電源電圧が供給され、
前記第1のインバータ及び前記第2のインバータには、前記外部電源電圧を降圧した電圧が供給されること
を特徴とする半導体装置。 - 前記データストローブ信号用の入力バッファ回路から出力されるデータストローブ信号に基づいて入力データラッチ信号を発生する入力データラッチ信号発生回路を備え、
前記入力データラッチ信号発生回路には、前記外部電源電圧のみが供給されること
を特徴とする請求項1に記載の半導体装置。 - 前記クロック信号をバッファリングしてデータ出力回路におけるデータ出力タイミングを制御するDLL回路用の内部クロック信号を生成する入力バッファ回路を備え、
該入力バッファ回路には、前記外部電源電圧のみが供給されること
を特徴とする請求項1又は2に記載の半導体装置。 - 前記入力データ用の入力バッファ回路から出力されるデータを入力データラッチ信号に同期させてラッチする入力データ用のラッチ回路を備え、
前記入力データ用のラッチ回路には、前記外部電源電圧を降圧した電圧のみが供給されること
を特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。 - 前記アドレス信号又はコマンド信号用の入力バッファ回路から出力されるアドレス信号又はコマンド信号をラッチするアドレス信号又はコマンド信号用のラッチ回路を備え、
前記アドレス信号又はコマンド信号用のラッチ回路には、前記外部電源電圧を降圧した電圧のみが供給されること
を特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。
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