KR20050018399A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치

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KR20050018399A
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Abstract

데이터 리드시 데이터가 통과하는 입출력 경로에 있는 회로 중 입출력센스앰프에 공급되는 전원전압을 상기 입출력 경로에 있는 회로의 다른 부분보다 높게 유지함으로써, 데이터 리드 속도를 빠르게 유지하면서도 전력소모는 줄일 수 있는 반도체 메모리 장치가 개시된다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 데이터 리드(read)시 데이터가 통과하는 입출력 경로에 있는 회로 중 입출력센스앰프에 공급되는 전원전압을 다른 부분보다 높게 유지함으로써 데이터 리드 속도가 빠르면서도 전력소모는 줄일 수 있는 반도체 메모리 장치에 관한 것이다.
도 1은 종래의 반도체 메모리 장치에서 메모리 셀의 데이터 리드(read) 경로를 개략적으로 나타낸 블록도이다. 도 1에 도시된 바와 같이, 종래의 반도체 메모리 장치에서는 메모리 셀의 데이터를 증폭하여 읽어내는 데이터 경로 전체에 동일한 내부전원전압(Internal VCC; 이하 IVC라 함)이 공급되었다. 도 1을 참조하면, 데이터 리드 경로는 제 1 먹스(10), 입출력센스앰프(이하, IOSA라 함)(20), 제 2 먹스(30), 출력버퍼 회로(40), 출력 드라이버 회로(50), 및 내부전원회로(60)를 포함한다. 데이터 리드시 메모리 셀(미도시)의 데이터는 글로벌 라인쌍(GIO, GIOB)에 출력되고, 이 데이터는 제 1 먹스(10)를 통과하여 IOSA(20)에서 증폭된다. IOSA(20)에서 증폭된 데이터는 제 2 먹스(30)에서 적절한 비트구성을 갖는 데이터로 변환된다. 이 데이터는 출력버퍼 회로(40)및 출력드라이버 회로(50)를 거쳐 외부로 출력된다. 출력버퍼 회로(40)는 출력드라이버 회로(50)를 제어한다. 이와 같이, 메모리 셀의 데이터가 출력되기까지는 여러 개의 회로 부분을 거치기 때문에, 데이터가 출력되기까지는 일정 시간이 소요된다.
최근, 매우 높은 동작주파수를 요구하는 시스템에 사용되는 반도체 메모리 장치의 경우, 메모리 셀의 데이터가 출력되기까지 걸리는 시간(이하, tAA라 함)을 줄이는 방법이 필요하게 되었다.
tAA를 줄이는 방법 중에는 데이터 리드 경로 전체의 IVC 레벨을 올려서 경로에 존재하는 회로를 구성하는 트랜지스터의 전류구동능력을 향상시키고 데이터 리드 속도를 향상시키는 방법이 있었다.
도 2는 도 1의 데이터 리드 경로에 공급되는 전압을 소정의 값 증가시킨 경우, 각 블록에서의 동작속도 개선효과를 나타내는 도면이다. 도 2에는, 내부전원회로(60)에서 공급되는 내부전원전압을 Va(0.1 ~ 0.2 V) 만큼 증가시켰을 때, 각 블록에서 데이터의 전달속도가 향상되는 비율이 나타나 있다. 도 2에 도시된 바와 같이, 데이터 리드 경로에 있는 전체 회로의 동작속도의 향상 정도를 100% 라 할 때, IOSA(20)에서는 63%, 제 2 먹스(30)에서는 12%, 출력버퍼 회로(40)에서는 10%, 출력드라이버 회로(50)에서는 15%의 동작속도 향상이 있다.
도 2에 도시된 바와 같이, 내부전원회로(60)에서 공급되는 내부전원전압을 Va(0.1 ~ 0.2 V) 만큼 증가시켰을 때, 데이터 리드 경로에 있는 전체 회로 중 IOSA(20)의 동작속도 향상이 63%에 이른다. 따라서, 데이터 리드 경로에 있는 전체 회로 중 IOSA(20)에 공급되는 전원전압만 증가시키면, 데이터 리드 경로에 있는 다른 회로 부분의 전원전압을 증가시키지 않고도, 회로 전체에 공급되는 전원전압을 증가시키는 것과 유사한 효과를 달성할 수 있다.
한편, 데이터 리드 경로에 있는 회로 전체에 공급되는 전원전압을 증가시키는 것은 반도체 메모리 장치의 동작전류를 증가시키는 문제점이 있다. 최근, DDR(Double Data Rate) 메모리 장치 등에서는 데이터의 비트 구성(bit organization)을 수행하는 제 2 먹스(30), 및 클럭신호에 동기되어 데이터를 출력하는 회로인 출력버퍼 회로(40)와 출력드라이버 회로(50)의 개수가 증가하고 있는 추세이므로, 약 0.1 ~ 0.2V의 IVC 레벨의 증가는 전류소모면에서 상당한 부담요인이 될 수 있다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 데이터 리드 속도가 빠르면서도 전력소모는 줄일 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명에 따른 반도체 메모리 장치는 데이터 리드시 데이터가 통과하는 입출력 경로에 있는 회로 중 입출력센스앰프에 공급되는 전원전압을 상기 입출력 경로에 있는 회로의 다른 부분보다 높게 유지함으로써, 데이터 리드 속도를 빠르게 유지하면서도 전력소모는 줄일 수 있다.
본 발명에 따른 반도체 메모리 장치는 상기 입출력센스앰프에 공급되는 전원전압을 발생시키는 제 1 내부전원회로와 상기 입출력 경로에 있는 회로의 다른 부분에 공급되는 전원전압을 발생시키는 제 2 내부전원회로를 구비한다.
상기 제 1 내부전원회로에 의해 발생되는 내부전원전압은 상기 제 2 내부전원회로에 의해 발생되는 내부전원전압보다 소정의 값이 큰 것을 특징으로 한다.
상기 소정의 값은 0.1 ~ 0.2V 인 것이 바람직하다.
본 발명에 따른 반도체 메모리 장치는 상기 제 1 내부전원회로와 상기 제 2 내부전원회로 사이에 커플링 커패시터를 구비한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리 장치에 대해 상세히 설명한다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치에서 메모리 셀의 데이터 리드 경로를 개략적으로 나타낸 블록도이다.
도 3을 참조하면, 본 발명에 따른 반도체 메모리 장치의 데이터 리드 경로는 제 1 먹스(10), 입출력센스앰프(이하, IOSA라 함)(20), 제 2 먹스(30), 출력버퍼 회로(40), 출력 드라이버 회로(50), 제 1 내부전원회로(70), 제 2 내부전원회로(80), 및 커플링 커패시터(Cc)를 포함한다.
이하, 도 3을 참조하여, 본 발명의 실시예에 따른 반도체 메모리 장치에서 메모리 셀의 데이터 리드 경로에 대해 설명한다.
데이터 리드시 메모리 셀(미도시)의 데이터는 글로벌 라인쌍(GIO, GIOB)에 출력되고, 이 데이터는 제 1 먹스(10)를 통과하여 IOSA(20)에서 증폭된다. IOSA(20)에서 증폭된 데이터는 제 2 먹스(30)에서 적절한 비트구성을 갖는 데이터로 변환된다. 이 데이터는 출력버퍼 회로(40)및 출력드라이버 회로(50)를 거쳐 외부로 출력된다. 출력버퍼 회로(40)는 출력드라이버 회로(50)를 제어한다.
도 3에 도시된 본 발명의 반도체 메모리 장치에서는 데이터 리드 경로에 있는 전체 회로 중 IOSA(20)에는 증가된 내부전원전압(IVC + Va)을 인가하고, 나머지 회로 부분에는 증가되지 않은 원래의 내부전원전압(IVC)을 인가한다. 도 3에서, 제 1 내부전원회로(70)는 내부전원전압(IVC)을 발생시키는 회로이고, 제 2 내부전원회로(80)는 증가된 내부전원전압(IVC + Va)을 발생시키는 회로이다. 내부전원전압(IVC)은 제 2 먹스(30), 출력버퍼 회로(40), 및 출력드라이버 회로(50)에 공급되고, 증가된 내부전원전압(IVC + Va)은 IOSA(20)에 공급된다. 커플링 커패시터(Cc)는 제 1 내부전원회로(70)와 제 2 내부전원회로(80)를 서로 연결한다.
상술한 바와 같이, 데이터 리드 경로에 있는 전체 회로 중 IOSA(20)에는 증가된 내부전원전압(IVC + Va)을 인가하고, 나머지 회로 부분에는 증가되지 않은 원래의 내부전원전압(IVC)을 인가하면, 데이터 리드 속도는 빠르면서도 전력소모는 기존의 회로에 비해 감소한다.
그런데, 데이터 리드 경로에 서로 다른 내부전원전압이 존재하면, 내부전원전압(IVC)이 외부 노이즈에 의해 흔들릴 때 증가된 내부전원전압(IVC + Va)의 레벨이 내부전원전압(IVC)을 제대로 따라가지 못해서 실효 전원레벨(effective power level)이 실질적으로 낮아지는 문제가 있다. 도 3에서, 커플링 커패시터(Cc)는 이러한 문제를 해결하기 위해서 제 1 내부전원회로(70)와 제 2 내부전원회로(80) 사이에 연결된다. IOSA에만 연결되는 증가된 내부전원전압(IVC + Va)의 전원노드의 커패시턴스는 IOSA를 제외한 나머지 회로에 연결되는 내부전원전압(IVC)의 전원노드에 비해 매우 작은 값을 가진다. 따라서, 본 발명에서는 커플링 커패시터(Cc)를 구비함으로써, 내부전원전압(IVC)의 흔들림은 빠른 시간 안에 증가된 내부전원전압(IVC + Va)에 전달된다.
본 발명에서는, 전원전압을 증가시킴으로써 동작속도의 향상효과가 큰 회로부분인 입출력센스앰프에만 증가된 내부전원전압(IVC + Va)을 인가하고, 제 1 내부전원회로(70)와 제 2 내부전원회로(80)사이에 커플링 커패시터를 구비함으로써, 빠른 데이터의 전달속도를 유지하면서도 데이터 리드 경로에서 소모되는 전력을 줄일 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치에 의하면, 데이터 리드(read)시 데이터가 통과하는 입출력 경로에 있는 회로 중 입출력센스앰프에 공급되는 전원전압을 다른 부분보다 높게 유지함으로써 데이터 리드 속도를 빠르게 유지하면서도 전력소모는 줄일 수 있다.
도 1은 종래의 반도체 메모리 장치에서 메모리 셀의 데이터 리드(read) 경로를 개략적으로 나타낸 블록도이다.
도 2는 도 1의 데이터 리드 경로에 공급되는 전압을 소정의 값 증가시킨 경우, 각 블록에서의 동작속도 개선효과를 나타내는 도면이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치에서 메모리 셀의 데이터 리드 경로를 개략적으로 나타낸 블록도이다.
<도면의 주요부분에 대한 부호의 설명>

Claims (5)

  1. 데이터 리드(read)시 데이터가 통과하는 입출력 경로에 있는 회로 중 입출력센스앰프에 공급되는 전원전압을 상기 입출력 경로에 있는 회로의 다른 부분보다 높게 유지함으로써, 데이터 리드 속도를 빠르게 유지하면서도 전력소모는 줄일 수 있는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 반도체 메모리 장치는
    상기 입출력센스앰프에 공급되는 전원전압을 발생시키는 제 1 내부전원회로와 상기 입출력 경로에 있는 회로의 다른 부분에 공급되는 전원전압을 발생시키는 제 2 내부전원회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 내부전원회로에 의해 발생되는 내부전원전압은 상기 제 2 내부전원회로에 의해 발생되는 내부전원전압보다 소정의 값이 큰 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 소정의 값은 0.1 ~ 0.2V 인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 2 항에 있어서, 상기 반도체 메모리 장치는
    상기 제 1 내부전원회로와 상기 제 2 내부전원회로 사이에 커플링 커패시터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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