KR20010033907A

KR20010033907A - 제로 파워 아이들 모드를 구비한 감지 증폭기

Info

Publication number: KR20010033907A
Application number: KR1020007007482A
Authority: KR
Inventors: 패닥사로이; 로센달글렌에이; 페이네제임스이; 항조니안글램칭
Original assignee: 페레고스 조지; 아트멜 코포레이숀; 마이크 로스
Priority date: 1998-04-22
Filing date: 1999-03-29
Publication date: 2001-04-25
Also published as: EP1078370A4; CN1298539A; NO20005334D0; EP1078370A1; CA2314249A1; CN1157735C; NO20005334L; JP2002512418A; HK1035064A1; MY116607A; WO1999054880A1; TW576017B; US5963496A

Abstract

직렬 배치 메모리에 사용되는 감지 증폭기(200)는 제어 펄스(SAEN)에 응답하여 소정의 제어 방식(270)으로 동작 가능 및 동작 불능 상태가 되는 다중단을 포함한다. 제어 펄스(SAEN)는 외부에서 제공된 클록 신호의 N 번째 주기마다 생성되고, 이 클록 신호는 메모리 장치의 내용을 표시하는 비트 스트림을 기록하는데 사용된다. 양호한 실시예에서, 이러한 N 개의 감지 증폭기(200)는 액세스된 메모리 위치를 포함하는 N 메모리 셀(비트)을 병렬 방식으로 판독하는데 이용된다. 따라서, 감지 증폭기(200)는 메모리 셀을 판독하는데 충분한 시간 주기 동안에만 동작한다.

Description

제로 파워 아이들 모드를 구비한 감지 증폭기{SENSE AMPLIFIER WITH ZERO POWER IDLE MODE}

직렬 배치 메모리는 FPGA와 함께 사용되는 장치이다. FPGA와 같은 장치가 파워 업될 때, 장치 각각의 논리 블록은 특정 논리 동작을 위해 배치되고 장치의 프로그램 가능한 상호 접속은 지정된 논리 기능을 실행하기 위하여 논리 블록 중 하나로 루트를 제공하도록 배치된다. 배치 정보는 FPGA에 공급되어 상기 장치에 저장되는 비트 스트림의 형태를 갖고, 비트는 FPGA 소자의 논리 및 루트를 결정한다.

직렬 배치 메모리는 배치 비트 스트림을 포함하는 장치이다. 직렬 배치 메모리는 PROM 또는 E²PROM, 어드레스 카운터와 같은 메모리 어레이를 구성하고, 프로그래밍 및 리셋 제어를 공급하는 논리를 제공한다. 어드레스 카운터는 클록 입력 라인에 고정되고 각각의 클록 신호의 상승 또는 하강 에지에서 증가된다. 카운터 출력은 상기 메모리 어레이의 각각의 비트의 어드레스에 공급되고, FPGA로 직렬로 출력되는 비트 스트림을 생성한다.

근래의 많은 개인용 전자 장치들은 독립된 전원, 즉 배터리에 의해 전원이 공급되기 때문에 어디에서든 항상 전원 관리가 주요 관심사가 되고 있다. 전력 소비 최소화에 대한 희망은 이러한 장치 설계의 모든 양상에서 나타난다. FPGA는 랩탑 컴퓨터, 노트 패드 컴퓨터 및 휴대용 전화를 포함하는 이러한 대부분의 장치에서 사용된다. 따라서, 배치 메모리는 전력 소비의 최소화를 향상시킬 기회를 제공한다.

본 발명은 반도체 메모리 장치, 특히 직렬 배치 메모리에 사용되는 감지 증폭기에 관한 것이다.

도 1은 본 발명에 따른 메모리 장치의 시스템 블록도.

도 2a~ 2c 및 도 3은 본 발명의 데이터 캐시 구조를 예시하는 도면.

도 4는 본 발명의 메모리 어레이를 도시하는 블록도.

도 5는 본 발명에 따른 감지 증폭기의 개략도.

도 6은 본 발명의 감지 증폭기의 동작을 도시하는 타이밍도.

도 7은 감지 증폭기와 결합되어 사용된 지연 회로를 예시하는 도면.

도 8은 본 발명의 동작에 관련된 주요 신호의 타이밍도.

본 발명은 외부 클록 신호를 수신하여 외부 클록과 동일한 주파수에서 비트 스트림을 생성하는 메모리 장치에 사용하는 감지 증폭기 설계에 관한 것이다. 감지 증폭기는 차동 증폭단, 전압 기준단 및 데이터 래치를 포함한다. 제어 펄스(또는 동작 가능 펄스)는 클록의 N 번째 주기마다 생성되는데, 여기서 N은 각각의 메모리 위치의 데이터 크기(비트 단위)이다. 제어 펄스에 응답하는 회로 수단은 동작 가능 및 동작 불능의 2 개의 단계와 데이터 래치를 특정 순서로 제공하여, 상기 감지 증폭기의 파워-업 및 파워-다운의 순서를 제어한다.

양호한 실시예에서, N 감지 증폭기는 메모리 위치를 포함하는 N 메모리 셀을 동시에 판독하도록 실시된다. 제어 펄스는 감지 증폭기가 동작 불능 상태가 된 후에, 각각의 감지 증폭기가 메모리 셀을 판독하기에 충분한 펄스 폭을 갖는다. 동작 가능한 감지 증폭기는 메모리 위치 어드레스를 증가시키고 디코드하기에 충분한 시간만큼 지연된다. 이러한 방식으로, 감지 증폭기는 메모리 데이터의 N 비트를 직렬로 시프트하는데 필요한 시간과 비교해서 짧은 순간의 시간, 즉 감지 시간 동안 전력이 공급된다.

도 1을 참조하면, 본 발명에 따른 직렬 배치 메모리 장치(100)는 통상 8 비트 바이트의 어레이로 구성된 메모리 어레이(20)를 포함한다. 상기 8 비트 바이트의 어레이 대신에 다른 데이터 크기, 예를 들면 16 비트의 워드가 사용될 수 있다. 통상, 본 발명은 N 비트의 데이터 크기로 동작할 수 있는데, 여기서 N은 2 의 멱수가 바람직하다.

어드레스 카운터(40)는 메모리 위치의 어드레스를 디코딩하는 디코더를 포함하는 메모리 어레이(20)에 공급한다. 어드레스 카운터(40)는 8 로 나누는(÷8) 회로(60)의 출력에 의해 클록된다. ÷8 회로는 외부에서 공급된 클록 신호에 의해 구동되어 외부 클록 신호(EXTERNAL CLOCK)의 8 주기마다 펄스를 공급한다. 도 1은 외부 클록 신호에 의해 공급된 클록 펄스의 열 및 ÷8 회로에 의해 생성된 결과 펄스를 도시한다. 따라서, 어드레스의 스트림은 8 클록마다 1 어드레스의 비율로 메모리 어레이(20)에 공급된다. 또, 일반적인 경우에 상기 회로는 N 비트 데이터 크기를 위해 N으로 나누는 회로이며, 어드레스는 N 클록마다 생성된다. 또한, ÷8 회로에 의해 구동되는 기록 제어 모듈(32)은 판독 및 기록 동작을 위해 메모리 어레이에 신호를 공급한다. 또, 기록 제어 모듈은 어레이(20)에서 판독한 데이터를 데이터 레지스터(42)로 래치하기 위해 데이터 레지스터 제어기(36)에 신호를 공급한다.

메모리 어레이(20)는 병렬 8 비트 데이터 경로(21)를 통하여 데이터 레지스터(42)로 액세스 바이트의 8 비트를 출력한다. 전술한 바와 같이, 데이터 레지스터 제어기(36)는 데이터 레지스터(42)를 동작시켜서 메모리(20)로부터 판독된 바이트(또는 N 비트 데이터)를 데이터 레지스터(42)에 병렬로 로드하고, 메모리(20)의 내용을 비트 스트림으로 출력하는 직렬 데이터 출력(SERIAL DATA OUTPUT) 라인에서 출력된 8 비트를 직렬로 시프트한다. 직렬 데이터 출력 라인은 비트 스트림을 외부 장치, 예컨대 FPGA(도시 생략)에 공급하는 직렬 데이터 버퍼/드라이버(50)에 공급한다. 또한, 직렬 데이터 버퍼/드라이버(50)는 메모리 어레이(20)에 기록되는 데이터를 수신하여 배치 메모리 장치를 프로그래밍한다. 기록 제어 모듈(32) 및 데이터 레지스터 제어기(36)는 데이터 레지스터(42)를 함께 실행시켜서 직렬 데이터 입력 신호(SERIAL DATA INPUT)로부터의 데이터를 직렬로 시프트하고 시프트 데이터를 메모리 어레이(20)에 병렬로 기록한다.

본 발명의 배치 메모리 장치는 파워-업 순서 동안 데이터의 바이트를 수신하고 캐시 레지스터(44)에 이미 저장된 바이트를 리셋 순서 동안 데이터 레지스터(42)에 로드하기 위해 결합된 캐시 레지스터(44)를 더 포함한다. 이하에서 설명되는 바와 같이, 캐시 레지스터 제어기(34)는 이러한 동작을 실행하여 캐시 레지스터를 제어한다.

도 2a를 참조하면, 데이터 레지스터(42) 및 캐시 레지스터(44)는 직렬 1 비트단(45)을 포함한다. 각각의 단계(45)는 1 비트 레지스터(42n) 및 1 비트 캐시 래치(44n)를 포함한다. 캐시 래치(44n)는 레지스터(42n)의 출력으로부터 입력을 수신한다. 캐시 로드 신호(CACHE LOAD) 제어 신호는 캐시 래치를 실행하여 입력 라인에서 나타나는 데이터를 저장한다. 캐시 래치의 출력은 스위치(43)의 입력에 공급된다. 도 2b는 캐시 로드 신호에 의하여 제어된 전송 게이트에 의한 래치 회로 액세스를 포함하는 캐시 래치(44n)에 대한 일반적인 회로를 도시한다.

레지스터(42n)는 스위치(41) 및 스위치(43)로부터 입력을 수신하고, 프리셋 신호(PRESET) 제어 입력을 포함한다. 스위치(41)는 데이터 라인(DATA LINE)(21n) 및 직렬 데이터 입력 신호(SERIAL DATA IN)로부터 데이터를 수신하고, 직렬/병렬 신호(SER/PAR) 제어 라인에 의해 스위칭된다. 스위치(41)의 출력은 레지스터(42n)의 데이터 입력 신호(DATA IN)로 공급된다. 스위치(43)는 캐시 래치(44n) 및 데이터 라인으로부터 데이터를 수신하고, 캐시 판독 신호(CACHE READ) 제어 라인에 의하여 스위칭된다. 스위치(43)의 출력은 레지스터(42n)의 프리셋 입력 신호(PRESET IN)로 공급된다. 레지스터(42n)는 외부 클록 신호(도시 생략)에 의해 클록화된다. 레지스터(42n)의 출력은 직렬 데이터 출력 신호(SERIAL DATA OUT) 라인에 공급되고 전술한 바와 같이 캐시 래치(44n)에 공급된다. 또, 레지스터(42n)의 출력은 기록/판독 신호(WRT/RD) 제어 라인에 의하여 제어되는 패스 트랜지스터(48)를 통하여 데이터 라인(21n)으로 궤환된다.

프리셋 신호 제어 입력은 캐시 제어기(34)로부터 생성된 핀 리셋(PIN RESET) 신호 및 캐시 로드(CACHE LOAD) 신호를 수신하는 OR 게이트(46)의 출력에 의해 실행된다. 프리셋 신호 제어는 레지스터(42n)이 데이터 입력 신호(DATA IN)의 입력으로부터 보다는 프리셋 입력 신호(PRESET IN)의 입력으로부터 래치 데이터를 생성하도록 한다. 레지스터(42n)로 래치되는 것에 부가하여, 프리셋 제어는 프리셋 입력 신호의 입력을 레지스터의 출력으로 직접 통과하도록 한다. 이러한 동작의 원인은 이하의 설명에서 분명해진다. 레지스터(42n)에 대한 일반적인 회로는 도 2c에 도시된다.

데이터 레지스터(42) 및 캐시 레지스터(44)(도 1)는 도 3에 도시된 방식에서 8 개의 1 비트 단계(45)를 함께 결합함으로써 구성된다. 예를 들어, 데이터 레지스터(42)는 하나의 레지스터(42n)의 직렬 데이터 출력을 다음 레지스터의 직렬 데이터 입력(SERIAL DATA IN)에 결합함으로써 구성된다. 메모리 어레이(20)(도 1)로부터의 8 비트 데이터 경로(21)는 상기 단계(45)의 데이터 라인(21n)을 포함한다. 데이터 레지스터(42)의 직렬 데이터 출력 신호(도 1)는 최소의 중요한 비트를 유지하는 상기 단계의 직렬 데이터 출력 신호 라인으로부터 실행되지만, 데이터 레지스터의 직렬 데이터 입력 신호는 최대의 중요한 비트를 포함하는 상기 단계의 직렬 입력 신호이다. 모든 제어 라인은 각각의 상기 단계에 대하여 공통적이다.

데이터 레지스터(42) 및 캐시 레지스터(44)는 함께 4 개의 중요한 태스크를 실행한다. 이 4 개의 태스크는, 데이터 레지스터는 액세스된 메모리 위치로부터 병렬 방식으로 데이터를 수신하는 것과, 데이터 레지스터에 저장된 데이터는 직렬 출력 신호 라인에서 직렬로 시프트되는 것과, 메모리 어레이(20)에 저장된 데이터는 직렬 입력 신호 라인으로부터 직렬로 시프트되는 것과, 데이터는 메모리 위치에 기록될 때 메모리 어레이(20)내의 8 개의 데이터 입력 버퍼(도시 생략)에 병렬 방식으로 배치된다는 것이다.

태스크 1 : 액세스된 메모리 위치로부터의 데이터 로드는 병렬 판독 동작을 포함한다. 이것은 데이터 레지스터(42)를 포함하는 각각의 1 비트 단계(45)의 기록/판독 신호(WRT/RD) 및 직렬/병렬 신호(SER/PAR) 제어 라인을 로우(low) 상태로 유지함으로써 실행된다. 기록/판독 신호의 로우 상태는 패스 트랜지스터(48)를 턴 오프하여 메모리(20)로부터의 출력은 데이터 라인(DATA LINE)(21n)을 통하여 스위치(41, 43)에 공급된다. 또한, 직렬/병렬 신호의 로우 상태는 데이터 라인(21n)을 레지스터(42n)의 데이터 입력 신호(DATA IN)로 스위칭한다. 핀 리셋 신호(PIN RESET) 및 캐시 로드 신호(CACHE LOAD) 라인은 로우 상태이므로 레지스터는 프리셋 입력 신호(PRESET IN)보다 데이터 입력 신호로부터 데이터를 클록화한다.

태스크 2 : 데이터 레지스터(42)에 포함된 데이터의 직렬 시프팅은 기록/판독 신호의 논리 로우 상태 및 직렬/병렬 신호의 논리 하이(high) 상태를 유지하게함으로써 실행된다. 기록/판독 신호는 패스 트랜지스터(48)를 턴 오프하여 데이터 라인(21n)으로부터 직렬 데이터 출력 신호(SERIAL DATA OUT)를 분리한다. 직렬/병렬 신호는 상기의 레지스터(42n)로부터 직렬 데이터 입력 신호를 스위칭하여, 외부 클록 신호(EXTERNAL CLOCK)의 각각의 순간은 어떤 레지스터(42n)로부터 다음 레지스터까지의 시프트 전달을 실행하게 된다.

태스크 3 : 직렬 데이터 입력 신호(도 1)로부터 직렬로 시프트된 입력은 직렬/병렬 신호의 하이 상태를 유지하여 데이터를 상기 데이터 레지스터에 직렬로 클록화한다. 기록/판독 신호는 패스 트랜지스터(48)을 턴 오프하기 위하여 로우 상태를 유지하고, 레지스터(42n)의 출력은 데이터 라인(21n)으로부터 분리된다.

태스크 4 : 데이터 레지스터에 시프트된 데이터는 기록/판독 신호의 하이 상태를 유지함으로써 메모리(20)에 기록된다. 기록된 데이터는 각각의 레지스터(42n)로 출력되기 때문에, 패스 트랜지스터(48)의 턴 온은 데이터를 병렬 방식으로 메모리 어레이(20)의 데이터-인-버퍼(도시 생략)에 배치하게 된다.

메모리 장치의 파워-업(파워-온 리셋) 순서 및 외부에서 구동되는 리셋 순서 동안, 데이터 레지스터(42) 및 캐시 레지스터(44)의 동작은 다른 방식으로 진행된다. 도 2를 다시 참조하면, 파워-온 리셋(POR) 주기 동안 캐시 판독 신호(CACHE READ)는 로우 상태를 유지하고 캐시 로드 신호(CACHE LOAD)는 하이 상태를 유지한다. 캐시 판독 신호는 데이터 라인(21n)을 레지스터(42n)의 프리셋 입력으로 스위칭한다. 캐시 로드 신호는 프리셋 입력 신호를 레지스터(42n)에 로드한다. 도 2c에 관하여 전술한 바와 같이, 프리셋 신호를 유지하는 것은 프리셋 입력 신호를 직접 레지스터(42n)의 출력에 결합한다. 또, 상기의 경우에, 캐시 로드 신호가 하이 상태를 유지할 때, 프리셋 입력 신호는 캐시 래치(44n)에 로드된다(도 2a 및 2b에 도시). 따라서, 데이터의 제1 바이트(통상 메모리 위치 0 에 포함된 바이트)가 POR 주기 동안 감지될 때, 8 비트 데이터 경로(21)(도 1)에 배치되고, 각 데이터 라인(21n)에 공급되어 레지스터(42n)에 로드되고, 캐시 래치(44n)는 데이터 레지스터(42) 및 캐시 레지스터(44)를 각각 포함한다. 이 동작은 비동기되고, 캐시 로드 신호가 로우 상태가 될 때, 데이터 레지스터(42)(및 캐시 레지스터)는 제1 바이트를 포함한다. 제1 클록이 도달할 때, 데이터 레지스터(42)는 1 바이트에 미리 로드될 것이고 데이터 시프트를 시작할 준비를 할 것이다.

외부에서 구동되는 리셋 주기 동안, 감지하여 제1 바이트를 데이터 레지스터(42)에 로드할 시간이 불충분하다. 통상, 상기 장치가 그것의 비트 스트림을 출력할 준비를 하기 전에 완성하기 위하여 마이크로초를 필요로하는 POR 주기와 비교하여 리셋 주기는 대략 몇 나노초(예를 들면, 20 나노초)내에 완성된다. 그러나, 캐시 레지스터(44)는 POR 주기 동안 제1 바이트에 이미 로드되어 있음을 상기하자. 따라서, 캐시 로드 신호는 하이 상태를 유지하고 프리셋 입력 신호는 캐시 래치(44n)의 출력을 수신하기 위하여 스위칭된다. 핀 리셋 신호[캐시 제어기(34)를 통하여]는 하이 상태를 유지하고, 레지스터(42n)는 데이터 입력 신호보다 프리셋 입력 신호로부터 입력을 로드한다. 메모리 위치를 액세스하고 데이터 레지스터(42)에 로드된 바이트를 감지하는 대신, 제1 바이트는 리셋 주기 동안 캐시 레지스터(44)로부터 직접 로드되고, 이 동작은 리셋 주기의 시간내에 완료될 수 있다. 또, 이것은 비동기 동작이고, 핀 리셋 신호 조건이 클리어할 때까지 데이터 레지스터(42)는 캐시된 바이트를 유지하고 클록화를 준비한다.

도 4를 참조하면, 메모리 어레이(20)는 부동 게이트 장치의 어레이와 같은 복수개의 프로그램 가능한 메모리 셀을 갖는 셀 어레이(20′)를 포함한다. X 디코더(60) 및 Y 디코더(62)는 어드레스를 수신하여 셀 어레이(20′)의 메모리 위치 액세스에 필요한 디코딩 논리를 제공한다. Y 디코더의 출력은 병렬로 동작하는 일련의 8 개의 감지 증폭기(도 5)를 포함하는 감지 증폭 회로(66)에 공급된다. 본 발명에 따르면, Y 디코는 액세스된 메모리 위치의 모든 N 비트(예를 들면, 8 비트)를 병렬 방식으로 감지 증폭 회로(66)에 공급하여, 상기 비트를 병렬로 감지하게 된다. 감지 회로의 출력은 데이터 라인(21)을 통하여 데이터 레지스터(42)에 결합된다. 타이머(64)는 감지 회로를 턴 온 및 턴 오프하기 위하여 동작 가능 신호(SAEN)를 제공하고, ÷8 클록에 의하여 구동된다. 직렬/병렬 신호는 감지 증폭기(66)로부터 판독한 데이터를 데이터 레지스터(42)에 래치한다.

도 5는 좀더 자세하게 감지 증폭기(66)를 포함하는 각각의 증폭기(200)를 도시한다. 트랜지스터(T13~T17)는 차동 증폭단(230)을 포함한다. 차동 증폭기(230)의 메모리 셀측에는 전압 기준 영역(210) 및 트랜지스터(T1, T2)를 포함하는 전류-전압 단계가 있다. 유사하게 기준 셀측에는 전압 기준(220) 및 트랜지스터(T7, T8)를 포함하는 전류-전압 단계가 있다. 차동 증폭기의 출력(즉, 감지된 비트)(231)은 패스 트랜지스터(256)를 통하여 공급되어 래치(250)에 저장된다. 상기 래치의 출력은 직렬/병렬 신호 라인에 의해 턴 온되는 전송 게이트(254)를 통하여 감지 증폭기 출력 라인(21n)에 결합된다.

본 발명에 따라, 감지 증폭기(200)는 감지 증폭 동작 가능 회로(270)를 더 포함한다. 상기 동작 가능 회로는 도 4에 도시된 타이머(64)로부터 생성된 감지 증폭기 동작 가능 신호(SAEN)에 의해 구동된다. 상기 동작 가능 회로는 지연 커패시터(C1/C2, C3/C4)의 쌍을 갖는 일련의 인버터(I1~I4)를 포함한다. 상기 동작 가능 회로(270)의 출력(271)은 도 5에 도시된 방식으로 래치(250)에 인라인으로 결합된 전송 게이트[트랜지스터 쌍(252) 및 인버터(I5)를 포함]를 동작시킨다. 상기 출력(271)은 또한 패스 트랜지스터(256)의 게이트를 구동한다[인버터(I5)를 통하여].

상기 동작 가능 회로(270)에 관하여 SAEN 신호는 NAND 게이트(G1)의 입력(B) 및 인버터(I1)에 직접 공급된다. 인버터(I1)의 출력은 P 채널 트랜지스터(246)의 게이트 및 인버터(242)에 공급된다. 인버터(I1)는 트랜지스터(246) 및 인버터(242)를 동시에 턴 온 및 턴 오프시킨다. 인버터(I2)의 출력은 N 채널 트랜지스터(T4, T10)를 스위칭한다 인버터(I4)의 출력은 NAND 게이트(G1)의 입력(A)으로 공급된다. 지연 커패시터때문에, 입력(A)에 도달하는 신호는 지연 커패시터의 커패시턴스 용량에 기초한 시간만큼 입력(B)에서의 신호에 비례하여 지연되고 인버터(I1~I4)의 지연 정도에 비례하여 지연된다.

감지 증폭기(200)의 동작은 도 5 및 도 6의 타이밍도를 참조하여 설명된다. 우선 도 5를 참조하면, 파워-업 순서 동안 로우 상태로부터 하이 상태까지 SAEN 변이처럼 인버터(I1)의 신호 출력은 로우 상태가 되어 트랜지스터(246)를 턴 온하고, 따라서 트랜지스터(T1, T6, T7, T12)에 Vcc를 공급하게 된다. 인버터(I1)는 또한 인버터(242)를 통하여 트랜지스터(T17)를 턴 온하고, 경로를 접지함으로써 차동 증폭기(230)를 동작 가능하게 한다. 단시간 지연 후, 인버터(I2)의 출력은 하이 상태가 된다. 이것은 트랜지스터(T4, T10)를 턴 온하고, 전압 기준단(210, 220)을 턴 온한다. 이때, 감지 증폭기의 파워-업 순서는 완료된다. 이 파워-업 순서는 감지 증폭기 출력(21)에서 발생하는 어떤 과도 전류를 방지하기 위해 비-파워 상태로부터 파워 상태까지 감지 증폭기를 클린 전환하게 된다.

도 6은 파워-업 동안 NAND 게이트(G1)의 입력(A, B)에서 입력 신호의 타이밍 전환을 도시한다. 시간 t₀이전 및 t₀후, 시간 △t의 주기 동안, A 및 B가 로우 상태인 경우에 NAND 게이트(G1)는 하이 상태가 된다. 따라서, 래치(250)는 온되는 전송 게이트(252)에 의하여 상태를 유지할 수 있다. 동시에, 패스 트랜지스터(256)가 오프된 후, 래치(250)는 차동 증폭기의 출력(231)으로부터 분리된다. 지연 커패시터(C1~C4)때문에, 입력(A)에서의 신호는 입력(B)에서의 신호 다음에 도달하게 되고 게이트(G1)는 SAEN 신호가 하이 상태가 된 후, 시간 t₁까지 △t 유닛 동안 하이 상태를 유지한다. t₁에서, 게이트(G1)는 전송 게이트(252)를 턴 오프시키는 로우 상태가 되어 래치를 클리어하며 동작 불능되도록 한다. 또한, 패스 트랜지스터(256)는 턴 온되어 차동 증폭기(230)의 출력을 래치에 결합시킨다. 지연 경로는 래치의 상태(및 이미 감지된 데이터)가 감지 증폭기가 완전히 파워된 후까지 유지된다는 것을 확인한다.

계속해서, 감지 증폭기가 하이 상태로부터 로우 상태까지 SAEN 변이와 같은 파워-다운 순서를 시작할 때를 가정한다. 도 5를 다시 참조하면, 인버터(I1)의 출력은 하이 상태가 되고 트랜지스터(246)는 턴 오프되며, 트랜지스터(T1, T6, T7, T12)로부터 Vcc를 제거한다. 또, 트랜지스터(T17)는 턴 오프[인버터(242)를 통하여]되어 차동 증폭기(230)를 동작 불능되도록 한다. 다음에 인버터(I2)의 출력은 로우 상태가 되고 트랜지스터(T4, T10)를 턴 오프하여, 전압 기준단(210, 220)을 차단한다. 이때에, 감지 증폭기의 파워-다운 순서는 완료된다.

도 6을 참조하면, 시간 t₂에서 입력(B)에서의 신호는 NAND 게이트(G1)에 직접 결합되어 지연없이 SAEN의 상태를 따르게 된다. 이것은 SAEN 신호가 로우 상태가 될 때까지 G1을 하이 상태로 변이시킨다. 차동 증폭기 출력(231)은 전송 게이트의 턴 온에 의하여 래치(250)에 래치된다. 동시에, 패스 트랜지스터(256)는 턴 오프되어 래치(250)는 전술된 바와 같이, 파워 다운된 것과 같이 감지 증폭기 회로의 다른 부분으로부터 분리된다. 따라서, 감지된 데이터는 감지 증폭기의 파워 다운이 완료되기 전에 저장된다. 또, 래치로부터의 감지 증폭기 출력(231)의 비간섭에 의하여 파워-다운 순서 동안 발생하는 어떤 과도 전류는 래치의 상태를 변이시킬 수 없다.

도 4에 도시된 타이밍 회로(64)의 상세한 설명을 도 7을 참조하여 설명한다. SAEN 신호는 도 7에 도시된 회로로부터 NOR 게이트(303)의 출력으로 구성된다. NAND 게이트(301)는 동작 가능 신호(EN)가 하이 상태가 될 때 타이밍 회로를 동작 가능하게 한다. NAND 게이트(301)에서 수신된 ÷8 클록 신호 입력은 시간 △t_a동안 디코더 지연 회로(302)에 의해 지연된다. 디코더 지연 회로(302)는 실제로 감지 증폭기(200)를 동작 가능하도록 하기 전에, 어드레스 레지스터(40)(도 1)를 증가시키기에 충분한 시간 지연을 제공하고 메모리 위치를 액세스하기 위한 어드레스 디코더(60, 62)(도 4)에 제공한다. 인버터 체인(306)은 ÷8 클록의 펄스 폭이 너무 짧은 경우에, 패스 트랜지스터(310)의 바이어스를 지연함으로써 다음 어드레스를 증가하고 디코딩하도록 최소 지연을 발생시킨다.

지연 △t_a후에, ÷8 클록은 NOR 게이트(303)의 출력(SAEN)이 하이 상태가 되도록 하고, 감지 증폭기(200)를 턴 온시킨다. 감지 지연 회로(304)는 ÷8 클록을 지연하여, SAEN 신호 펄스는 감지 증폭기가 메모리 셀의 상태를 감지하기 위한 충분한 시간 △t_s의 주기를 유지하도록 한다.

÷8 클록 및 SAEN 신호 펄스 사이의 타이밍 관계가 도 7에 도시되어 있다. 시간 t₀에서, 클록은 도달하고 시간 △t₁주기 동안 회로(302)에 의해 지연된다. 시간 t₁에서, SAEN 신호는 시간 △t_s의 주기 동안 하이 상태가 되고 감지 증폭기(200)를 동작 가능하게 한다. 시간 t₂에서, SAEN 신호는 로우 상태가 되고, 감지 증폭기를 턴 오프시킨다.

직렬 배치 메모리의 동작은 도 8의 타이밍도를 참조하여 설명된다. 타이밍도에 도시된 바와 같이, 어드레스는 8 번째 클록[도 1의 ÷8 클록(60)을 통하여]마다 생성된다. 따라서, 어떤 클록(클록 1 이라고 하자)에서, 어드레스 변이가 시작된다. 전술된 바와 같이, 클록 1 (도 7의 △t_a) 후에 짧게 SAEN 신호는 타이머(64)를 통하여 하이 상태를 유지하고 감지 증폭 회로(66)를 턴 온한다. SAEN 신호는 액세스된 메모리 위치의 8 비트를 감지하기에 충분히 긴 시간(도 7의 △t_s) 주기 동안 하이 상태가 된다. 다음에 SAEN 신호는 로우 상태가 되고 8 개의 감지된 비트는 감지 증폭 래치(250)를 내부에서 유지하고, 유지된 데이터는 내부 데이터 신호(INT DATA)로 도 8에서 도시되었다.

도 8에 도시된 외부 데이터 신호(EXT DATA)와 같이, 미리 판독된 메모리 위치(D_n-1)로부터의 데이터 비트는 데이터 레지스터(42)에서 시프트된다. 클록 0 에서, D_n-1의 비트는 시프트된다. 도 2a 및 3을 상기하면, 대부분의 시간에서 데이터는 데이터 레지스터(42)에 의해 시프트되고, 직렬/병렬 신호는 하이 상태가 되는데 이것은 각각의 클록을 갖는 저장된 비트가 우시프트되기 때문이다.

클록 1~7 에 대하여, D_n-1의 비트 2~8 은 데이터 레지스터에 의해 시프트된다. 클록 7 에서, D_n-1의 비트 8 은 시프트된다. 또한, 클록 7 에서, 직렬/병렬 신호는 클록 8 이 되는 시간 동안 로우 상태를 유지한다. 도 2a 및 3을 다시 참조하면, 직렬/병렬 신호의 로우 상태는 스위치(41)가 데이터 라인(21n)으로부터 감지된 데이터를 레지스터 래치(42n)에 로드하도록 한다. 도 8에 도시된 경우에, 클록 8 에서 상기 데이터는 D_n이 된다. 따라서 클록 8 이 도달할 때 데이터 레지스터에서 시프트되는 다음 비트는 D_n의 제1 비트, 클록 1~7 동안(D_n-1이 시프트되는 동안) 판독되어 감지 증폭기(200)의 래치(250)에 저장되는 메모리 위치가 된다.

클록 1′~7′ 동안, D_n을 포함하는 비트는 데이터 레지스터에 의해 시프트된다. 타이밍도에 도시된 바와 같이, 처리 과정이 반복된다. 다음 어드레스(A_n+1)는 클록 1′ 에 배치되고, 감지 증폭기는 턴 온되어 D_n+1의 8 비트를 판독하고, 감지 증폭기를 턴 오프하기 전에 래치(250)에 래치된다. D_n+1비트는 D_n의 비트 8 이 시프트되어 D_n+1비트가 데이터 레지스터(로우 상태를 유지하는 직렬/병렬 신호를 통하여)에 로드되는 시간에, 클록 7′까지 래치(250)에서 유지되고, 클록 8′에서 데이터 레지스터(42)에 의하여 시프트된 다음 비트는 D_n+1의 제1 비트가 된다.

다음 몇 가지 주의 사항이 있다. 첫째, 각각의 8 개의 감지 증폭기(200)는 8 번째 클록마다 턴 온되고, 어드레스 디코딩 및 1 비트 감지를 위한 충분한 시간 주기 동안만 유지한다. 타이밍도에 도시된 바와 같이, 이것은 감지 증폭기가 미리 판독된 바이트를 시프트할 것이 요구되는 8 클록 동안 대부분의 시간에서 턴 오프되게 한다. 이것은 감지 증폭기에 의해 생성된 안정된 상태 전류를 크게 감소시키고, 전류 소비를 크게 감소시킨다.

둘째, 결과적인 비트 스트림 출력은 외부 클록에 동기된다. 더 중요한 것은, 비트 스트림의 출력 비율은 감지 증폭기의 동작 속도에 독립적이다. 이것은 본 발명에서 사용된 파이프라인 처리 방식때문이다. 타이밍도에 도시된 바와 같이, 어떤 시간에 판독된 메모리 위치는 항상 출력된 비트의 메모리 위치 이전의 메모리 위치이다. 메모리 위치는 이미 '페치된'(fetched) 위치가 출력되는 동안 항상 '미리 페치'된다. 판독된 동작 및 비트 스트림 출력 동안의 오버래핑은 비트 스트림 비율을 감지 증폭기의 속도로부터 분리된다. 따라서, 비트 스트림의 비율은 종래의 기술에서처럼 감지 증폭기의 속도에 의해 더이상 제한되지 않는다. 비트율은 외부 클록 주파수의 기능일 뿐이다.

셋째, 본 발명의 방식은 8 비트 데이터보다 더 큰 데이터 크기에 대하여 쉽게 규모를 확대한다. 예를 들어, 16 비트 데이터 경로는 부가 감지 증폭기를 제공함으로써 간단하게 조정될 수 있다. 타이밍에 관련된 것은 도 8에 도시된 것을 유지한다. 따라서, 더 높은 클록 주파수에서 감지 시간은 8 비트를 직렬 출력하기 위한 시간에 근접하고, 데이터 크기를 16 비트를 확장하는 것은 데이터가 감지되는 동안 확장된 윈도우의 시간을 제공해야 한다.

도 1은 또한 본 발명의 양호한 변이를 도시한다. 본 발명의 변이에서, 어드레스 카운터(40)는 외부 소스로부터 초기의 어드레스를 수신하는 팬텀(phantom)에 도시된 입력을 포함한다. 이것은 어드레스 카운터를 메모리 위치 0 이 아닌 다른 메모리 위치에 프리셋하도록 하고, 비트 스트림은 메모리 어레이(20)의 어느 지점에서나 시작된다. 이것은 FPGA형을 바꾸는데 유용하고, 다중 변화 비트 스트림은 배치 메모리에 저장되어 어떤 배치는 런타임에 FPGA로 전송된다.

Claims

복수개의 N 비트 데이터로 구성된 메모리 셀의 어레이와, 차동 증폭단, 기준 전압단 및 데이터 래치를 각각 포함하는 N 개의 감지 증폭기를 구비하고, 각각의 클록 신호의 주기마다 1 비트를 출력하는 메모리 장치에서, 각각의 감지 증폭기의 동작 방법에 있어서,

(i) 제1 논리 레벨 및 제2 논리 레벨을 갖는 동작 가능 펄스를 생성하는 단계와;

(ii) 상기 제1 논리 레벨에서의 상기 동작 가능 펄스에 응답하여, 상기 차동 증폭단 및 상기 기준 전압단 중 하나를 동작 가능 상태로 하는 단계와;

(iii) 상기 차동 증폭단 및 상기 기준 전압단 중 하나가 동작 가능 상태가 된 후, 상기 차동 증폭단 및 상기 기준 전압단 중의 다른 하나를 동작 가능 상태로 하는 단계와;

(iv) 상기 단계 (ii) 후에, 상기 데이터 래치를 클리어하고 상기 데이터 래치를 상기 차동 증폭단의 출력에 결합시키는 단계와;

(v) 상기 동작 가능 펄스를 상기 제2 논리 레벨로 변환하는 단계와;

(vi) 상기 제2 논리 레벨에서의 상기 동작 가능 펄스에 응답하여, 상기 차동 증폭단의 상기 출력을 래칭하는 단계와;

(vii) 상기 출력을 래칭한 후, 상기 차동 증폭단 및 상기 기준 전압단 중 하나를 동작 불능 상태로 하는 단계와;

(viii) 상기 차동 증폭단 및 상기 기준 전압단 중 하나가 동작 불능 상태가 된 후, 상기 차동 증폭단 및 상기 기준 전압단 중의 다른 하나를 동작 불능 상태로 하는 단계를 포함하는 것을 특징으로 하는 감지 증폭기의 동작 방법.
제1항에 있어서, 상기 동작 가능 펄스를 생성하는 단계는 N 번째 클록 신호마다 상기 동작 가능 펄스를 생성하기 위하여 상기 클록 신호와 동기화하는 단계를 포함하는 것인 감지 증폭기의 동작 방법.
제1항에 있어서, 상기 동작 가능 펄스를 생성하는 단계는,

(A) 상기 클록 신호의 주파수를 N으로 나누는 단계와;

(B) 상기 나누어진 클록 신호를 N 비트 데이터의 메모리 어드레스를 디코드하기에 충분한 시간만큼 지연시키는 단계를 포함하는 것인 감지 증폭기의 동작 방법.
(삭제)
제1항에 있어서, 상기 동작 가능 펄스를 제2 논리 레벨로 변환하는 단계는 상기 동작 가능 펄스를 생성한 후, 상기 동작 가능 펄스를 변환하기 전에 메모리 셀을 판독하기에 충분한 소정의 주기의 시간 동안 지연시키는 단계를 포함하는 것인 감지 증폭기의 동작 방법.
제5항에 있어서, 상기 동작 가능 펄스를 생성하는 단계는 N 번째 클록 신호마다 상기 동작 가능 펄스를 생성하기 위하여 상기 클록 신호와 동기화하는 단계를 포함하는 것인 감지 증폭기의 동작 방법.
제6항에 있어서, 상기 차동 증폭단은 상기 기준 전압단이 동작 가능 상태가 되기 전에 동작 가능하게 되고, 상기 기준 전압단이 동작 불능 상태가 되기 전에 동작 불능 상태가 되는 것인 감지 증폭기의 동작 방법.
(삭제)