JP2001525124A

JP2001525124A - 集積化されたｃｍｏｓ回路装置およびその製造方法

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Publication number: JP2001525124A
Application number: JP54867298A
Authority: JP
Inventors: クラウトシュナイダーヴォルフガング; ホフマンフランツ; リッシュローター
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1997-05-15
Filing date: 1998-04-24
Publication date: 2001-12-04
Also published as: KR20010012517A; KR100486191B1; WO1998052211A2; US6518628B1; EP0981833B1; EP0981833A2; WO1998052211A3; DE59813458D1

Abstract

(57)【要約】本発明によるＣＭＯＳ回路装置は、第１のＭＯＳトランジスタとこれに対して相補的な第２のＭＯＳトランジスタを有している。この場合これらのＭＯＳトランジスタのうちの一方がトレンチ底部に配設され、他方は半導体基板の主表面に配設されている。これらのＭＯＳトランジスタは相互に次のように配設される。すなわちこれらのＭＯＳトランジスタを通る電流通流がそれぞれ当該ＭＯＳトランジスタ間にあるトレンチの側壁に対して実質的に並行に生じるように、配設される。

Description

【発明の詳細な説明】集積化されたＣＭＯＳ回路装置およびその製造方法ＣＭＯＳ回路においては、集積密度のさらなる増加のもとでも次のことが保証されていなければならない。すなわちｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタが論理ゲートによって相互に絶縁されていなければならない。特にラッチアップ作用は、すなわち第１の給電電圧と第２の給電電圧の間の寄生サイリスタの導通接続は回避されなければならない。それに対してはｎチャネルないしｐチャネルＭＯＳトランジスタと、場合によっては相応にドーピングされたウエルが配設され、絶縁領域によって囲繞される。ラッチアップ作用に対する手段として、付加的なウエルまたは基板コンタクトを例えばガードリングの形態で設けてもよい。パッキング密度を高めるために、ＣＭＯＳ回路においてｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタをそれぞれグループに統合することが提案されている（例えば公知文献“S.Saito et al.A1-Mbit CMOS DRAM with Fas t Page Mode and Static Column Mode,IEEE J.sol.-State Circ,Vol.SC-20,P.90 3,1985”参照）。それにより、ｎドーピングウエルとｎドーピングソース/ドレイン領域の間の所要の最小間隔が個々のＭＯＳトランジスタ間ではなく相応のグループ間で維持されるだけでよい。それによりトランジスタ毎の所要スペースも低減される。その他にもＣＭＯＳ回路を薄膜トランジスタに基づいて構築することも提案されてきた（例えば公知文献“A,G.Lewis et al,Polysilicon TFT Circuit and Pe rformance,IEEE J.Sol.-State Circ,vol.27,P.1833,1992”参照。この場合ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタの基板が相互に分離して構成される。この構造形態のもとでは、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタのソース/ドレイン領域の間で装置全体の絶縁に対して十分な間隔が維持されなければならない。また、ＣＭＯＳ回路の製造のためにシリコン基板上に絶縁層を被着させることも提案されてきた（例えば公知文献“IBM TDB,VOl.27,Nr.12,May 1985,P6968〜6 970”。絶縁層の表面に、ポリシリコン層を成長させ、横方向エピタキシャルによって局所的に単結晶層内へ変化させる。シリコン基板内ではｎチャネルＭＯＳトランジスタが形成され、成長層内ではｐチャネルＭＯＳトランジスタが形成される。これらのトランジスタはそれぞれ、周辺の絶縁領域によって絶縁される。完成した配置構成においては、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタが絶縁層と絶縁領域によって相互に完全に絶縁される。ラッチアップは、この絶縁層のために基本的には起こらない。しかしながらこのＣＭＯＳ回路の所要スペースは、トランジスタを囲繞する絶縁領域のために比較的大きい。本発明の課題は、パッキング密度の向上を伴って製造することのできる、集積化されたＣＭＯＳ回路装置とその製造方法を提供することである。前記課題は、請求項１に記載された本発明による集積化されたＣＭＯＳ回路装置並びに請求項６に記載されたその製造方法によって解決される。本発明の別の有利な実施例は、従属請求項に記載されている。集積化されたＣＭＯＳ回路装置においては、半導体基板の主表面に少なくとも１つのトレンチが設けられる。この主表面には、第１のＭＯＳトランジスタが配設され、トレンチの底部には第２のＭＯＳトランジスタが配設される。この第２のＭＯＳトランジスタは、第１のＭＯＳトランジスタに対して相補的である。この場合第１のＭＯＳトランジスタと第２のＭＯＳトランジスタは、次のように配設される。すなわちＭＯＳトランジスタを流れる電流の通流がそれぞれ実質的にトレンチの一方の側壁に対して並列に行われるように配設される。第１のＭＯＳトランジスタと第２のＭＯＳトランジスタのソース/ドレイン領域間の絶縁は、当該回路装置においては、トレンチの側壁によって保証される。それ故に第１のＭＯＳトランジスタと第２のＭＯＳトランジスタの間の絶縁のために、主表面に対して並行な横方向の所要スペースは必要ない。主表面に対する投射においては、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタが相互に隣接してもよい。このようにしてＣＭＯＳトランジスタにおいてもパッキング密度の向上が達成される。ラッチアップへの耐性の向上に対しては有利には、半導体基板において、第１のＭＯＳトランジスタ下方と第２のＭＯＳトランジスタ上方に絶縁層が設けられる。このことは、主表面からの絶縁層の間隔がトレンチの深さよりも少ないことを意味する。この絶縁層は、それに伴ってトレンチにより中断される。この絶縁層は、高濃度ドーピングされた相によって実現されてもよい。これは第１のＭＯＳトランジスタのソース/ドレイン領域のように逆の導電タイプによってドーピングされる。選択的に絶縁層を誘電材料、例えばＳｉＯ₂またはＳｉ₃Ｎ₄から形成してもよい。有利には、トレンチを横切って延在する線路が設けられる。この線路は、第１のＭＯＳトランジスタのための第１のゲート電極と、第２のＭＯＳトランジスタのための第２のゲート電極を含んでいる。これにより、第１のゲート電極と第２のゲート電極の間の付加的に調整される接続の形成なしでも第１のゲート電極と第２のゲート電極の間で電気的な接続が形成される。トレンチの底部に配設されている、第２のＭＯＳトランジスタのソース/ドレイン領域のコンタクトに対しては、有利には、第２のＭＯＳトランジスタ下方の半導体基板において、埋込ドーピング層が設けられる。第２のＭＯＳトランジスタのコンタクトすべきソース/ドレイン領域の垂直な部分領域は、埋込まれた層まで達する。この垂直な部分領域は、イオン打ち込みによって形成される。埋込まれた層は１つまたは複数のコンタクトを開して、それぞれの所要の電位に接続される。それにより、相応のソース/ドレイン領域がそのつどの電位に接続可能である。ＣＭＯＳ回路装置の製造のためには、有利には、半導体基板において、第１の導電性タイプにドーピングされた領域が形成され、この領域が主表面に当接される。さらにトレンチが形成されその深さは第１の導電性タイプにドーピングされた領域の深さよりも深い。ゲート誘電体が形成され、これは少なくともトレンチの底部と主表面を覆っている。さらに導電層が析出され、これがトレンチを充填する。マスクの使用のもとに（これは第１のＭＯＳトランジスタ用の第１のゲート電極と第２のＭＯＳトランジスタ用の第２のゲート電極を規定する）、第１のエッチングステップにおいて導電層が主表面の領域内にエッチングによって形成される。その際トレンチの底部はこの導電層によって覆われる。この場合第１のＭＯＳトランジスタに対する第１のゲート電極が形成される。引続き第１のＭＯＳトランジスタのためのソース/ドレイン領域が形成される。トレンチの底部は、その際導電層によって覆われ、これはマスクとして作用する。続いて第２のエッチングステップにおいて導電層がトレンチ底部にもエッチングによって形成される。その際に第２のゲート電極が形成される。第２のＭＯＳトランジスタ用のソース/ドレイン領域の形成に対しては、露出されたトレンチ底部に拡散源が形成される。第２のＭＯＳトランジスタのソース/ドレイン領域は、拡散によって形成される。拡散源は、有利にはドーピングされたケイ酸塩ガラスの被着と流入によって形成される。有利には導電層から１つの線路が形成され、この線路は、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタを横切って延在し、第１のゲート電極と第２のゲート電極を含んでいる。それにより、第１のゲート電極と第２のゲート電極は、自動的に調整されて電気的に相互に接続される。この第１のゲート電極と第２のゲート電極の間の接続は、論理ゲートのために必要とされる。この論理ゲートの形成に対しては有利には、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタが次のように配置される。すなわち第１のＭＯＳトランジスタと第２のＭＯＳトランジスタのソース/ドレイン領域（これらはゲートにおいて電気的に相互に接続させる必要がある）が主表面に対する投射において相互に隣接するように配置される。これらのソース/ドレイン領域の接続に対してはコンタクト孔部が開口される。この孔部は、接続すべき２つのソース/ドレイン領域に重ねられる。これらのソース/ドレイン領域は、当該コンタクト孔部に充填されるコンタクトを介して相互に接続される。ラッチアップに対する耐性の向上のために、本発明の枠内では、半導体基板としてＳＯＩ基板が使用される。この基板は積層されたシリコン層と単結晶シリコン層を有するシリコンディスクである。この場合のトレンチは、単結晶シリコン層と絶縁層がシリコンディスクまで達するような深さで形成される。絶縁層はこのような配置構成の中で第１のＭＯＳトランジスタと第２のＭＯＳトランジスタの間のラッチアップを回避する。本発明の枠内では、１つ以上のトレンチが設けられてもよい。さらにこのトレンチまたはこれらのトレンチの断面はストライプ状に選定されてもよい。それによりトレンチ底部と、隣接するトレンチ間の主表面に、それぞれ多数のＭＯＳトランジスタが配設できる。ＣＭＯＳ回路のコンフィグレーションは、この場合ＭＯＳトランジスタの配置構成を介してもゲート電極形成のための導電層の構造化を介しても行われる。また本発明の枠内では、ＭＯＳトランジスタがトレンチの底部もしくは主表面において隣接しており、直列に接続されるべく、共通のソース/ドレイン領域を備え、それを介して直列に接続されている。当該ＣＭＯＳ回路装置においては、種々異なるゲートコンフィグレーションもトランスファゲート回路または論理回路も実現可能である。図面以下では本発明を図面に示されている実施例に基づいて詳細に説明する。図１は、埋込ドーピング層、ｐ形ドーピングウエル、チャネル阻止層、トレンチマスクを備えた半導体基板の断面図である。図２は、トレンチエッチングと、トレンチ側壁における絶縁スペーサの形成の後の、半導体基板の断面図である。図３は、トレンチマスクの除去と、ゲート誘電体の形成と、導電層の析出の後の、半導体基板の断面図である。図４は、導電層の構造化のための第１のエッチングステップの後の、半導体基板の平面図である（この場合トレンチ底部は導電層によって覆われ続ける）。図５は、図４のラインＶ−Ｖに沿った半導体基板の断面図である。図６は、導電層の構造化のための第２のエッチングステップ（この場合はトレンチ底部が露出される）と、トレンチ底部上の拡散源の形成と、トレンチ底部のソース/ドレイン領域形成の後の、半導体基板の平面図である。図７は、拡散源の除去と、マスク形成の後の、半導体基板の断面図である（この場合マスクはトレンチ底部のソース/ドレイン領域を覆わないようにされ、この領域は打ち込みによる埋込ドーピング層と接続される）。図８は、パッシベーション層の形成と、半導体基板の主表面のソース/ドレイン領域と埋込ドーピング層に対するコンタクト孔部の開口と、コンタクト孔部に充填されるコンタクトの形成の後の、半導体基板の断面図である。図９は、主表面のソース/ドレイン領域とトレンチ底部のソース/ドレイン領域に重なりこれらの２つのソース/ドレイン領域を相互接続させるコンタクトを備えたパッシベーション層のコンタクト孔部の開口の後の、半導体基板の断面図である。図１０は、図８および図９の断面図に示されているコンタクトの形成の後の、半導体基板の平面図である（前記図８に示された断面図は、図１０のラインVIII −VIIIに沿ったものであり、図９に示されている断面図は図１０のラインIX-IX に沿ったものである）。図１１は、図８，図９，図１０に基づいて説明される論理回路の補足回路図である。１２は、絶縁層と単結晶シリコン層を背寄贈したシリコンディスクを有した半導体基板の断面図であり、この場合埋込ドーピング層が形成され、トレンチがトレンチマスクを用いたエッチングにより形成されている。実施例半導体基板１、例えば約１０¹⁵ｃｍ^-3の基準ドーピングによる単結晶ｎ形ドーピングシリコンディスクにおいて、１０¹⁵ｃｍ^-3の量のホウ素と約４００ｋｅＶのエネルギによる打ち込みによって、埋込ドーピング層２が形成される。この埋込ドーピング層２は、埋込まれた接続線路として適するようなレベルでドーピングされなければならない。続いてフォトレジストを用いた、１２０ｋｅＶのエネルギと約１０¹³ｃｍ^-2の量のホウ素による打ち込み（注入）によってｐ形ドーピングウエル３が形成される。このｐ形ドーピングウエルは、例えば０.３μｍの深さを有している。約１００ｋｅＶのエネルギで約４×１０¹³ｃｍ^-2の量のホウ素のさらなる打ち込みによって、チャネル阻止層４が形成される。この層は、ｐ形ドーピングウエル３内にまたは下方に存在している。このｐ形ドーピングウエル３は、半導体基板１の主表面に接している。例えばＴＥＯＳ手法による５０ｎｍ〜１５０ｎｍの厚さのＳｉＯ₂層の析出と、フォトリソグラフィプロセスステップを用いたＳｉＯ₂の構造化によってトレンチマスク５が形成される（図１参照）。このトレンチマスク５は、硬化マスクとして後続のトレンチエッチングに用いられる。例えばＨＢｒ/Ｃｌ₂/Ｈｅを用いた異方性エッチング手法で、後続のトレンチエッチングが実施される。その際例えば２つのトレンチ６が形成される。これらのトレンチ６はそれぞれｐ形ドーピングウエル３下方の半導体基板１内まで達する。それによりこれらのトレンチはｐ形ウエル３とチャネル阻止層４を横断する（図２参照）。これらのトレンチ６は、例えば０.５μｍの深さを有する。またこれらのトレンチ６は例えば、約０. ５μｍの幅と１０μｍの長さの矩形断面を有する。例えば厚さ４０ｎｍと８０ｎｍの実質的にコンフォーマなエッジカバーによるＴＥＯＳ手法でのＳｉＯ₂層の析出と、それに続く異方性バックエッチングによって、トレンチ６の側壁には絶縁スペーサ７が形成される。この絶縁スペーサ７は、ｐ形ドーピングウエル３とチャネル阻止層４の露出した表面を覆う。引続き例えば２５ｋｅＶのエネルギのもとに例えば１.５×１０¹²ｃｍ^-2の量のホウ素を用いたイオン打ち込みが実施され、これは後続のトレンチ６の底部に製造すべきＭＯＳトランジスタのためのチャネル打ち込みとして用いられる。続いてウエット化学エッチングにより例えばＨＦを用いてトレンチ６の側壁の絶縁スペーサ７が除去される。同時にトレンチマスク５も除去される。それに続いて、例えば８０μｍの層厚さの実質的にコンフォーマなエッジカバを伴うＴＥＯＳ手法のさらなるＳｉＯ₂が析出され、異方性バックエッチングされる。その際トレンチ６のエッジにおいて絶縁性の新たなスペーサ８が形成される（図３参照）。熱的な酸化によってトレンチ６の底部と主表面の底部にはゲート誘電体９が形成される。ゲート誘電体９は例えば５〜１０ｎｍの厚さで形成される。これによって完全に扁平的な導電層１０が析出される。この導電層１０は次のような厚さで析出される。すなわちそれに伴ってトレンチ６が充填されるように析出される（図３参照）。例えば０.６μｍの幅のトレンチ６の場合には、この導電層１０は例えば５００ｎｍの厚さで形成される。この導電層１０に対しては、ゲート電極の製造に適する全ての材料が適している。例えばこの導電層１０は金属珪素を有するドーピングされたポリシリコンか金属珪素を有する非晶質シリコンから形成される。この導電層は例えば多結晶シリコンかまたは非晶質シリコンの析出と、それに続く打ち込みもしくは拡散によって形成される。導電層１０の構造化に対しては引続きフォトレジストマスクが形成される。このフォトレジストマスクのもとでは、例えば非晶質珪素と非晶質窒化珪素からなる非反射層が被着されてもよい。例えばＨＢｒ／ＮＦ₃ によるドライエッチングの第１のエッチングステップで、導電層１０が次のように構造化される。すなわち主表面領域において第１のゲート電極１０₁が生じるように構造化される（図４参照）。この第１のゲート電極１０₁の側方では、主表面におけるゲート誘電体９表面が露出する。トレンチ６底部のゲート誘電体９は、それに対して導電層１０によって覆われ続ける（図５参照、これは図４のラインＶ−Ｖに沿った断面図である）。それに続いて例えば砒素を用いたイオン打ち込みが実施され、その際主表面において第１のゲート電極１０₁に対して自動調整されて第１のＭＯＳトランジスタに対するソース/ドレイン領域１１が形成される。このソース/ドレイン領域１１は、チャネル阻止層４の上方で完全にｐ形ドーピングウエル３内に配設される（図５参照）。これは例えば１０²⁰ｃｍ^-3 ⁿ のドーピング濃度を有している。主表面にあるゲート誘電体９は、打ち込みの際に漂遊酸化物として作用する。トレンチ底部は、打ち込みの際に、そこに存在する導電層１０部分によってマスキングされる。続いて例えばＨＢｒ／Ｃｌ₂／ＨｅＯ₂によるウエットエッチング手法による第２のエッチングステップにおいて、導電層１０がさらに構造化され、この場合トレンチ６の底部におけるゲート誘電体９が部分的に露出される。その際第２のゲート電極１０₂が形成される（図１０参照）。第１のゲート電極１０₁と第２のゲート電極１０₂は、線路１０’の構成部分であり、この線路は第１のエッチングステップと第２のエッチングステップにおいて導電層１０の構造化によって形成されたものであり、トレンチ６を横切って延在している（図４参照）。その後でホウケイ酸ガラスが析出され、そこから僅かな流入とバックエッチングによって拡散源が形成される。これはトレンチ６内部にのみ配設される（図６参照）。高温ステップにおいては拡散源１３からのホウ素の拡散によってトレンチ６底部に第２のＭＯＳトランジスタのためのソースドレイン領域１３が形成される。これはトレンチ６の１つの底部に配置されている。例えばＣＨＦ₃による拡散源１２の除去の後では、例えばフォトレジストからなるマスク１４が形成される。これは後で埋込ドーピング層２と電気的に接続されるトレンチ６のうちの１つの底部の第２のＭＯＳトランジスタのためのソース /ドレイン領域１３のうちの１つの領域に開口部を有している。それに対しては、ｐ形ドーピングイオンによる打ち込みが、例えば１０¹⁵ｃｍ^-2の量のホウ素を用いた１００/１８０/２８０ｋｅＶのエネルギのもとで実施される。この場合それぞれのソース/ドレイン領域１３からは深いソース/ドレイン領域１３’が形成される（図７参照）。この深いソース/ドレイン領域１３’は埋込みドーピング層２まで達している。チャネル阻止層４は、絶縁層として、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタの間で作用する。例えばフォトレジスト剥離によるマスク１４の除去の後では、中間酸化膜１５が析出される。この中間酸化膜１５においては、第１のＭＯＳトランジスタに対する一方のソース/ドレイン領域１１と、埋込ドーピング領域２と、第２のＭＯＳトランジスタの他方のソース/ドレイン領域１１と、第２のＭＯＳトランジスタのソース/ドレイン領域１３に対してコンタクト孔部が開口されている。これらのコンタクト孔部には、例えばＳｉＯ₂膜のコンフォーマな析出とバックエッチングによってエッジ絶縁部１６が設けられる。このエッジ絶縁部１６は、一方では当該コンタクト孔部の横断面を狭幅にさせ、それによって調整制度を補償しそれに伴う短絡を回避させており、また他方では埋込ドーピング層２にまで達するコンタクト孔部領域において、ｐ形ドーピングウエル３，チャネル阻止層４，半導体基板１の露出エッジの絶縁に作用している（図８および図９参照）。これらのコンタクト孔部は、コンタクトを備える。第１のＭＯＳトランジスタのソース/ドレイン領域１１の１つに対して第１のコンタクト１７₁が形成される（図８参照）。第２のコンタクト１７₂は埋込ドーピング層２に対して形成される。第３のコンタクト１７₃は第１のＭＯＳトランジスタの別のソース/ドレイン領域１１と第２のＭＯＳトランジスタのソース/ドレイン領域の１つに対して形成される（図９参照）。この第３のコンタクト１７₃は、これらの２つのソース/ドレイン領域１１，１３を電気的に接続する。これらのコンタクト１７₁,１７₂,１７₃のレイアウトは図１０に示されている。この図１０の破線VIII-VIIIないし破線IX-IXに沿った断面はそれぞれ図８ないし図９に示したものとなる。図１１には、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタによって形成される論理ゲートが示されている。第１のコンタクト１７₁と第２のコンタクト１７₂は、それぞれ第１の給電部と第２の給電部に接続される。第１のゲート電極１０₁と第２のゲート電極１０₂を含んでいる線路１０’は、この論理ゲートの入力側を示している。第３のコンタクト１７₃は、当該論理ゲートの出力側を示している。選択的に単結晶シリコンからなる半導体基板１の代わりにＳＯＩ基板１’においてＣＭＯＳ回路装置が形成されてもよい（図１２参照）。このＳＯＩ基板１’ は、単結晶シリコンディスク１１’を含んでおり、このディスク上に例えばＳｉＯ₂からなる絶縁層１２”と単結晶シリコン膜１３’が配設されている。この単結晶シリコン膜１３’は、例えばｐ形にドーピングされ、シリコンディスク１１ ’は、例えばｎ形にドーピングされる。打ち込みによってシリコンディスク１１’には埋込ｐ形ドーピング層２’が形成される。単結晶シリコンディスク１３’の表面には、トレンチマスク４’が被着される。このトレンチマスク４’は、図１に基づいて説明したトレンチマスク５に類似して形成される。例えばＨＢｒやＣＨＦ₃を用いた異方性エッチングによってトレンチ５’が形成される。これはシリコンディスク１１’内部に達する。このトレンチ５’のエッジには、単結晶シリコン膜１３’と絶縁層１２’の表面が露出する。ＴＥＯＳ −ＳｉＯ2層のコンフォーマな析出と異方性バックエッチングによってトレンチ５’のエッジにはスペーサ６’が形成される。この構造は図２に示したものに相応しており、この場合ｐ形ドーピングされた単結晶シリコン膜１３’がｐ形ドーピングウエル３の役目を担い、絶縁層１２’がチャネル阻止層４の役目を担っている。当該ＣＭＯＳ回路装置のさらなる製造ステップは、前記図３〜図１１に基づいて説明してきた実施例に沿って行われる。完成された当該ＣＭＯＳ回路装置は、第１のＭＯＳトランジスタの絶縁層１２’によって第２のＭＯＳトランジスタに対して誘電的に絶縁される。それによりパンチスルーやラッチアップの作用が効果的に阻止される。本発明の枠内では、トレンチ底部にｎチャネルＭＯＳトランジスタを配置し主表面にｐチャネルＭＯＳトランジスタを配置させるような実施例の変更も可能である。

【手続補正書】特許法第１８４条の８第１項【提出日】平成１１年６月１０日（１９９９．６．１０）【補正内容】請求の範囲 1. 半導体基板（１）の主表面に少なくとも１つのトレンチ（６）が設けられ、前記主表面には第１のＭＯＳトランジスタが配設され、前記トレンチ（６）の底部には、第１のＭＯＳトランジスタに対して相補的な第２のＭＯＳトランジスタが配設されており、前記第１のＭＯＳトランジスタは、第１の導電タイプにドーピングされた領域（３）に配設され、前記第２のＭＯＳトランジスタは、前記第１の導電タイプとは反対の導電タイプにドーピングされた第２の領域（１）に配設されており、前記第１と第２のＭＯＳトランジスタは、これらのＭＯＳトランジスタを流れる電流の通流が、前記第１と第２のＭＯＳトランジスタの間に配設されたトレンチ側壁に対して実質的に並行に生じるように配設されており、前記半導体基板（１）において第２のＭＯＳトランジスタの下方に埋込ドーピング層（２）が配設され、前記前記第２のＭＯＳトランジスタのソース/ドレイン領域（１３’）を埋込み層（２）まで到達させ、前記埋込層（２）に対するコンタクト（１７₂）が設けられていることを特徴とする、集積化されたＣＭＯＳ回路装置。 2. 前記半導体基板（１）において、前記第１のＭＯＳトランジスタの下方で前記第２のＭＯＳトランジスタの上方に、第１の導電タイプでドーピングされた層（４）が配設されており、この層（４）は第１の導電タイプでドーピングされた領域（３）よりも高いドーピング濃度を有している、請求項１記載の回路装置。 3. 半導体基板（１’）において、第１のＭＯＳトランジスタの下方で第２のＭＯＳトランジスタの上方に、絶縁層（１２’）が配設されている、請求項１記載の回路装置。 4. 前記トレンチ（６）に対して横切る方向に延在する線路（１０’）が設けられている、請求項１〜３いずれか１項記載の回路装置。 5. 集積化されたＣＭＯＳ回路装置を製造するための方法において、半導体基板の主表面に、トレンチ（６）を形成し、前記半導体基板（１）の主表面に、第１のＭＯＳトランジスタを形成し、前記トレンチ（６）の底部に、前記第１のＭＯＳトランジスタに対して相補的な第２のＭＯＳトランジスタを形成し、前記半導体基板（１）において、第２のＭＯＳトランジスタの下方に、埋込ドーピング層（２）を形成し、ソース/ドレイン領域（１３）の１つを、前記埋込層（２）に接続するような深さで形成し、前記埋込層（２）に対するコンタクト（１７₂）を形成することを特徴とする方法。 6. 前記主表面に接する、第１の導電タイプでドーピングされた領域（３）を形成し、前記第１の導電タイプでドーピングされた領域（３）の深さよりも深い深さのトレンチ（６）を形成し、少なくとも前記トレンチ（６）の底部と主表面を覆うゲート誘電体（９）を形成し、前記トレンチ（６）を充填する導電層（１０）を析出し、前記第１のＭＯＳトランジスタの第１のゲート電極（１０₁）と第２のＭＯＳトランジスタの第２のゲート電極（１０₂）を規定するマスクを形成し、第１のエッチングステップにおいて、前記導電層（１０）を主表面領域においてエッチング処理し、それに対して前記トレンチ（６）の底部は当該導電層（１０）で覆ったままに維持して第１のゲート電極（１０₁）を形成し、第１のＭＯＳトランジスタに対するソース/ドレイン領域（１１）を形成し、第２のエッチングステップにおいて、前記導電層（１０）をトレンチ（６）底部の領域においてもエッチング処理して第２のゲート電極（１０₂）を形成し、第２のＭＯＳトランジスタに対するソース/ドレイン領域（１３）の形成のために、トレンチ（６）の底部に拡散源を形成し、第２のＭＯＳトランジスタのソース/ドレイン領域（１３）を拡散によって形成する、請求項５記載の方法。 7. 前記拡散源（１２）を、ドーピングされるケイ酸塩ガラスの被着、流入、バックエッチングによって形成する、請求項６記載の方法。 8. 前記導電層（１０）から、第１のゲート電極（１０₁）と第２のゲート電極（１０₂）を含んだ線路（１０’）を形成する、請求項６または７記載の方法。 9. 前記第１のＭＯＳトランジスタと第２のＭＯＳトランジスタを、第１のＭＯＳトランジスタのソース/ドレイン領域（１１）の１つと第２のＭＯＳトランジスタのソース/ドレイン領域（１３）の１つが主表面に対する投射において相互に隣接するように配設し、前記２つのソース/ドレイン領域（１１,１３）を相互に接続させるコンタクト（１７₃）を形成する、請求項５〜８いずれか１項記載の方法。 10．半導体基板（１）において第１のＭＯＳトランジスタの下方で第２のＭＯＳトランジスタの上方に、第１の導電タイプでドーピングされた領域（３）よりも高いドーピング濃度を有する、第１の導電タイプのドーピング層（４）を形成する、請求項５〜９いずれか１項記載の方法。 11．前記半導体基板として、シリコンディスク（１１’）を備えたＳＯＩ基板（１’）を使用し、該シリコンディスク（１１’）の上方には絶縁層（１２’ ）と単結晶シリコン膜（１３’）が配設され、トレンチ（５’）が前記単結晶シリコン膜（１３’）と絶縁層（１２’）を通ってシリコンディスク（１１’）内まで達している、請求項５〜９いずれか１項記載の方法。

───────────────────────────────────────────────────── 【要約の続き】

Claims

【特許請求の範囲】 1. 半導体基板（１）の主表面に少なくとも１つのトレンチ（６）が設けられ、前記主表面には第１のＭＯＳトランジスタが配設され、前記トレンチ（６）の底部には、第１のＭＯＳトランジスタに対して相補的な第２のＭＯＳトランジスタが配設されており、前記第１のＭＯＳトランジスタは、第１の導電タイプにドーピングされた領域（３）に配設され、前記第２のＭＯＳトランジスタは、前記第１の導電タイプとは反対の導電タイプにドーピングされた第２の領域（１）に配設されており、前記第１と第２のＭＯＳトランジスタは、これらのＭＯＳトランジスタを流れる電流の通流が、前記第１と第２のＭＯＳトランジスタの間に配設されたトレンチ側壁に対して実質的に並行に生じるように配設されていることを特徴とする、集積化されたＣＭＯＳ回路装置。 2. 前記半導体基板（１）において、前記第１のＭＯＳトランジスタの下方で前記第２のＭＯＳトランジスタの上方に、第１の導電タイプでドーピングされた層（４）が配設されており、この層（４）は第１の導電タイプでドーピングされた領域（３）よりも高いドーピング濃度を有している、請求項１記載の回路装置。 3. 半導体基板（１’）において、第１のＭＯＳトランジスタの下方で第２のＭＯＳトランジスタの上方に、絶縁層（１２’）が配設されている、請求項１記載の回路装置。 4. 前記トレンチ（６）に対して横切る方向に延在する線路（１０’）が設けられている、請求項１〜３いずれか１項記載の回路装置。 5. 前記半導体基板（１）において、第２のＭＯＳトランジスタの下方に、埋込ドーピング層（２）が設けられており、前記第２のＭＯＳトランジスタのソース/ドレイン領域（１３’）が埋込みドーピング層（２）まで達しており、前記埋込ドーピング層（２）に対してコンタクト（１７₂）が設けられている、請求項１〜４いずれか１項記載の回路装置。 6. 集積化されたＣＭＯＳ回路装置を製造するための方法において、半導体基板の主表面に、トレンチ（６）を形成し、前記半導体基板（１）の主表面に、第１のＭＯＳトランジスタを形成し、前記トレンチ（６）の底部に、前記第１のＭＯＳトランジスタに対して相補的な第２のＭＯＳトランジスタを形成することを特徴とする方法。 7. 前記主表面に接する、第１の導電タイプでドーピングされた領域（３）を形成し、前記第１の導電タイプでドーピングされた領域（３）の深さよりも深い深さのトレンチ（６）を形成し、少なくとも前記トレンチ（６）の底部と主表面を覆うゲート誘電体（９）を形成し、前記トレンチ（６）を充填する導電層（１０）を析出し、前記第１のＭＯＳトランジスタの第１のゲート電極（１０₁）と第２のＭＯＳトランジスタの第２のゲート電極（１０₂）を規定するマスクを形成し、第１のエッチングステップにおいて、前記導電層（１０）を主表面領域においてエッチング処理し、それに対して前記トレンチ（６）の底部は当該導電層（１０）で覆ったままに維持して第１のゲート電極（１０₁）を形成し、第１のＭＯＳトランジスタに対するソース/ドレイン領域（１１）を形成し、第２のエッチングステップにおいて、前記導電層（１０）をトレンチ（６）底部の領域においてもエッチング処理して第２のゲート電極（１０₂）を形成し、第２のＭＯＳトランジスタに対するソース/ドレイン領域（１３）の形成のために、トレンチ（６）の底部に拡散源を形成し、第２のＭＯＳトランジスタのソース/ドレイン領域（１３）を拡散によって形成する、請求項６記載の方法。 8. 前記拡散源（１２）を、ドーピングされるケイ酸塩ガラスの被着、流入、バックエッチングによって形成する、請求項７記載の方法。 9. 前記導電層（１０）から、第１のゲート電極（１０₁）と第２のゲート電極（１０₂）を含んだ線路（１０’）を形成する、請求項７または８記載の方法。 10．半導体基板（１）において第２のＭＯＳトランジスタの下方に埋込ドーピング層（２）を形成し、前記前記埋込層（２）に接続する深さのソース/ドレイン領域（１３）の１つを形成し、前記埋込層（２）に対するコンタクト（１７₂）を形成する、請求項６〜９いずれか１項記載の方法。 11．前記第１のＭＯＳトランジスタと第２のＭＯＳトランジスタを、第１のＭＯＳトランジスタのソース/ドレイン領域（１１）の１つと第２のＭＯＳトランジスタのソース/ドレイン領域（１３）の１つが主表面に対する投射において相互に隣接するように配設し、前記２つのソース/ドレイン領域（１１,１３）を相互に接続させるコンタクト（１７₃）を形成する、請求項６〜１０いずれか１項記載の方法。 12．半導体基板（１）において第１のＭＯＳトランジスタの下方で第２のＭＯＳトランジスタの上方に、第１の導電タイプでドーピングされた領域（３）よりも高いドーピング濃度を有する、第１の導電タイプのドーピング層（４）を形成する、請求項６〜１１いずれか１項記載の方法。 13．前記半導体基板として、シリコンディスク（１１’）を備えたＳＯＩ基板（１’）を使用し、該シリコンディスク（１１’）の上方には絶縁層（１２’ ）と単結晶シリコン膜（１３’）が配設され、トレンチ（５’）が前記単結晶シリコン膜（１３’）と絶縁層（１２’）を通ってシリコンディスク（１１’）内まで達している、請求項６〜１１いずれか１項記載の方法。