JPH02299261A - 半導体装置 - Google Patents
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- JPH02299261A JPH02299261A JP12070789A JP12070789A JPH02299261A JP H02299261 A JPH02299261 A JP H02299261A JP 12070789 A JP12070789 A JP 12070789A JP 12070789 A JP12070789 A JP 12070789A JP H02299261 A JPH02299261 A JP H02299261A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ産業上の利用分野］
本発明は、半導体装置の構造、特に抵抗素子の構造に関
する。
する。
［従来の技術］
高融点金属とシリコンの化合物であるシリサイドを不純
物拡散層表面に有する半導体装置における、従来の、不
純物拡散層から成る抵抗素子の構造断面図を第３図に示
す。
物拡散層表面に有する半導体装置における、従来の、不
純物拡散層から成る抵抗素子の構造断面図を第３図に示
す。
第１導電型半導体基板１の主表面に、第２導電型不純物
拡散層２より成る抵抗素子が形成されており、その電極
引出し領域の表面上にはシリサイド３が形成されている
。一方、電極引出し領域以外の部分にはシ・リサイドが
形成されていない。これは、抵抗素子の表面に抵抗値の
低いシリサイドが形成されるのを防ぐために、高融点金
属を基板上に付着する前に、抵抗素子の表面を約２００
人の二酸化珪素膜４で覆っているためである。
拡散層２より成る抵抗素子が形成されており、その電極
引出し領域の表面上にはシリサイド３が形成されている
。一方、電極引出し領域以外の部分にはシ・リサイドが
形成されていない。これは、抵抗素子の表面に抵抗値の
低いシリサイドが形成されるのを防ぐために、高融点金
属を基板上に付着する前に、抵抗素子の表面を約２００
人の二酸化珪素膜４で覆っているためである。
［発明が解決しようとする課題］
しかし上記のように、二酸化珪素膜で覆うことにより抵
抗素子の表面にはシリサイドを形成しないという方法で
は、二酸化珪素膜の膜厚によって種々の不具合が生じる
。
抗素子の表面にはシリサイドを形成しないという方法で
は、二酸化珪素膜の膜厚によって種々の不具合が生じる
。
抵抗素子の表面を覆う二酸化珪素膜の膜厚が所定の膜厚
より薄い場合、高融点金属とシリコンが反応して抵抗素
子上にシリサイドを形成してしまい、逆に、膜厚が厚い
場合、シリサイドを形成する部分の二酸化珪素膜をエツ
チングしても、その部分に二酸化珪素膜が残ってしまい
、シリサイドが形成されないという現象が起こる。また
、二酸化珪素膜が厚い場合、この二酸化珪素膜を透過膜
としてイオン打ち込みを行う時、打ち込む不純物の入り
込みが悪くなってしまう。
より薄い場合、高融点金属とシリコンが反応して抵抗素
子上にシリサイドを形成してしまい、逆に、膜厚が厚い
場合、シリサイドを形成する部分の二酸化珪素膜をエツ
チングしても、その部分に二酸化珪素膜が残ってしまい
、シリサイドが形成されないという現象が起こる。また
、二酸化珪素膜が厚い場合、この二酸化珪素膜を透過膜
としてイオン打ち込みを行う時、打ち込む不純物の入り
込みが悪くなってしまう。
シリサイドを不純物拡散層表面に有する半導体装置にお
いて、従来の構造で不純物拡散層を抵抗素子として使用
する場合には、上記のような問題点を有していた。
いて、従来の構造で不純物拡散層を抵抗素子として使用
する場合には、上記のような問題点を有していた。
そこで、本発明はこのような課題を解決しようとするも
ので、その目的とするところは、シリサイドを不純物拡
散層表面に有する半導体装置において、不純物拡散層を
抵抗素子として使用する時、その抵抗素子の形成工程に
起因して、希望しない部分にシリサイドが形成されたり
、希望する部分にシリサイドが形成されないということ
が起こらない半導体装置を提供するところにある。
ので、その目的とするところは、シリサイドを不純物拡
散層表面に有する半導体装置において、不純物拡散層を
抵抗素子として使用する時、その抵抗素子の形成工程に
起因して、希望しない部分にシリサイドが形成されたり
、希望する部分にシリサイドが形成されないということ
が起こらない半導体装置を提供するところにある。
［課題を解決するための手段］
本発明の半導体装置は、高融点金属とシリコンの化合物
であるシリサイドを不純物拡散層表面に有する半導体装
置において、抵抗素子が第１導電型半導体基板内部に配
設されている第２導電型埋め込み層から成り、該抵抗素
子の電極引出し領域の周囲は素子分ａｍで囲まれている
ことを特徴とする。
であるシリサイドを不純物拡散層表面に有する半導体装
置において、抵抗素子が第１導電型半導体基板内部に配
設されている第２導電型埋め込み層から成り、該抵抗素
子の電極引出し領域の周囲は素子分ａｍで囲まれている
ことを特徴とする。
［実施例］ ゛
以下、本発明の実施例を図面により詳細に説明する。
第１図（ａ）は、本発明による半導体装置の構造手面図
であり、第１図（ｂ）は、本発明による半導体装置の構
造顛面図である。
であり、第１図（ｂ）は、本発明による半導体装置の構
造顛面図である。
Ｐ型シリコン基板５と該基板上のＰ型エピタキシャル層
６の境界部分に、Ｎ型埋め込み層７が配設されており、
Ｎ型不純物拡散層８により前記Ｎ型埋め込み層７と引出
し電極９が接続されている。
６の境界部分に、Ｎ型埋め込み層７が配設されており、
Ｎ型不純物拡散層８により前記Ｎ型埋め込み層７と引出
し電極９が接続されている。
電極引出し領域１０は周囲を素子分子１ｌｉｌｌで囲ま
れており、電極引出し領域１０及びＰ型エピタキシャル
層６の表面上にはチタンシリサイド１２が形成されてい
る。
れており、電極引出し領域１０及びＰ型エピタキシャル
層６の表面上にはチタンシリサイド１２が形成されてい
る。
次に、本発明の半導体装置の製造方法の一実施倒を第２
図（ａ）〜（ｅ）に基づき説明する。
図（ａ）〜（ｅ）に基づき説明する。
まず第２図（ａ）の様に、Ｐ型シリコン基板５の主表面
に、レジストパターンを用いて部分的に砒素のイオンを
８０ＫｅＶのエネルギーで１０１４／ｄ〜１０１’／ｃ
＋／打ち込み、レジスト除去後１１５０″Ｃ，２００−
分の熱処理を行い、Ｎ型埋め込み層となる不純物拡散層
７を形成する。
に、レジストパターンを用いて部分的に砒素のイオンを
８０ＫｅＶのエネルギーで１０１４／ｄ〜１０１’／ｃ
＋／打ち込み、レジスト除去後１１５０″Ｃ，２００−
分の熱処理を行い、Ｎ型埋め込み層となる不純物拡散層
７を形成する。
次に第２図（ｂ）の様に、Ｐ型シリコン基板５上にＰ型
エピタキシャル層６を化学的気相成長法により形成する
。
エピタキシャル層６を化学的気相成長法により形成する
。
次に第２図（Ｃ）の様に、シリコン窒化膜を用いた熱酸
化法により、部分的に素子分離膜１１を約１μｍの膜・
厚で形成し、その後、シリコン窒化膜を除去する。
化法により、部分的に素子分離膜１１を約１μｍの膜・
厚で形成し、その後、シリコン窒化膜を除去する。
次に第２図（ｄ）の様に、Ｎ型埋め込み層７と引出し電
極を接続するためのＮ型不純物拡散層８を形成するため
に、レジスト 及び素子分離膜１１をマスクとして、
リンのイオンを８０Ｋｅ’Ｖのエネルギーで１０ ”／
ｃｄ 〜１０１５／ ｃｄ打ち込み、１０００°Ｃ１
６０分の熱処理を行うことでＮ型埋め込み層３と接続さ
せる。
極を接続するためのＮ型不純物拡散層８を形成するため
に、レジスト 及び素子分離膜１１をマスクとして、
リンのイオンを８０Ｋｅ’Ｖのエネルギーで１０ ”／
ｃｄ 〜１０１５／ ｃｄ打ち込み、１０００°Ｃ１
６０分の熱処理を行うことでＮ型埋め込み層３と接続さ
せる。
その後、シリサイドを形成するために、６００人〜１０
００人のチタンをスパッタ法で形成し、ハロゲンランプ
を用い′１００°Ｃ〜８００ ’Ｃでアニールを行なう
ことで、チタンは下層のシリコンと反応しチタンシリサ
イド１２を形成する。素子分Ｊ１１１１１上の未反応チ
タンはアンモニ乙 過酸化水素の混合液でエツチング除
去する。この状態を第２図（ｅ）に、示す。
００人のチタンをスパッタ法で形成し、ハロゲンランプ
を用い′１００°Ｃ〜８００ ’Ｃでアニールを行なう
ことで、チタンは下層のシリコンと反応しチタンシリサ
イド１２を形成する。素子分Ｊ１１１１１上の未反応チ
タンはアンモニ乙 過酸化水素の混合液でエツチング除
去する。この状態を第２図（ｅ）に、示す。
その後は、通常のＭＯ３ＦＥＴ形成プロセスを通して、
第１図（ａ）、 （ｂ）に示す本発明の実施例の構造
を得ることができる。
第１図（ａ）、 （ｂ）に示す本発明の実施例の構造
を得ることができる。
以上実施例に基づき具体的に説明したが、本発明は上記
実施例に限定されるものではなく、例えば、Ｎ型埋め込
み層を形成するためのＮ型不純物イオンはリンイオンで
あってもよく、また抵抗素子がＰ型埋め込み層から成る
場合であっても、本発明を適用できる。
実施例に限定されるものではなく、例えば、Ｎ型埋め込
み層を形成するためのＮ型不純物イオンはリンイオンで
あってもよく、また抵抗素子がＰ型埋め込み層から成る
場合であっても、本発明を適用できる。
また、シリサイドを形成する高融点金属は、チタン以外
でも、モリブデン、タングステン、ニッケル、コバルト
、プラチナ等であってもよい。
でも、モリブデン、タングステン、ニッケル、コバルト
、プラチナ等であってもよい。
［発明の効果］
以上述べたように本発明によれば、シリサイドを不純物
拡散層表面に有する半導体装置において、不純物拡散層
を抵抗素子として使用する時、その抵抗素子の形成一工
程に起因して、希望しない部分にシリサイドが形成され
たり、希望する部分にシリサイドが形成されないという
ことが起こらないという多大な効果を有する。
拡散層表面に有する半導体装置において、不純物拡散層
を抵抗素子として使用する時、その抵抗素子の形成一工
程に起因して、希望しない部分にシリサイドが形成され
たり、希望する部分にシリサイドが形成されないという
ことが起こらないという多大な効果を有する。
第１図（ａ）は、本発明の半導体装置の構造を示す平面
図であり、第１図（ｂ）は、本発明の半導体装置の構造
を示す断面図である。 第２図（ａ）〜（ｅ）は、本発明の半導体装置の製造方
法の一実施例を示す図である。 第３図は、従来の半導体装置の構造を示す断面図である
。 １・・・第１導電型半導体基板 ２・・・第２導電型不純物拡散層 ３・・・シリサイド ４・・・二酸化珪素膜 ５・・・Ｐ型シリコン基板 ６・・・Ｐ型エピタキシャル層 ７・・・Ｎ型埋め込み層 ８・・・Ｎ型不純物拡散層 ９・・・引出し電極 １０・・・電極引出し領域 １１・・・素子分離膜 １２・・・チタンシリサイド 以上 出願人 セイコーエプソン株式会社 代理人弁理士 鈴木喜三部（他１名） 悌 ２−■
図であり、第１図（ｂ）は、本発明の半導体装置の構造
を示す断面図である。 第２図（ａ）〜（ｅ）は、本発明の半導体装置の製造方
法の一実施例を示す図である。 第３図は、従来の半導体装置の構造を示す断面図である
。 １・・・第１導電型半導体基板 ２・・・第２導電型不純物拡散層 ３・・・シリサイド ４・・・二酸化珪素膜 ５・・・Ｐ型シリコン基板 ６・・・Ｐ型エピタキシャル層 ７・・・Ｎ型埋め込み層 ８・・・Ｎ型不純物拡散層 ９・・・引出し電極 １０・・・電極引出し領域 １１・・・素子分離膜 １２・・・チタンシリサイド 以上 出願人 セイコーエプソン株式会社 代理人弁理士 鈴木喜三部（他１名） 悌 ２−■
Claims (1)
- 高融点金属とシリコンの化合物であるシリサイドを不純
物拡散層表面に有する半導体装置において、抵抗素子が
第１導電型半導体基板内部に配設されている第２導電型
埋め込み層から成り、該抵抗素子の電極引出し領域の周
囲は素子分離膜で囲まれていることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12070789A JPH02299261A (ja) | 1989-05-15 | 1989-05-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12070789A JPH02299261A (ja) | 1989-05-15 | 1989-05-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02299261A true JPH02299261A (ja) | 1990-12-11 |
Family
ID=14793003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12070789A Pending JPH02299261A (ja) | 1989-05-15 | 1989-05-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02299261A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7253051B2 (en) | 1994-05-27 | 2007-08-07 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for manufacturing the same |
| CN112490241A (zh) * | 2019-09-12 | 2021-03-12 | 株式会社东芝 | 半导体装置 |
-
1989
- 1989-05-15 JP JP12070789A patent/JPH02299261A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7253051B2 (en) | 1994-05-27 | 2007-08-07 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for manufacturing the same |
| US7397123B2 (en) | 1994-05-27 | 2008-07-08 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for manufacturing the same |
| US7456486B2 (en) | 1994-05-27 | 2008-11-25 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for manufacturing the same |
| US7511377B2 (en) | 1994-05-27 | 2009-03-31 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for manufacturing the same |
| US7834420B2 (en) | 1994-05-27 | 2010-11-16 | Renesas Electronics Corp. | Semiconductor integrated circuit device and process for manufacturing the same |
| US7910427B1 (en) | 1994-05-27 | 2011-03-22 | Renesas Electronics Corporation | Semiconductor integrated circuit device and process for manufacturing the same |
| US8093681B2 (en) | 1994-05-27 | 2012-01-10 | Renesas Electronics Corporation | Semiconductor integrated circuit device and process for manufacturing the same |
| US8133780B2 (en) | 1994-05-27 | 2012-03-13 | Renesas Electronics Corporation | Semiconductor integrated circuit device and process for manufacturing the same |
| CN112490241A (zh) * | 2019-09-12 | 2021-03-12 | 株式会社东芝 | 半导体装置 |
| JP2021044434A (ja) * | 2019-09-12 | 2021-03-18 | 株式会社東芝 | 半導体装置 |
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