JPH01233726A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01233726A JPH01233726A JP6142788A JP6142788A JPH01233726A JP H01233726 A JPH01233726 A JP H01233726A JP 6142788 A JP6142788 A JP 6142788A JP 6142788 A JP6142788 A JP 6142788A JP H01233726 A JPH01233726 A JP H01233726A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に関するものであり、
特に高温の熱処理に耐え得る耐熱性配線を有する半導体
装置の製造方法に関するものである。
特に高温の熱処理に耐え得る耐熱性配線を有する半導体
装置の製造方法に関するものである。
第２Ａ図〜第２０図は耐熱配線工程における従来の半導
体装置の製造方法である。以下、この図を用いて従来の
方法を説明する。
体装置の製造方法である。以下、この図を用いて従来の
方法を説明する。
半導体基板たとえばシリコン基板ｌ上に、絶縁層２を熱
酸化、化学気相成長法（以下ＣＶＤという）等によ゛り
形成した後、写真製版、エツチングによりコンタクトホ
ール３を形成する。次にボロン（Ｂ）ないしフッ化ボロ
ン（ＢＦｚ）をイオン注入法１１等で８１基板１中に導
入してＰ’Ｓ！領域５を形成する（第２八図）。続いて
、チタン層６と窒化チタン層７をスパッタ法等で堆積す
る（第２Ｂ図）。
酸化、化学気相成長法（以下ＣＶＤという）等によ゛り
形成した後、写真製版、エツチングによりコンタクトホ
ール３を形成する。次にボロン（Ｂ）ないしフッ化ボロ
ン（ＢＦｚ）をイオン注入法１１等で８１基板１中に導
入してＰ’Ｓ！領域５を形成する（第２八図）。続いて
、チタン層６と窒化チタン層７をスパッタ法等で堆積す
る（第２Ｂ図）。
ここで窒化チタン層７は、後の１高温熱処理の際にＳ、
基板１と配線金属が反応するのを防止したり、表面不純
物濃度の低下を抑える。いわゆる、バリアメタルとして
働く、その後、ランプ加熱法等によりＳ、基板１°に接
したチタン層６をシリサイド化してチタンシリサイドＮ
８を設ける（第２Ｃ図）。
基板１と配線金属が反応するのを防止したり、表面不純
物濃度の低下を抑える。いわゆる、バリアメタルとして
働く、その後、ランプ加熱法等によりＳ、基板１°に接
したチタン層６をシリサイド化してチタンシリサイドＮ
８を設ける（第２Ｃ図）。
ここで、チタンシリサイド層８は配線層とＳ、基板との
間にオーミックコンタクトを取る役目をする。この後、
タングステン層９等の高融点金属層を設け、窒化チタン
Ｍ７と同時にパターニングする事により配線層１０を形
成する（第１０図）。
間にオーミックコンタクトを取る役目をする。この後、
タングステン層９等の高融点金属層を設け、窒化チタン
Ｍ７と同時にパターニングする事により配線層１０を形
成する（第１０図）。
配線層形成後には、平坦化処理等のために８５０℃以上
の高温熱処理が行なわれる事が多い。
の高温熱処理が行なわれる事が多い。
従来の半導体装置の製造方法は、以上のような工程にな
っているため、８５０℃以上の熱処理によってチタンシ
リサイド層中のチタンが基板奥深く拡散し、Ｐ型不純物
と化合する事により、キャリア濃度を減少させ、オーミ
ックコンタクトが得られないという問題点があった。
っているため、８５０℃以上の熱処理によってチタンシ
リサイド層中のチタンが基板奥深く拡散し、Ｐ型不純物
と化合する事により、キャリア濃度を減少させ、オーミ
ックコンタクトが得られないという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、高温熱処理後でもＳム基板表面に十分なキャ
リア濃度を与え、良好なオーミック特性を持つ耐熱性コ
ンタクトを有する半導体装置を提供することを目的とす
る。
たもので、高温熱処理後でもＳム基板表面に十分なキャ
リア濃度を与え、良好なオーミック特性を持つ耐熱性コ
ンタクトを有する半導体装置を提供することを目的とす
る。
この発明は、コンタクトホール内の８３基板にＰ型不純
物を導入する際に、後の処理によってチタンがＰ型不純
物と反応して実行的な濃度、すなわち、キャリア濃度が
著しく低下するのを防ぐため、ｌＸｌ０”／ｃ＋Ｊ以上
のＰ型不純物、たとえばボロンやフシ化ボロンをコンタ
クトホール部のＳ。
物を導入する際に、後の処理によってチタンがＰ型不純
物と反応して実行的な濃度、すなわち、キャリア濃度が
著しく低下するのを防ぐため、ｌＸｌ０”／ｃ＋Ｊ以上
のＰ型不純物、たとえばボロンやフシ化ボロンをコンタ
クトホール部のＳ。
基板表面にイオン注入法等により導入する工程を含む事
を特徴とする。
を特徴とする。
コンタクトホール中のＳｉｕ＋反にｌＸｌ０”／ｃｆｆ
１以上のＰ型不純物を導入する事により、後の熱処理で
Ｔｉが基板に拡散してＰ型不純物と反応し、Ｐ型キャリ
ア濃度を減少させても、まだ十分なＰ型キャリアが存在
するために、配線層とＳ、基板との間にオーミックコン
タクトを形成する事が可能である。
１以上のＰ型不純物を導入する事により、後の熱処理で
Ｔｉが基板に拡散してＰ型不純物と反応し、Ｐ型キャリ
ア濃度を減少させても、まだ十分なＰ型キャリアが存在
するために、配線層とＳ、基板との間にオーミックコン
タクトを形成する事が可能である。
以下、この発明の一実施例を図について説明する。第１
Ａ図〜第１Ｄ図は、本発明の一実施例による半導体装置
の製造方法を工程順に表わした断面図である。
Ａ図〜第１Ｄ図は、本発明の一実施例による半導体装置
の製造方法を工程順に表わした断面図である。
本実施例では、第１Ａ図において、ボロン、−フ。
化ボロン等のＰ型不純物をコンタクトホール３内のＳｔ
基板に１に高濃度ボロン注入法４等により導入する際に
、その導入密度をｌＸｌ０”／−以上とする。この程度
の量をＳｔ 基板表面に導入すると第１Ｄ図に示す配線
層形成後リンケイ酸ガラス等を用いた平坦化やデバイス
構造の三次元化の際に必要な高温熱処理後においてもオ
ーミックコンタクトを得るために十分必要なＰ型キャリ
ア濃度を維持する事が可能となる。ここで、たとえば、
２Ｘ１０”／−程度のＰ型不純物の導入では、熱処理に
よって拡散したチタンとＰ型不純物とが反応して、電気
的に活性なＰ型不純物濃度（Ｐ型キャリア濃度）が著し
く低下する。この様な場合、オーミンクコンタクトは得
られにくい、第ｔａ図〜第１０図の工程は第２Ｂ図〜第
２０図の工程と同様なのでここで説明は省略する。
基板に１に高濃度ボロン注入法４等により導入する際に
、その導入密度をｌＸｌ０”／−以上とする。この程度
の量をＳｔ 基板表面に導入すると第１Ｄ図に示す配線
層形成後リンケイ酸ガラス等を用いた平坦化やデバイス
構造の三次元化の際に必要な高温熱処理後においてもオ
ーミックコンタクトを得るために十分必要なＰ型キャリ
ア濃度を維持する事が可能となる。ここで、たとえば、
２Ｘ１０”／−程度のＰ型不純物の導入では、熱処理に
よって拡散したチタンとＰ型不純物とが反応して、電気
的に活性なＰ型不純物濃度（Ｐ型キャリア濃度）が著し
く低下する。この様な場合、オーミンクコンタクトは得
られにくい、第ｔａ図〜第１０図の工程は第２Ｂ図〜第
２０図の工程と同様なのでここで説明は省略する。
なお、上記実施例では、バリアメタルとして窒化チタン
層７、配線層にタングステン層９を用いたが、バリアメ
タル層には配線層とＳ、基板との反応を防いだり、不純
物の移動を抑えるものであれば窒化チタン層７に限らな
いし、配線層は後の高温熱処理に耐える材料、たとえば
モリブデン・タングステンシリサイド等の高融点金属で
あればタングステンに限定されない。
層７、配線層にタングステン層９を用いたが、バリアメ
タル層には配線層とＳ、基板との反応を防いだり、不純
物の移動を抑えるものであれば窒化チタン層７に限らな
いし、配線層は後の高温熱処理に耐える材料、たとえば
モリブデン・タングステンシリサイド等の高融点金属で
あればタングステンに限定されない。
また、上記実施例では、チタンシリサイド層８をコンタ
クト底部に設けた構造を示したが、コンタクト構造に限
られるものではなく、半導体活性領域全体に自己整合的
にチタンシリサイドを形成する。いわゆる、サリサイド
構造でも同様な効果を実現する。
クト底部に設けた構造を示したが、コンタクト構造に限
られるものではなく、半導体活性領域全体に自己整合的
にチタンシリサイドを形成する。いわゆる、サリサイド
構造でも同様な効果を実現する。
以上説明したとおり、この発明によれば、チタンシリサ
イド層を設けるＳｔ ｘ板上にｌＸｌ０’″／−以上の
高濃度のＰ型不純物を導入する事により、後の高温熱処
理によってチタンがシリコン基盤に拡散しＰ型不純物と
化合しても、まだ十分なＰ型キャリア濃度を維持でき、
オーミンク性を有する良好な配線層とＰ型Ｓ１頭城との
接続が得られる。
イド層を設けるＳｔ ｘ板上にｌＸｌ０’″／−以上の
高濃度のＰ型不純物を導入する事により、後の高温熱処
理によってチタンがシリコン基盤に拡散しＰ型不純物と
化合しても、まだ十分なＰ型キャリア濃度を維持でき、
オーミンク性を有する良好な配線層とＰ型Ｓ１頭城との
接続が得られる。
第１Ａ図〜第１Ｏ図はこの発明の一実施例による半導体
装置の製造方法を工程順に示した断面図、第２Ａ図〜第
２Ｄ図は従来の半導体装置の製造方法を工程順に示した
断面図である。 図においてｌはシリコン基板、２は絶縁膜、３はコンタ
クトホール、４は高濃度ボロン注入（１×１０１ｔｈ／
−以上）、５はＰ ” Ｓ ｌｔＩ域、６はチタン層
、７は窒化チタン層、８はチタンシリサイド層、９はタ
ングステン層、ｌＯは配線層、１１はボロン注入を示す
。 なお、各図中、同一符号は同一または相当部分を示す。
装置の製造方法を工程順に示した断面図、第２Ａ図〜第
２Ｄ図は従来の半導体装置の製造方法を工程順に示した
断面図である。 図においてｌはシリコン基板、２は絶縁膜、３はコンタ
クトホール、４は高濃度ボロン注入（１×１０１ｔｈ／
−以上）、５はＰ ” Ｓ ｌｔＩ域、６はチタン層
、７は窒化チタン層、８はチタンシリサイド層、９はタ
ングステン層、ｌＯは配線層、１１はボロン注入を示す
。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 半導体基板基板上の少なくとも一部の領域に絶縁層を
設ける工程と、 前記半導体基板の少なくとも表面露出部に１×１０＾１
＾６／ｃｍ＾２以上のＰ型不純物を導入する工程と、前
記半導体基板の少なくとも表面露出部にチタンシリサイ
ドを設ける工程と、 前記チタンシリサイド形成後、８５０℃以上の熱処理を
行う工程を含むことを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6142788A JPH01233726A (ja) | 1988-03-14 | 1988-03-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6142788A JPH01233726A (ja) | 1988-03-14 | 1988-03-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01233726A true JPH01233726A (ja) | 1989-09-19 |
Family
ID=13170761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6142788A Pending JPH01233726A (ja) | 1988-03-14 | 1988-03-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01233726A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7414291B2 (en) | 2004-04-06 | 2008-08-19 | Elpida Memory, Inc. | Semiconductor device and method of manufacturing the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5669844A (en) * | 1979-11-10 | 1981-06-11 | Toshiba Corp | Manufacture of semiconductor device |
| JPS6261345A (ja) * | 1985-09-11 | 1987-03-18 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS62122237A (ja) * | 1985-11-22 | 1987-06-03 | Hitachi Ltd | 半導体装置 |
-
1988
- 1988-03-14 JP JP6142788A patent/JPH01233726A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5669844A (en) * | 1979-11-10 | 1981-06-11 | Toshiba Corp | Manufacture of semiconductor device |
| JPS6261345A (ja) * | 1985-09-11 | 1987-03-18 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS62122237A (ja) * | 1985-11-22 | 1987-06-03 | Hitachi Ltd | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7414291B2 (en) | 2004-04-06 | 2008-08-19 | Elpida Memory, Inc. | Semiconductor device and method of manufacturing the same |
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