KR102377399B1 - 전력 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명의 일 관점에 의한 전력 반도체 소자는 실리콘 카바이드(SiC)의 반도체층과, 상기 반도체층 상의 게이트 절연층과, 상기 게이트 절연층 상의 게이트 전극층과, 전하의 수직 이동 경로를 제공하도록 상기 반도체층에 형성되고, 상기 적어도 하나의 게이트 전극층의 하부 방향으로 돌출된 돌출 부분을 포함하고, 제 1 도전형을 갖는 드리프트 영역과, 상기 적어도 하나의 게이트 전극층의 일측으로부터 상기 적어도 하나의 게이트 전극층의 하부로 연장되게 상기 반도체층에 형성되고, 제 2 도전형을 갖는 웰 영역과, 상기 적어도 하나의 게이트 전극층의 타측의 상기 반도체층의 일부에 형성되고, 제 2 도전형을 갖는 실딩 영역과, 상기 웰 영역 내에 또는 상기 웰 영역 상의 상기 반도체층에 형성되고, 제 1 도전형을 갖는 소오스 영역과, 상기 적어도 하나의 게이트 전극층의 일측에서 상기 소오스 영역에 연결되고, 상기 적어도 하나의 게이트 전극층의 타측에서 상기 드리프트 영역의 일부분과 접촉하여 쇼트키 배리어 다이오드를 형성하는 소오스 전극층을 포함한다.
Description
본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 전력 전달을 스위칭하기 위한 전력 반도체 소자(power semiconductor device) 및 그 제조 방법에 관한 것이다.
전력 반도체 소자는 고전압과 고전류 환경에서 동작하는 반도체 소자이다. 이러한 전력 반도체 소자는 고전력 스위칭이 필요한 분야, 예컨대 전력 변환, 전력 컨버터, 인버터 등에 이용되고 있다. 예를 들어, 전력 반도체 소자로는 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor), 전력(power) 모스펫(MOSFET, Metal Oxide Semiconductor Field Effect Transistor) 등을 들 수 있다. 이러한 전력 반도체 소자는 고전압에 대한 내압 특성이 기본적으로 요구되며, 최근에는 부가적으로 고속 스위칭 동작을 요하고 있다.
이에 따라, 기존 실리콘(Si) 대신 실리콘 카바이드(silicon carbide, SiC)를 이용한 전력 반도체 소자가 연구되고 있다. 실리콘 카바이드(SiC)는 실리콘에 비해 밴드갭이 높은 와이드갭 반도체 소재로서, 실리콘에 비해서 고온에서도 안정성을 유지할 수 있다. 나아가, 실리콘 카바이드는 절연 파계 전계가 실리콘에 비해서 매우 높아서 고전압에서도 안정적으로 동작을 할 수 있다. 따라서, 실리콘 카바이드는 실리콘에 비해 높은 항복전압을 가지면서도 열방출은 우수하여 고온에서 동작 가능한 특성을 나타낸다.
이러한 실리콘 카바이드를 이용한 전력 반도체 소자의 경우, 게이트 절연층 내 탄소 클러스터 형성으로 인한 음의 전하의 영향으로 실리콘 카바이드 표면의 밴드갭이 위로 상승하게 되어, 문턱전압이 높아지고 채널 저항이 높아지는 문제가 있다. 따라서, 고내압 전력 반도체 소자의 설계 시, 게이트 절연층 하부에 전계가 집중되어 게이트 절연층이 저하(degradation)되는 문제를 고려할 필요가 있다.
또한, 이러한 실리콘 카바이드를 이용한 전력 반도체 소자에 있어서, 스위칭 손실을 줄이기 위하여, 내장 다이오드를 사용하고 있으나, 내장 다이오드로는 스위칭 손실을 줄이는 데 한계가 있다.
본 발명은 전술한 문제점을 해결하기 위한 것으로서, 게이트 절연층의 전계 집중을 완화시키고 스위칭 손실을 줄여 신뢰성을 향상시킬 수 있는 실리콘 카바이드의 전력 반도체 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 전력 반도체 소자는 실리콘 카바이드(SiC)의 반도체층과, 상기 반도체층 상의 게이트 절연층과, 상기 게이트 절연층 상의 게이트 전극층과, 전하의 수직 이동 경로를 제공하도록 상기 반도체층에 형성되고, 상기 적어도 하나의 게이트 전극층의 하부 방향으로 신장된 돌출 부분을 포함하고, 제 1 도전형을 갖는 드리프트 영역과, 상기 적어도 하나의 게이트 전극층의 일측으로부터 상기 적어도 하나의 게이트 전극층의 하부로 연장되게 상기 반도체층에 형성되고, 제 2 도전형을 갖는 웰 영역과, 상기 적어도 하나의 게이트 전극층의 타측의 상기 반도체층의 일부에 형성되고, 제 2 도전형을 갖는 실딩 영역과, 상기 웰 영역 내에 또는 상기 웰 영역 상의 상기 반도체층에 형성되고, 제 1 도전형을 갖는 소오스 영역과, 상기 적어도 하나의 게이트 전극층의 일측에서 상기 소오스 영역에 연결되고, 상기 적어도 하나의 게이트 전극층의 타측에서 상기 드리프트 영역의 일부분과 접촉하여 쇼트키 배리어 다이오드를 형성하는 소오스 전극층을 포함한다.
상기 전력 반도체 소자에 따르면, 상기 쇼트키 배리어 다이오드를 형성하는 상기 드리프트 영역의 일부분은 상기 적어도 하나의 게이트 전극층의 타측에서, 상기 실딩 영역과 접하게 배치되고, 상기 소오스 전극층은 상기 적어도 하나의 게이트 전극층의 타측에서 상기 실딩 영역에 더 연결될 수 있다.
상기 전력 반도체 소자에 따르면, 상기 웰 영역에 연결되고 제 2 도전형을 갖는 웰 콘택 영역을 더 포함하고, 상기 소오스 전극층은 상기 웰 콘택 영역에 더 연결될 수 있다.
상기 전력 반도체 소자에 따르면, 상기 적어도 하나의 게이트 전극층은 일 방향으로 신장되고 나란하게 이격 배치된 복수의 게이트 전극층들을 포함하고, 상기 웰 영역의 일부분 및 상기 실딩 영역의 일부분은 상기 복수의 게이트 전극층들 사이에 번갈아 배치될 수 있다.
상기 전력 반도체 소자에 따르면, 상기 복수의 게이트 전극들 중 상기 실딩 영역의 일부분이 그 사이에 배치된 게이트 전극들 사이의 이격 거리는 상기 웰 영역의 일부분이 그 사이에 배치된 게이트 전극들 사이의 이격 거리보다 짧을 수 있다.
상기 전력 반도체 소자에 따르면, 상기 적어도 하나의 게이트 전극층 하부의 상기 반도체층에, 상기 소오스 영역에 접하게 형성된 채널 영역과, 상기 드리프트 영역 하부의 상기 반도체층에 제 1 도전형을 갖는 드레인 영역을 더 포함할 수 있다.
상기 전력 반도체 소자에 따르면, 상기 채널 영역은 반전 채널이 형성되도록 제 2 도전형을 갖고, 상기 채널 영역은 상기 웰 영역의 일부일 수 있다.
상기 전력 반도체 소자에 따르면, 상기 채널 영역은 축적 채널이 형성되도록 제 1 도전형을 갖고, 상기 채널 영역은 상기 드리프트 영역의 일부일 수 있다.
상기 전력 반도체 소자에 따르면, 상기 웰 영역은 상기 소오스 영역보다 상기 드리프트 영역의 상기 돌출 부분 방향으로 더 돌출되고, 상기 채널 영역은 상기 웰 영역의 돌출된 부분 상에 상기 소오스 영역과 접하게 형성될 수 있다.
상기 전력 반도체 소자에 따르면, 상기 드레인 영역은 제 1 도전형을 갖는 실리콘 카바이드의 기판으로 제공되고, 상기 드리프트 영역은 상기 드레인 영역 상에 에피택셜층으로 형성될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따른 전력 반도체 소자 및 그 제조 방법에 의하면, 게이트 절연층의 전계 집중을 완화시켜 전력 반도체 소자의 신뢰성을 향상시킬 수 있다.
물론 이러한 효과는 예시적인 것이고, 이러한 효과에 의해서 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자를 보여주는 사시도이다.
도 2는 도 1의 전력 반도체 소자의 II-II선에서 절취한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 전력 반도체 소자를 보여주는 사시도이다.
도 4 내지 도 7은 본 발명의 또 다른 실시예들에 따른 전력 반도체 소자들을 보여주는 단면도들이다.
도 8은 본 발명의 실시예들에 따른 전력 반도체 소자의 다이오드들의 특성을 보여주는 그래프이다.
도 2는 도 1의 전력 반도체 소자의 II-II선에서 절취한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 전력 반도체 소자를 보여주는 사시도이다.
도 4 내지 도 7은 본 발명의 또 다른 실시예들에 따른 전력 반도체 소자들을 보여주는 단면도들이다.
도 8은 본 발명의 실시예들에 따른 전력 반도체 소자의 다이오드들의 특성을 보여주는 그래프이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.
다르게 정의되지 않는 한, 여기에 사용된 모든 용어들은 해당기술 분야에서 통상의 지식을 가진 자에 의해서 통상적으로 이해되는 것과 같은 의미로 사용된다. 도면에서, 층 및 영역의 크기는 설명을 위해 과장되었고, 따라서 본 발명의 일반적인 구조들을 설명하기 위해 제공된다.
동일한 참조 부호들은 동일한 구성 요소를 나타낸다. 층, 영역, 또는 기판과 같은 한 구성이 다른 구성 상(on)에 있다고 지칭할 때, 그것은 다른 구성의 바로 상부에 있거나 또는 그 사이에 다른 개재된 구성이 또한 존재할 수 있는 것으로 이해될 것이다. 반면에, 한 구성이 다른 구성의 “바로 위에(directly on)” 있다라고 지칭할 때는 중간 개재 구성들이 존재하지 않는다고 이해된다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자(100)를 보여주는 사시도이고, 도 2는 도 1의 전력 반도체 소자(100)의 II-II선에서 절취한 단면도이다.
도 1 및 도 2를 참조하면, 전력 반도체 소자(100)는 적어도 반도체층(105), 게이트 절연층(118) 및 게이트 전극층(120)을 포함할 수 있다. 게이트 절연층(118)은 반도체층(105) 상에 형성되고, 게이트 전극층(120)은 게이트 절연층(118) 상에 형성될 수 있다. 예를 들어, 전력 반도체 소자(100)는 전력 모스펫(power MOSFET) 구조를 가질 수 있다.
반도체층(105)은 하나 또는 복수의 반도체 물질층을 지칭할 수 있으며, 예를 들어, 하나 또는 다층의 에피택셜층(epitaxial layer)을 지칭할 수도 있다. 나아가, 반도체층(105)은 반도체 기판 상의 하나 또는 다층의 에피택셜층을 지칭할 수도 있다.
예를 들어, 반도체층(105)은 실리콘 카바이드(silicon carbide, SiC)로 구성될 수 있다. 보다 구체적으로, 반도체층(105)은 적어도 하나의 실리콘 카바이드의 에피택셜층을 포함할 수 있다.
실리콘 카바이드(SiC)는 실리콘에 비해 밴드갭이 넓어, 실리콘에 비해서 고온에서도 안정성을 유지할 수 있다. 나아가, 실리콘 카바이드는 절연 파계 전계가 실리콘에 비해서 매우 높아서 고전압에서도 안정적으로 동작을 할 수 있다. 따라서, 실리콘 카바이드를 반도체층(105)으로 이용한 전력 반도체 소자(100)는 실리콘을 이용한 경우에 비해 높은 항복전압을 가지면서도 우수한 열방출 특성을 갖고, 고온에서도 안정적인 동작 특성을 나타낼 수 있다.
보다 구체적으로 보면, 반도체층(105)은 드리프트 영역(drift region, 107)을 포함할 수 있다. 드리프트 영역(107)은 제 1 도전형을 가질 수 있고, 반도체층(105)의 일부에 제 1 도전형의 불순물을 주입하여 형성될 수 있다. 예컨대, 드리프트 영역(107)은 제 1 도전형의 불순물을 실리콘 카바이드의 예피택셜층에 도핑하여 형성될 수 있다.
드리프트 영역(107)은 전하의 수직 이동 경로를 제공하도록 반도체층(105)에 형성될 수 있다. 나아가, 드리프트 영역(107)은 게이트 전극층(120)의 하부 방향으로 신장된 적어도 하나의 돌출 부분(107a)을 포함할 수 있다. 돌출 부분(107a)은 실질적으로 반도체층(105)의 표면 상으로 연장될 수 있다.
웰 영역(well region, 110)은 반도체층(105)에 드리프트 영역(107)의 적어도 일부에 접하도록 형성되고, 제 2 도전형을 가질 수 있다. 예를 들어, 웰 영역(110)은 반도체층(105) 또는 드리프트 영역(107) 내에 제 1 도전형의 반대인 제 2 도전형의 불순물을 도핑하여 형성될 수 있다.
예를 들어, 웰 영역(110)은 게이트 전극층(120)의 일측으로부터 게이트 전극층(120)의 하부로 연장되게 반도체층(105)에 형성될 수 있다, 보다 구체적으로 보면, 웰 영역(110)은 게이트 전극층(120)의 하부에서 드리프트 영역(107) 또는 그 돌출 부분(107a)과 접할 수 있다.
실딩 영역(shielding region, 111)은 게이트 전극층(120)의 타측의 반도체층(105)의 일부에 형성되고, 제 2 도전형을 갖도록 형성될 수 있다. 예를 들어, 실딩 영역(111)은 드리프트 영역(107) 내에 또는 반도체층(105)에 제 2 도전형의 불순물을 도핑하여 형성할 수 있다. 실딩 영역(111)의 제 2 도전형의 불순물의 도핑 농도는 웰 영역(110)의 도핑 농도와 같거나 또는 더 낮을 수 있다.
일부 실시예에서, 웰 영역(110)과 실딩 영역(111)은 드리프트 영역(107)에 서로 접하되, 드리프트 영역(107)의 돌출 부분(107a)을 사이에 두고 서로 반대측에 배치될 수 있다. 나아가, 실딩 영역(111)의 깊이는 웰 영역(110)의 깊이보다 얕게 형성될 수 있다.
게이트 전극층(120)의 타측에서 드리프트 영역(107)의 일부분은 실딩 영역(111)으로부터 노출될 수 있다. 예를 들어, 게이트 전극층(120)의 타측에서, 실딩 영역(111)은 게이트 전극층(120)의 신장 방향을 따라서 절단되어 배치될 수 있고, 이러한 절단된 부분에서 드리프트 영역(107)의 일부분이 노출될 수 있다. 나아가, 드리프트 영역(107)의 일부분은 드리프트 영역(107)의 돌출 부분(107a)이 게이트 전극층(120)의 타측으로 연장된 부분일 수 있다. 일부 실시예에서, 실딩 영역(111)과 노출된 드리프트 영역(107)의 일부분은 게이트 전극층(120)의 타측에서 서로 교대로 접하게 반복 배치될 수 있다.
소오스 영역(source region, 112)은 웰 영역(110) 상의 반도체층(105)에 또는 웰 영역(110) 내에 형성되고, 제 1 도전형을 가질 수 있다. 예를 들어, 소오스 영역(112)은 반도체층(105) 또는 웰 영역(110)에 제 1 도전형의 불순물을 도핑하여 형성될 수 있다. 소오스 영역(112)은 드리프트 영역(107)보다 제 1 도전형의 불순물이 보다 고농도로 도핑되어 형성될 수 있다. 예를 들어, 소오스 영역(112)은 실질적으로 반도체층(105)의 표면으로부터 웰 영역(110)의 소정 깊이로 형성될 수 있다.
부가적으로, 웰 콘택 영역(114)은 웰 영역(110)내에 연결되며 제 2 도전형을 갖도록 형성될 수 있다. 예를 들어, 웰 콘택 영역(114)은 웰 영역(110)으로부터 소오스 영역(112)을 관통하여 신장될 수 있다. 웰 콘택 영역(114)은 하나 또는 복수로 소오스 영역(112) 내에 형성될 수 있다. 웰 콘택 영역(114)은 소오스 전극층(140)과 연결 시 접촉 저항을 낮추기 위하여 웰 영역(110)보다 제 2 도전형의 불순물이 더 고농도로 도핑될 수 있다.
부가적으로, 드레인 영역(102)은 드리프트 영역(107) 하부의 반도체층(105)에 형성될 수 있고, 제 1 도전형을 가질 수 있다. 예를 들어, 드레인 영역(102)은 드리프트 영역(107)보다 고농도로 도핑될 수 있다.
일부 실시예에서, 드레인 영역(102)은 제 1 도전형을 갖는 실리콘 카바이드의 기판으로 제공될 수도 있다. 이 경우, 드레인 영역(102)은 반도체층(105)의 일부로 이해되거나 또는 반도체층(105)과 별개의 기판으로 이해될 수도 있다. 이 경우, 드리프트 영역(107)은 드레인 영역(102), 즉 실리콘 카바이드의 단결정 기판 상에 에피택셜층으로 형성될 수 있다.
채널 영역(110a)은 게이트 전극층(120) 하부의 반도체층(105)에 소오스 영역(112)에 접하게 형성될 수 있다. 예를 들어, 채널 영역(110a)은 드리프트 영역(107) 및 소오스 영역(112) 사이의 반도체층(105)에 형성될 수 있다. 보다 구체적으로 보면, 채널 영역(110a)은 드리프트 영역(107)의 돌출 부분(107a) 및 소오스 영역(112) 사이의 반도체층(105)에 형성될 수 있다.
예를 들어, 채널 영역(110a)은 반전 채널(inversion channel)이 형성되도록 제 2 도전형을 가질 수 있다. 채널 영역(110a)은 소오스 영역(112) 및 드리프트 영역(107)과 반대되는 도핑 타입을 갖기 때문에, 채널 영역(110a)은 소오스 영역(112) 및 드리프트 영역(107)과 다이오드 정션 접합을 형성할 수 있다. 따라서, 채널 영역(110a)은 통상적인 상황에서는 전하의 이동을 허용하지 않지만, 게이트 전극층(120)에 동작 전압이 인가된 경우, 그 내부에 반전 채널이 형성되어 전하의 이동을 허용할 수 있게 된다.
예를 들어, 채널 영역(110a)은 웰 영역(110)의 일부일 수 있다. 보다 구체적으로 보면, 채널 영역(110a)은 게이트 전극층(120) 하부에 인접한 웰 영역(110)의 일부일 수 있다. 이 경우, 채널 영역(110a)은 웰 영역(110)과 일체로 또는 연속적으로 연결되게 형성될 수 있다. 채널 영역(110)의 제 2 도전형의 불순물의 도핑 농도는 웰 영역(110)의 다른 부분과 같거나, 또는 문턱 전압 조절을 위하여 다를 수도 있다.
게이트 절연층(118)은 반도체층(105)의 적어도 일부 상에 형성될 수 있다. 예를 들어, 게이트 절연층(118)은 적어도 채널 영역(110a) 상에 형성될 수 있다. 보다 구체적으로, 게이트 절연층(118)은 채널 영역(110a) 및 드리프트 영역(107)의 돌출 부분들(107a) 상에 형성될 수 있다.
예를 들어, 게이트 절연층(118)은 실리콘 산화물, 실리콘 카바이드의 산화물, 실리콘 질화물, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물 등의 절연물을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다.
적어도 하나의 게이트 전극층(120)은 게이트 절연층(118) 상에 형성될 수 있다. 예를 들어, 게이트 전극층(120)은 적어도 채널 영역(110a) 상에 형성될 수 있다. 보다 구체적으로, 게이트 전극층(120)은 채널 영역(110a) 및 드리프트 영역(107)의 돌출 부분들(107a) 상에 형성될 수 있다.
예를 들어, 게이트 전극층(120)은 적절한 도전물, 예컨대 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다.
층간 절연층(130)은 게이트 전극층(120) 상에 형성될 수 있다. 예를 들어, 층간 절연층(130)은 적절한 절연물, 예컨대 산화층, 질화층 또는 이들의 적층 구조를 포함할 수 있다.
소오스 전극층(140)은 소오스 영역(112)에 연결되고, 나아가 드리프트 영역(107)의 일부분과 접하여 쇼트키 배리어 다이오드(schottky barrier diode, SBD)를 형성할 수 있다. 예를 들어, 소오스 전극층(140)은 층간 절연층(130) 상에 형성되고, 게이트 전극층(120)의 일측에서 소오스 영역(112)에 연결되고, 게이트 전극층(120)의 타측에서 드리프트 영역(107)의 일부분과 접하여 쇼트키 배리어 다이오드(SBD)를 형성할 수 있다.
쇼트키 배리어 다이오드(SBD)는 금속과 반도체의 접합에 의해서 생기는 쇼트키 장벽을 이용한 다이오드를 지칭할 수 있다. 전력 반도체 소자(100)에는 이러한 쇼트키 배리어 다이오드(SBD) 외에도 바디 다이오드가 기생적으로 형성될 수 있다. 예를 들어, 웰 영역(110)과 드리프트 영역(107) 사이에 바디 다이오드가 형성될 수 있다. 이러한 바디 다이오드는 서로 다른 극성의 반도체가 접합하여 형성된 PN 다이오드의 하나일 수 있다.
도 8에 도시된 바와 같이, 쇼트키 배리어 다이오드(SBD)는 PN 다이오드에 비해서 순방향 전압(VF)이 낮으면서 스위칭 특성이 빠른 것을 알 수 있다. 이러한 쇼트키 배리어 다이오드(SBD)는 전력 반도체 소자(100)의 동작에서 바디 다이오드와 더불어 스위칭 손실을 감소시킬 수 있다. 예를 들어, 쇼트키 배리어 다이오드(SBD)와 바디 다이오드는 전력 반도체 소자(100)의 동작에서 프리 휠링 다이오드(free- wheeling diode)로 기능할 수 있다.
쇼트키 배리어 다이오드(SBD)를 형성하는 드리프트 영역(107)의 일부분은 게이트 전극층(120)의 타측에서 실딩 영역(111)과 접하게 배치될 수 있다. 이 경우, 소오스 전극층(140)은 게이트 전극층(120)의 타측에서 실딩 영역(111)에 더 연결될 수 있다. 나아가, 소오스 전극층(140)은 웰 콘택 영역(114)에 더 연결될 수 있다. 예를 들어, 소오스 전극층(140)은 적절한 도전물, 금속 등으로 형성될 수 있다.
보다 구체적으로 보면, 소오스 전극층(140)은 게이트 전극층(120)의 상부로부터 게이트 전극층(120)의 양측으로 신장될 수 있다. 이에 따라, 소오스 전극층(140)은 게이트 전극층(120)의 일측에서 소오스 영역(112) 및 웰 콘택 영역(114)에 공통으로 연결되고, 게이트 전극층(120)의 타측에서 실딩 영역(111) 및 드리프트 영역(107)의 일부분에 공통으로 연결될 수 있다.
일부 실시예에서, 게이트 전극층(120)은 일 방향으로 신장되어 라인 타입으로 형성될 수 있다. 이 경우, 웰 영역(110) 및 소오스 영역(112)도 게이트 전극층(120)을 따라서 일 방향으로 신장되게 형성될 수 있다.
전술한 전력 반도체 소자(100)에 있어서, 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지되 n형 및 p형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형은 n형이면 제 2 도전형이 p형이고, 그 반대일 수도 있다.
보다 구체적으로, 전력 반도체 소자(100)가 N형 모스펫인 경우, 드리프트 영역(107)은 N- 영역이고, 소오스 영역(112) 및 드레인 영역(102)은 N+ 영역이고, 웰 영역(110), 채널 영역(110a) 및 실딩 영역(111)은 P- 영역이고, 웰 콘택 영역(114)은 P+ 영역일 수 있다.
전력 반도체 소자(100)의 동작 시, 전류는 드레인 영역(102)으로부터 드리프트 영역(107)의 돌출 부분들(107a)을 따라서 대체로 수직 방향으로 흐르고, 이어서 채널 영역(110a)을 통해서 소오스 영역(112)으로 흐를 수 있다.
전술한 전력 반도체 소자(100)에 있어서, 실딩 영역(111)은 웰 영역(110)과 전하 공유(charge sharing)를 하여 게이트 절연층(118)으로 전계가 집중되는 것을 완화시킬 수 있다. 나아가, 실딩 영역(111)이 소오스 전극층(140)에 연결되어 있기 때문에, 플로팅 된 경우에 비해서 전하 공유의 속도 및 효율을 더 높일 수 있다. 따라서, 실딩 영역(111)은 전력 반도체 소자(100)의 내압 특성을 향상시켜 동작 신뢰성을 높일 수 있다.
한편, 실딩 영역(111)은 전하의 이동 경로가 되는 드리프트 영역(107)의 돌출 부분(107a)에 접하게 형성되기 때문에 정션 저항을 증가 시킬 우려가 있다. 하지만, 이 실시예에서, 실딩 영역(111)은 게이트 전극층(120)의 외측에 형성되기 때문에, 정션 저항에 크게 영향을 끼치지 않을 수 있다.
따라서, 전력 반도체 소자(100)는 스위칭 손실을 줄이고, 게이트 절연층(118)에 걸리는 전계 마진을 높여, 높은 동작 신뢰성을 확보할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 전력 반도체 소자(100a)를 보여주는 사시도이다. 전력 반도체 소자(100a)는 도 1 및 도 2의 전력 반도체 소자(100)에 일부 구성을 부가한 것으로서 서로 참조할 수 있는 바 실시예들에서 중복된 설명은 생략된다.
도 3을 참조하면, 복수의 게이트 전극층들(120)이 반도체층(105) 상에 나란하게 이격 배치될 수 있다. 반도체층(105)과 게이트 전극층들(120) 사이에는 게이트 절연층(118)이 개재될 수 있다.
하나의 게이트 전극층(120)을 기준으로 보면, 웰 영역(110)은 그 게이트 전극층(120)의 일측으로부터 그 하부로 연장되게 반도체층(105)에 형성되고, 실딩 영역(111)은 그 게이트 전극층(120)의 타측의 반도체층(105)에 형성될 수 있다.
병렬 배치된 게이트 전극층들(120)을 기준으로 보면, 웰 영역(110)의 일부분 및 실딩 영역(111)의 일부분은 게이트 전극층들(120) 사이에 번갈아 배치된 것으로 볼 수 있다. 보다 구체적으로 보면, 웰 영역(110)은 인접한 두 게이트 전극층들(120)의 사이의 반도체층(105)으로부터 그 두 게이트 전극층들(120) 하부로 연장되게 형성될 수 있다. 실딩 영역(111)은 그 두 게이트 전극층들(120)의 외측의 반도체층(105)에 또는 그 두 게이트 전극층들(120)과 인접한 다른 두 게이트 전극층들(120)과의 사이의 반도체층(105)에 형성될 수 있다.
나아가, 게이트 전극층들(120)의 신장 방향을 따라서, 도 1에 도시된 바와 같이, 실딩 영역(111)과 드리프트 영역(107)의 일부분이 교대로 서로 접하게 반복 배치될 수 있다. 따라서, 소오스 전극층(140)은 실딩 영역(111)과 접하면서 또한 드리프트 영역(107)의 일부분과 접하여 쇼트키 배리어 다이오드(SBD)를 형성할 수 있다.
일부 실시예에서, 실딩 영역(111)이 그 사이에 배치된 게이트 전극층들(120) 사이의 이격 거리(D2)는 웰 영역(110)의 일부분이 그 사이에 배치된 게이트 전극층들(120) 사이의 이격 거리(D1) 보다 짧을 수 있다. 이와 같이 실딩 영역(111)이 배치된 부분에서 게이트 전극층들(120) 사이의 이격 거리(D1)를 짧게 함으로써, 게이트 전극층들(120)의 배치 밀도를 높일 수 있다.
일부 실시예에서, 게이트 전극층들(120)은 일 방향으로 신장된 라인 타입으로 형성될 수 있다. 이 경우, 웰 영역(110) 및 소오스 영역(112)도 일 방향으로 나란하게 신장될 수 있다.
이 실시예에 따른 전력 반도체 소자(100a)에 따르면, 게이트 전극층들(120) 사이에 조밀하게 실딩 영역(111)을 배치하고, 소오스 전극층(140)을 게이트 전극층들(120) 사이를 통해서 실딩 영역(111) 및 드리프트 영역(107)의 일부분에 연결함으로써, 동작 신뢰성도 높이고 집적도도 높일 수 있다.
도 4 내지 도 7은 본 발명의 또 다른 전력 반도체 소자들(100b, 100c, 100d, 100e)을 보여주는 단면도들이다. 전력 반도체 소자들(100b, 100c, 100d, 100e)은 도 2의 전력 반도체 소자(100a)에서 일부 구성을 변형한 것이므로, 도 1 내지 도 3의 전력 반도체 소자들(100, 100a)을 참조할 수 있고 실시예들간의 중복된 설명은 생략된다. 특히, 전력 반도체 소자들(100b, 100c, 100d, 100e)은 채널 구조에서 변형이 있으므로, 이 부분에 대해서만 설명하고 나머지는 전력 반도체 소자들(100, 100a)을 참조할 수 있다.
도 4를 참조하면, 전력 반도체 소자(100b)에서, 소오스 영역(112)은 웰 영역(110) 상의 반도체층(105)에 형성되고, 소오스 영역(112)의 일단은 웰 영역(110)으로부터 노출될 수 있다. 예를 들어, 게이트 전극층(120) 하부에서 웰 영역(110) 및 소오스 영역(112)의 일단은 서로 정렬되게 형성되고, 드리프트 영역(107)에 공통으로 접할 수 있다.
채널 영역(107b)은 드리프트 영역(107) 및 소오스 영역(112) 사이의 반도체층(105)에 형성될 수 있다. 예를 들어, 채널 영역(107b)은 드리프트 영역(107)의 돌출 부분(107a) 및 소오스 영역(112) 사이의 반도체층(105)에 형성될 수 있다. 채널 영역(107b)은 축적 채널(accumulation channel)이 형성되도록 제 1 도전형을 가질 수 있다.
예를 들어, 채널 영역(107b)은 소오스 영역(112) 및 드리프트 영역(107)과 동일한 도핑 타입을 가질 수 있다. 이 경우, 소오스 영역(112), 채널 영역(107b) 및 드리프트 영역(107)은 통상적으로(normally) 전기적으로 연결될 수 있는 구조이다. 하지만, 실리콘 카바이드의 반도체층(105) 구조에서, 탄소 클러스터가 게이트 절연층(118)에 형성되면서 발생된 음의 차지(negative charge)의 영향으로 채널 영역(107b)의 밴드가 위로 휘면서 포텐셜 장벽이 형성된다. 이에 따라, 게이트 전극층(120)에 동작 전압이 인가된 경우에만, 채널 영역(107b)에 전하 또는 전류의 흐름을 허용하는 축적 채널이 형성될 수 있다.
따라서, 채널 영역(107b)에 축적 채널을 형성하기 위해 게이트 전극층(120)에 인가되어야 하는 문턱 전압은 통상적인 반전 채널을 형성하기 위해서 게이트 전극층(120)에 인가되어야 하는 문턱 전압보다 크게 낮을 수 있다.
일부 실시예에서, 채널 영역(107b)은 드리프트 영역(107)의 일부일 수 있다. 보다 구체적으로 보면, 채널 영역(107b)은 드리프트 영역(107)의 돌출 부분(107a)의 일부일 수 있다. 예를 들어, 채널 영역(107b)은 드리프트 영역(107)과 일체로 형성될 수 있다. 채널 영역(107b)의 제 1 도전형의 불순물의 도핑 농도는 드리프트 영역(107)의 다른 부분과 같거나, 또는 문턱 전압 조절을 위하여 다를 수도 있다.
도 5를 참조하면, 전력 반도체 소자(100c)에서, 게이트 전극층(120)의 하부에서, 소오스 영역(112)의 일단은 웰 영역(110)으로부터 노출되고, 웰 영역(110)의 일단으로부터 후퇴되게 형성될 수 있다. 반대로, 웰 영역(110)이 소오스 영역(112)보다 돌출되게 형성된 것으로 이해될 수도 있다.
이 경우, 웰 영역(110), 소오스 영역(112) 및 게이트 전극층(120) 사이의 홈 부분에 드리프트 영역(107)이 연장되게 형성될 수 있다. 나아가, 채널 영역(107b1)은 소오스 영역(112)에 접하게 웰 영역(110)의 돌출된 부분 상에 형성되고, 제 1 도전형을 갖도록 형성될 수 있다. 이러한 구조는 채널 영역(107b1)이 게이트 전극층(120) 및 웰 영역(110) 사이에 한정되게 할 수 있다. 채널 영역(107b1)은 드리프트 영역(107)의 일부일 수 있고, 도 3의 채널 영역(107b)에 대한 설명을 참조할 수 있다.
도 6을 참조하면, 전력 반도체 소자(100d)에 있어서, 웰 영역(110)은 소오스 영역(112)보다 드리프트 영역(107)의 돌출 부분(107a) 방향으로 돌출되고, 그 단부에 게이트 전극층(120) 방향으로 신장된 탭 부분을 포함할 수 있다.
채널 영역(107b2)은 웰 영역(110)의 적어도 돌출된 부분 상의 반도체층(105)에 형성될 수 있다. 나아가, 채널 영역(107b2)은 웰 영역(110)의 돌출된 부분과 탭 부분 위에 굴절 형상으로 형성될 수도 있다. 이러한 구조는 채널 영역(107b2)이 게이트 전극층(120) 및 웰 영역(110) 사이에 보다 한정되게 할 수 있다. 채널 영역(107b2)은 드리프트 영역(107)의 일부일 수 있고, 도 3의 채널 영역(107b)에 대한 설명을 참조할 수 있다.
도 7을 참조하면, 소오스 영역(112)의 적어도 일부분은 웰 영역(110)으로부터 이격되고, 웰 영역(110)은 소오스 영역(112)보다 드리프트 영역(107)의 돌출 부분(107a) 방향으로 돌출되고, 그 단부에 탭 부분을 포함할 수 있다. 나아가, 드리프트 영역(107)의 돌출 부분(107a)은 소오스 영역(112)의 하부 및 웰 영역(110) 사이로 더 신장될 수 있다.
채널 영역(107b3)은 적어도 웰 영역(110)의 탭 부분 상에 소오스 영역(112)에 접하게 형성될 수 있다. 나아가, 채널 영역(107b3)은 소오스 영역(112)의 하부 및 웰 영역(110a) 사이의 드리프트 영역(107)으로 더 신장되어 형성될 수 있다. 예를 들어, 채널 영역(107b3)은 드리프트 영역(107)의 일부일 수 있고, 도 3의 채널 영역(107b)에 대한 설명을 참조할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 전력 반도체 소자
102: 드레인 영역
105: 반도체층
107: 드리프트 영역
110: 웰 영역
111: 실딩 영역
112: 소오스 영역
118: 게이트 절연층
120: 게이트 전극층
130: 층간 절연층
140: 소오스 전극층
102: 드레인 영역
105: 반도체층
107: 드리프트 영역
110: 웰 영역
111: 실딩 영역
112: 소오스 영역
118: 게이트 절연층
120: 게이트 전극층
130: 층간 절연층
140: 소오스 전극층
Claims (10)
- 실리콘 카바이드(SiC)의 반도체층;
상기 반도체층 상의 게이트 절연층;
상기 게이트 절연층 상의 적어도 하나의 게이트 전극층;
전하의 수직 이동 경로를 제공하도록 상기 반도체층에 형성되고, 상기 적어도 하나의 게이트 전극층의 하부 방향으로 신장된 돌출 부분을 포함하고, 제 1 도전형을 갖는 드리프트 영역;
상기 적어도 하나의 게이트 전극층의 일측으로부터 상기 적어도 하나의 게이트 전극층의 하부로 연장되게 상기 반도체층에 형성되고, 제 2 도전형을 갖는 웰 영역;
상기 적어도 하나의 게이트 전극층의 타측의 상기 반도체층의 일부에 형성되고, 제 2 도전형을 갖는 실딩 영역;
상기 웰 영역 내에 또는 상기 웰 영역 상의 상기 반도체층에 형성되고, 제 1 도전형을 갖는 소오스 영역; 및
상기 적어도 하나의 게이트 전극층의 일측에서 상기 소오스 영역에 연결되고, 상기 적어도 하나의 게이트 전극층의 타측에서 상기 드리프트 영역의 일부분과 접촉하여 쇼트키 배리어 다이오드를 형성하는 소오스 전극층을 포함하고,
상기 소오스 전극층과 접촉하는 상기 드리프트 영역의 일부분과 상기 실딩 영역은 상기 적어도 하나의 게이트 전극층의 신장 방향을 따라 교대로 서로 접하게 반복 배치되고,
상기 실딩 영역의 제2 도전형의 불순물의 도핑 농도는 상기 웰 영역의 제2 도전형의 불순물의 도핑 농도보다 낮은 전력 반도체 소자. - 제 1 항에 있어서,
상기 쇼트키 배리어 다이오드를 형성하는 상기 드리프트 영역의 일부분은 상기 적어도 하나의 게이트 전극층의 타측에서, 상기 실딩 영역과 접하게 배치되고,
상기 소오스 전극층은 상기 적어도 하나의 게이트 전극층의 타측에서 상기 실딩 영역에 더 연결된,
전력 반도체 소자. - 제 1 항에 있어서,
상기 웰 영역에 연결되고 제 2 도전형을 갖는 웰 콘택 영역을 더 포함하고,
상기 소오스 전극층은 상기 웰 콘택 영역에 더 연결된,
전력 반도체 소자. - 제 1 항에 있어서,
상기 적어도 하나의 게이트 전극층은 상기 신장 방향으로 신장되고 나란하게 이격 배치된 복수의 게이트 전극층들을 포함하고,
상기 웰 영역의 일부분 및 상기 실딩 영역의 일부분은 상기 복수의 게이트 전극층들 사이에 번갈아 배치된,
전력 반도체 소자. - 제 4 항에 있어서,
상기 복수의 게이트 전극들 중 상기 실딩 영역의 일부분이 그 사이에 배치된 게이트 전극들 사이의 이격 거리는 상기 웰 영역의 일부분이 그 사이에 배치된 게이트 전극들 사이의 이격 거리보다 짧은,
전력 반도체 소자. - 제 1 항에 있어서,
상기 적어도 하나의 게이트 전극층 하부의 상기 반도체층에, 상기 소오스 영역에 접하게 형성된 채널 영역; 및
상기 드리프트 영역 하부의 상기 반도체층에 제 1 도전형을 갖는 드레인 영역을 더 포함하는,
전력 반도체 소자. - 제 6 항에 있어서,
상기 채널 영역은 반전 채널이 형성되도록 제 2 도전형을 갖고,
상기 채널 영역은 상기 웰 영역의 일부인,
전력 반도체 소자. - 제 6 항에 있어서,
상기 채널 영역은 축적 채널이 형성되도록 제 1 도전형을 갖고,
상기 채널 영역은 상기 드리프트 영역의 일부인,
전력 반도체 소자. - 제 8 항에 있어서,
상기 웰 영역은 상기 소오스 영역보다 상기 드리프트 영역의 상기 돌출 부분 방향으로 더 돌출되고,
상기 채널 영역은 상기 웰 영역의 돌출된 부분 상에 상기 소오스 영역과 접하게 형성되는,
전력 반도체 소자. - 제 6 항에 있어서,
상기 드레인 영역은 제 1 도전형을 갖는 실리콘 카바이드의 기판으로 제공되고,
상기 드리프트 영역은 상기 드레인 영역 상에 에피택셜층으로 형성되는,
전력 반도체 소자.
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