JP2019012762A - 半導体装置及びその製造方法 - Google Patents

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良 神田
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Abstract

【課題】飽和電圧Ｖｃｅ（ｓａｔ）を低減することができる半導体装置及び半導体装置の製造方法を提供する。【解決手段】一実施の形態によれば、半導体装置１は、上面を有する半導体基板５０と、上面に形成されたトレンチ２０の内部に設けられたトレンチ電極２２と、トレンチ電極２２と半導体基板５０との間に設けられたトレンチ絶縁膜２１と、を備え、半導体基板５０は、ドリフト層１０と、電界緩和用フローティング層２８と、ホールバリア層１１と、ボディ層１２と、エミッタ層１３と、を有し、エミッタ層１３、ボディ層１２及びホールバリア層１１は、電界緩和用フローティング層２８によって、ドリフト層１０と隔てられ、ボディ層１２に形成された反転層を通過するキャリアの経路は、ボディ層１２、ホールバリア層１１、電界緩和用フローティング層２８の非反転領域、及びドリフト層１０を含んでいる。【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、例えば、トレンチゲート構造を有するＩＧＢＴを含む半導体装置及びその製造方法に関する。
ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）の飽和電圧Ｖｃｅ（ｓａｔ）を低減する方法として、例えば、Ｐ型のボディ層直下に、Ｎ型のホールバリア層を形成することが挙げられる。このような構成とすることにより、ホールがエミッタ電極に取り込まれにくくし、キャリア密度を高くすることができる。よって、飽和電圧Ｖｃｅ（ｓａｔ）を低減することができる。
特許第５６９８３０２号公報 特許第４７２３８１６号公報 特許第５８３１５９８号公報
図１９に示すように、トレンチ２０の内部にトレンチ絶縁膜２１を介して形成されたトレンチ電極２２の間に、Ｎ−型のドリフト層１０、Ｎ型のホールバリア層１１、Ｐ型のボディ層１２及びＮ＋型のエミッタ層１３を順に積層させたＩＧＢＴにおいて、Ｐ型のボディ層１２直下に形成されたホールバリア層１１の不純物濃度を高くすると、飽和電圧Ｖｃｅ（ｓａｔ）を低減することができる。しかしながら、ボディ層１２とホールバリア層１１との界面の電界が強くなり、コレクタエミッタ間の耐圧が低下してしまうという問題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、上面を有する半導体基板と、前記上面に形成されたトレンチの内部に設けられたトレンチ電極と、前記トレンチ電極と前記半導体基板との間に設けられたトレンチ絶縁膜と、を備え、前記半導体基板は、第１導電型の第１半導体層と、前記第１半導体層上に設けられ、前記トレンチ電極の下端が到達した第２導電型のフローティング層と、前記フローティング層上に設けられ、前記トレンチ絶縁膜に接した第１導電型のバリア層と、前記バリア層上に設けられ、前記トレンチ絶縁膜に接した第２導電型の第２半導体層と、前記第２半導体層上に設けられた第１導電型の第３半導体層と、を有し、前記第３半導体層、前記第２半導体層及び前記バリア層は、前記フローティング層によって、前記第１半導体層と隔てられ、前記第２半導体層に形成された反転層を通過するキャリアの経路は、前記第２半導体層、前記バリア層、前記フローティング層の非反転領域、及び前記第１半導体層を含んでいる。
前記一実施の形態によれば、飽和電圧Ｖｃｅ（ｓａｔ）を低減することができる半導体装置及び半導体装置の製造方法を提供することができる。
実施形態１に係る半導体装置を例示した断面図である。 実施形態１に係る半導体装置のキャリアの経路を例示した図である。 実施形態１に係る半導体装置のオン状態における電位分布を例示した図である。 実施形態１に係る半導体装置のオン状態における電位分布を例示したグラフである。 実施形態１に係る半導体装置の製造方法を例示した工程断面図であり、トレンチの形成工程を示す。 実施形態１に係る半導体装置の製造方法を例示した工程断面図であり、トレンチ絶縁膜の形成工程及びトレンチ電極を形成するためのポリシリコンの堆積工程を示す。 実施形態１に係る半導体装置の製造方法を例示した工程断面図であり、トレンチ電極を形成するためのポリシリコンのエッチングバック工程及びボディ層の形成工程を示す。 実施形態１に係る半導体装置の製造方法を例示した工程断面図であり、ホールバリア層及び電界緩和用フローティング層の形成工程を示す。 実施形態１に係る半導体装置の製造方法を例示した工程断面図であり、エミッタ層の形成工程を示す。 実施形態１に係る半導体装置の製造方法を例示した工程断面図であり、層間絶縁層の形成工程を示す。 実施形態１に係る半導体装置の製造方法を例示した工程断面図であり、コンタクト溝、貫通溝及びエミッタ配線層の形成工程を示す。 実施形態２に係る半導体装置を例示した断面図である。 実施形態３に係る半導体装置を例示した断面図である。 実施形態４に係る半導体装置を例示した断面図である。 実施形態５に係る半導体装置を例示した断面図である。 実施形態６に係る半導体装置を例示した断面図である。 実施形態７に係る半導体装置を例示した断面図である。 実施形態８に係る半導体装置を例示した断面図である。 ＩＧＢＴの半導体層を例示した断面図である。
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
（実施形態１：構成）
実施形態１に係る半導体装置及び半導体装置の製造方法を説明する。まず、実施形態１に係る半導体装置の構成を説明する。図１は、実施形態１に係る半導体装置を例示した断面図である。
図１に示すように、半導体装置１は、半導体基板５０を備えている。半導体基板５０は、ドリフト層１０、電界緩和用フローティング層２８、ホールバリア層１１、ボディ層１２、エミッタ層１３を有している。半導体基板５０は、例えば、シリコンを含んだシリコン基板である。なお、半導体基板５０は、シリコンを含んだ基板に限らず、他の半導体材料を含むものでもよい。半導体基板５０の主面を上面という。半導体基板５０は、上面を有している。ドリフト層１０を第１半導体層ともいう。ボディ層１２を第２半導体層ともいう。エミッタ層１３を第３半導体層ともいう。電界緩和用フローティング層２８をフローティング層ともいう。ホールバリア層１１をバリア層ともいう。
トレンチ２０（２０ａ、２０ｂ及び２０ｃ、以下、２０ａ〜２０ｃという。）は、半導体基板５０の上面に形成されている。図においては、複数のトレンチ２０ａ〜２０ｃが形成されているが、トレンチ２０という場合は、トレンチ２０ａ〜２０ｃのいずれかに限定せずに総称したものを意味している。
トレンチ２０は、半導体基板５０の上面に平行な面内で一方向に延在している。一方向に延在したトレンチ２０は、半導体基板５０の上面に複数設けられてもよい。複数のトレンチ２０は、半導体基板５０の上面に平行な面内において、一方向に直交する他方向に並んで配置されている。
ここで、半導体装置１を説明するために、ＸＹＺ直交座標軸系を導入する。半導体基板５０の上面に直交する方向をＺ軸方向とする。便宜上、＋Ｚ軸方向を上方、−Ｚ軸方向を下方という。なお、ＸＹＺ直交座標軸の各方向、並びに、上方及び下方は、半導体装置１を説明するための便宜上の方向であり、半導体装置１を使用する場合に、半導体基板５０の上面が、＋Ｚ軸方向及び上方を向いていることに限定するものではない。半導体基板５０の上面に平行な面内の一方向をＹ軸方向とする。よって、トレンチ２０が延びる一方向は、Ｙ軸方向となっている。半導体基板５０の上面に平行な面内において一方向と直交する他方向をＸ軸方向とする。複数のトレンチ２０は、Ｘ軸方向に並んで形成されている。
複数のトレンチ２０のうち、他方向、すなわちＸ軸方向の両側からトレンチ２０で挟まれたトレンチ２０を、トレンチ２０ａという。トレンチ２０ａの一方側及び他方側、すなわち、トレンチ２０ａの＋Ｘ軸方向側及び−Ｘ軸方向側のトレンチ２０を、トレンチ２０ｂ及びトレンチ２０ｃという。
トレンチ絶縁膜２１（２１ａ、２１ｂ及び２１ｃ、以下、２１ａ〜２１ｃという。）は、トレンチ２０の内面に形成されている。図においては、複数のトレンチ絶縁膜２１ａ〜２１ｃが形成されているが、トレンチ絶縁膜２１という場合は、トレンチ絶縁膜２１ａ〜２１ｃのいずれかに限定せずに総称したものを意味している。
トレンチ絶縁膜２１は、材料として、例えば、シリコン酸化膜を含んでいる。なお、トレンチ絶縁膜２１は、シリコン酸化膜以外の絶縁膜を含んでいてもよい。トレンチ２０ａの内面に形成されたトレンチ絶縁膜２１を、トレンチ絶縁膜２１ａという。また、トレンチ２０ｂの内面に形成されたトレンチ絶縁膜２１を、トレンチ絶縁膜２１ｂといい、トレンチ２０ｃの内面に形成されたトレンチ絶縁膜２１を、トレンチ絶縁膜２１ｃという。
トレンチ電極２２（２２ａ、２２ｂ及び２２ｃ、以下、２２ａ〜２２ｃという。）は、半導体基板５０の上面に形成されたトレンチ２０の内部に設けられている。図においては、複数のトレンチ電極２２ａ〜２２ｃが形成されているが、トレンチ電極２２という場合は、トレンチ電極２２ａ〜２２ｃのいずれかに限定せずに総称したものを意味している。
トレンチ電極２２は、トレンチ２０の内部に、トレンチ絶縁膜２１を介して形成されている。よって、トレンチ絶縁膜２１は、トレンチ電極２２と半導体基板５０との間に設けられている。トレンチ電極２２は、導電材料として、例えば、ポリシリコンを含んでいる。したがって、トレンチ電極２２は、トレンチ２０の内部に導電材料が埋め込まれたものとなっている。
トレンチ電極２２は、トレンチ２０と同様に、一方向、すなわち、Ｙ軸方向に延在している。複数のトレンチ２０に導電材料が埋め込まれることにより、複数のトレンチ電極２２が設けられてもよい。複数のトレンチ電極２２が設けられた場合には、各トレンチ電極２２は、他方向、すなわち、Ｘ軸方向に並んで配置される。トレンチ２０ａの内部に形成されたトレンチ電極２２を、トレンチ電極２２ａという。また、トレンチ２０ｂの内部に形成されたトレンチ電極２２を、トレンチ電極２２ｂといい、トレンチ２０ｃの内部に形成されたトレンチ電極２２を、トレンチ電極２２ｃという。
コンタクト溝３０は、半導体基板５０の上面に形成されている。コンタクト溝３０は、半導体基板５０の上面に平行な面内において、一方向、すなわち、Ｙ軸方向に延びるように形成されている。コンタクト溝３０は、トレンチ２０と並んで配置されている。複数のトレンチ２０が形成されている場合には、コンタクト溝３０は、例えば、隣り合うトレンチ２０の間に配置されている。例えば、コンタクト溝３０は、トレンチ２０ａとトレンチ２０ｂとの間及びトレンチ２０ａとトレンチ２０ｃとの間に設けられている。コンタクト溝３０は、トレンチ２０よりもＺ軸方向の長さが小さくなっている。すなわち、コンタクト溝３０の深さは、トレンチ２０の深さよりも小さくなっている。
図１に示すように、隣り合うトレンチ電極２２の間の半導体基板５０は、電界緩和用フローティング層２８、ホールバリア層１１、ボディ層１２及びエミッタ層１３を含んでいる。電界緩和用フローティング層２８の下方には、ドリフト層１０が設けられている。
ドリフト層１０は、例えば、Ｎ型不純物が低濃度にドープされたＮ−型の半導体層である。
便宜上、Ｎ型、Ｎ−型及びＮ＋型を第１導電型といい、Ｐ型、Ｐ−型及びＰ＋型を第２導電型という。なお、Ｎ型、Ｎ−型及びＮ＋型を第２導電型といい、Ｐ型、Ｐ−型及びＰ＋型を第１導電型としてもよい。また、Ｎ型不純物が低濃度にドープされていることを、Ｎ−型といい、Ｎ型不純物が高濃度にドープされていることを、Ｎ＋型といい、Ｎ型不純物が低濃度より高く、高濃度より低くドープされていることを、Ｎ型という。同様に、Ｐ型不純物が低濃度にドープされていることを、Ｐ−型といい、Ｐ型不純物が高濃度にドープされていることを、Ｐ＋型といい、Ｐ型不純物が低濃度より高く、高濃度より低くドープされていることを、Ｐ型という。
電界緩和用フローティング層２８は、ドリフト層１０上に設けられている。なお、電界緩和用フローティング層２８は、側面をドリフト層１０に覆われてもよいし、上面の一部をドリフト層１０に覆われてもよい。
電界緩和用フローティング層２８は、トレンチ２０の下端を覆っている。よって、トレンチ電極２２の下端は、トレンチ絶縁膜２１を介して、電界緩和用フローティング層２８に覆われている。電界緩和用フローティング層２８には、トレンチ２０の下端、及びトレンチ電極２２の下端が到達している。電界緩和用フローティング層２８は、トレンチ絶縁膜２１に接している。電界緩和用フローティング層２８は、Ｐ型不純物がドープされたＰ型の半導体層である。例えば、電界緩和用フローティング層２８の不純物濃度を、１×１０１６／ｃｍ３以下としてもよい。電界緩和用フローティング層２８の不純物濃度は、ボディ層１２の不純物濃度よりも小さくてもよい。
複数のトレンチ２０が形成され、複数のトレンチ電極２２が設けられている場合には、電界緩和用フローティング層２８は、複数のトレンチ２０の下端及び複数のトレンチ電極２２の下端を覆うように、複数のトレンチ電極２２の下端に渡って設けられている。電界緩和用フローティング層２８は、複数のトレンチ電極２２の下端を連続的に覆っている。よって、隣り合うトレンチ電極２２の下端を覆った電界緩和用フローティング層２８は、隣り合うトレンチ電極２２の間の部分と、電界緩和用フローティング層２８よりも下方の部分とを隔てている。
ホールバリア層１１は、電界緩和用フローティング層２８上に設けられている。ホールバリア層１１は、トレンチ２０の側面に設けられたトレンチ絶縁膜２１に接している。ホールバリア層１１とドリフト層１０との間に、電界緩和用フローティング層２８は設けられている。そして、ホールバリア層１１は、電界緩和用フローティング層２８によって、ドリフト層１０と隔てられている。ホールバリア層１１は、例えば、Ｎ型不純物がドープされたＮ型の半導体層である。例えば、ホールバリア層１１の不純物濃度を１×１０１７〜１×１０１８／ｃｍ３に高濃度化してもよい。また、ホールバリア層１１の不純物濃度は、ドリフト層１０の不純物濃度よりも大きくしてもよい。なお、ホールバリア層１１の不純物濃度は、１×１０１６／ｃｍ３前後でもよい。ホールバリア層１１を、バリア層ともいう。
複数のトレンチ２０が形成され、複数のトレンチ電極２２が設けられている場合には、ホールバリア層１１は、隣り合うトレンチ２０の間に設けられている。ホールバリア層１１の下面は、電界緩和用フローティング層２８によって覆われている。
ボディ層１２は、ホールバリア層１１上に設けられている。ボディ層１２は、トレンチ２０の側面に設けられたトレンチ絶縁膜２１に接している。ボディ層１２は、例えば、Ｐ型不純物がドープされたＰ型の半導体層である。ボディ層１２の不純物濃度を、電界緩和用フローティング層２８の不純物濃度よりも大きくしてもよい。
ボディ層１２には、コンタクト溝３０の下端が位置している。ボディ層１２の下面は、ホールバリア層１１に接している。ボディ層１２とドリフト層１０との間に、ホールバリア層１１及び電界緩和用フローティング層２８は設けられている。ボディ層１２と電界緩和用フローティング層２８との間に、ホールバリア層１１は設けられている。よって、ボディ層１２は、ホールバリア層１１によって、電界緩和用フローティング層２８と隔てられている。複数のトレンチ２０が形成され、複数のトレンチ電極２２が設けられている場合には、ボディ層１２は、隣り合うトレンチ２０の間に設けられている。ボディ層１２の下面は、ホールバリア層１１によって覆われている。
エミッタ層１３は、ボディ層１２上に設けられている。エミッタ層１３は、トレンチ２０の側面に設けられたトレンチ絶縁膜２１に接してもよい。例えば、エミッタ層１３は、トレンチ２０ａの側面に設けられたトレンチ絶縁膜２１ａに接している。また、エミッタ層１３は、トレンチ２０と、そのトレンチ２０に隣り合うコンタクト溝３０との間に渡って設けられている。例えば、エミッタ層１３は、トレンチ２０ａとコンタクト溝３０との間に設けられている。エミッタ層１３は、例えば、Ｎ型不純物が高濃度にドープされたＮ＋型の半導体層である。
半導体装置１において、エミッタ層１３、ボディ層１２及びホールバリア層１１は、電界緩和用フローティング層２８によって、ドリフト層１０と隔てられている。
トレンチ電極２２が複数設けられた場合に、エミッタ層１３、ボディ層１２及びホールバリア層１１は、隣り合うトレンチ電極２２の間に設けられている。そして、電界緩和用フローティング層２８は、隣り合うトレンチ電極２２の下端に渡って設けられている。
図１に示すように、トレンチ電極２２ａのＸ軸方向における両側にトレンチ電極２２ｂ及びトレンチ電極２２ｃが設けられた場合に、トレンチ電極２２ａ及びトレンチ電極２２ｂの間には、ホールバリア層１１、ボディ層１２及びエミッタ層１３が設けられている。同様に、トレンチ電極２２ａ及びトレンチ電極２２ｃの間には、ホールバリア層１１、ボディ層１２及びエミッタ層１３が設けられている。そして、トレンチ電極２２ｂ、トレンチ電極２２ａ及びトレンチ電極２２ｃの下端に渡って電界緩和用フローティング層２８が設けられている。
トレンチ電極２２ｂの＋Ｘ軸方向側及びトレンチ電極２２ｃの−Ｘ軸方向側は、ドリフト層１０によって覆われている。すなわち、トレンチ電極２２ｂの＋Ｘ軸方向側及びトレンチ電極２２ｃの−Ｘ軸方向側において、ドリフト層１０は、半導体基板５０の上面の一部になっている。
半導体装置１は、半導体基板５０、トレンチ絶縁膜２１及びトレンチ電極２２の他、層間絶縁層３１、エミッタ配線層３２、フィールドストップ層、コレクタ層及びコレクタ配線層を備えてもよい。
層間絶縁層３１は、半導体基板５０上及びトレンチ電極２２上に設けられている。層間絶縁層３１は、半導体基板５０におけるドリフト層１０、ボディ層１２上及びエミッタ層１３上に設けられている。層間絶縁層３１には、貫通溝３３が設けられている。貫通溝３３は、層間絶縁層３１を貫通するように形成されている。貫通溝３３は、コンタクト溝３０に連通している。層間絶縁層３１は、絶縁材料として、例えば、シリコン酸化膜を含んでいる。なお、層間絶縁層３１は、シリコン酸化膜以外の絶縁材料を含んでいてもよい。
エミッタ配線層３２は、層間絶縁層３１上に設けられている。エミッタ配線層３２は、コンタクト３４を介してボディ層１２と接続している。コンタクト３４は、層間絶縁層３１を貫通した貫通溝３３及びボディ層１２に形成されたコンタクト溝３０の内部に設けられている。よって、コンタクト３４の下端は、ボディ層１２の上端よりも下方に位置している。また、コンタクト３４とボディ層１２との間にコンタクト層が設けられてもよい。コンタクト層は、例えば、Ｐ型不純物が高濃度にドープされたＰ＋型の半導体層である。
エミッタ配線層３２及びコンタクト３４は、導電材料として、例えば、アルミニウム（Ａｌ）を含んでいる。なお、エミッタ配線層３２及びコンタクト３４は、アルミニウム以外の導電材料を含んでもよい。また、エミッタ配線層３２及びコンタクト３４と、層間絶縁層３１及びボディ層１２との間に、バリアメタルが設けられてもよい。
ドリフト層１０の下方に図示しないフィールドストップ層が設けられてもよい。フィールドストップ層は、例えば、Ｎ型不純物がドープされたＮ型の半導体層である。フィールドストップ層の下方に図示しないコレクタ層が設けられてもよい。コレクタ層は、例えば、Ｐ型不純物がドープされたＰ型の半導体層である。コレクタ層の下方に、コレクタ配線層が設けられてもよい。コレクタ配線層は、導電材料として、例えば、アルミニウム（Ａｌ）を含んでいる。なお、コレクタ配線層は、アルミニウム以外の導電材料を含んでもよい。
（実施形態１：動作）
次に、本実施形態に係る半導体装置１の動作を説明する。
図２は、実施形態１に係る半導体装置のキャリアの経路を例示した図である。図３は、実施形態１に係る半導体装置のオン状態における電位分布を例示した図であり、電位分布を等高線及び色の濃淡で示している。図４は、実施形態１に係る半導体装置のオン状態における電位分布を例示したグラフであり、図３のＡＡ線におけるＺ軸方向の電位の分布を示している。図２に示すように、トレンチ電極２２ａに正の電圧を印加することにより、トレンチ絶縁膜２１ａの近傍のボディ層１２にチャネルとなる反転領域６１ａを形成する。このように、トレンチ電極２２ａは、ゲート電極の機能を有しており、トレンチ絶縁膜２１ａは、ゲート絶縁膜の機能を有している。トレンチ絶縁膜２１ａの近傍の電界緩和用フローティング層２８にも反転領域６１ｂが形成される。なお、反転領域６１ａ及び６１ｂを反転層ともいう。また、反転領域６１ａ及び６１ｂ以外の部分を非反転領域という。ボディ層１２は、反転領域６１ａ及び非反転領域を含んでいる。電界緩和用フローティング層２８は、反転領域６１ｂ及び非反転領域を含んでいる。
本実施形態の半導体装置１は、トレンチ絶縁膜２１ａに接するように、エミッタ層１３の下方にボディ層１２が形成されている。よって、エミッタ層１３の下方において、トレンチ絶縁膜２１ａに接したボディ層１２には、反転領域６１ａが形成される。これにより、半導体装置１を導通状態（ＯＮ時）にした場合に、エミッタ層１３から放出されたキャリア６２は、エミッタ層１３から直下のボディ層１２に向かって、−Ｚ軸方向に進む。キャリア６２は、例えば、電子である。
エミッタ層１３から−Ｚ軸方向に進んで反転領域６１ａに到達した電子は、そのまま、反転領域６１ａに沿って下方に進み、ホールバリア層１１に到達する。ホールバリア層１１に到達した電は、トレンチ絶縁膜２１ａに沿ってホールバリア層１１を下方に進み、電界緩和用フローティング層２８に到達する。また、ホールバリア層１１に到達した電子は、トレンチ絶縁膜２１ａから遠ざかるようにある程度広がって進み、電界緩和用フローティング層２８に到達してもよい。ここで、チャネル電流の経路に電界緩和用フローティング層２８が含まれている。
しかしながら、本実施形態においては、電界緩和用フローティング層２８の不純物濃度を所定の濃度以下に抑えている。これにより、コレクタ側からエミッタ側へ上下方向に電界が形成されている。図３及び図４に示すように、オン状態において、コレクタ側とエミッタ側の間の電圧は、コレクタ方向に向かって上昇している。つまり、コレクタ側からエミッタ側へ上下方向に電界が形成されている。これにより、チャネルを通ってきた電子は、コレクタに向かって流れていく。よって、電界緩和用フローティング層２８に到達した電子は、形成された電界によって、ドリフト層１０まで到達することができる。このとき、キャリア６２（電子）は、電界緩和用フローティング層２８の非反転領域を通過する。このように、ボディ層１２に形成された反転領域６１ａを通過するキャリアの経路は、ボディ層１２、ホールバリア層１１、電界緩和用フローティング層２８の非反転領域、及びドリフト層１０を含んでいる。
また、電界緩和用フローティング層２８をホールバリア層１１の直下に形成することにより、ホールバリア層１１とボディ層１２と間の電界を緩和することができる。さらに、電界緩和用フローティング層２８によって、トレンチ２０の下端を覆うように形成している。これにより、トレンチ２０の下端の電界を緩和することができる。
本来、トレンチ２０の下端をＰ型の半導体層で覆ってしまうと、チャネルの経路が塞がれ、電子による電流が流れなくなると考えられる。しかしながら、電界緩和用フローティング層２８に含まれる不純物濃度を低濃度とすることで、電子を通り抜けるようにすることができる。すなわち、キャリアが電界緩和用フローティング層２８の中の非反転領域を通過する。
図１に示すように、トレンチ電極２２は複数設けられ、トレンチ電極２２ａには、ボディ層１２におけるトレンチ絶縁膜２１ａに接した部分に反転層を形成するゲート電圧が印加されている。このように、ゲート電圧が印加されたトレンチ電極２２を、第１トレンチ電極Ｇという。
一方、トレンチ電極２２ｂ及びトレンチ電極２２ｃには、ドリフト層１０とエミッタ層１３との間を導通させるエミッタ電圧が印加されている。このように、エミッタ電圧が印加されたトレンチ電極２２を、第２トレンチ電極Ｅという。
半導体装置１は、第１トレンチ電極Ｇと、第２トレンチ電極Ｅとを有している。そして、第２トレンチ電極Ｅは、第１トレンチ電極Ｇを挟むように、第１トレンチ電極Ｇの一方側（＋Ｘ軸方向側）及び他方側（−Ｘ軸方向側）の両側に設けられている。
エミッタ層１３、ボディ層１２及びホールバリア層１１は、隣り合う第１トレンチ電極Ｇと第２トレンチ電極Ｅとの間に設けられている。電界緩和用フローティング層２８は、第１トレンチ電極Ｇ及び第１トレンチ電極を挟む両側の第２トレンチ電極Ｅの下端に渡って設けられている。
（実施形態１：製造方法）
次に、本実施形態に係る半導体装置１の製造方法を説明する。図５〜図１１は、実施形態１に係る半導体装置１の製造方法を例示した工程断面図であり、図５は、トレンチ２０の形成工程を示す。図６は、トレンチ絶縁膜２１の形成工程及びトレンチ電極２２を形成するためのポリシリコンの堆積工程を示す。図７は、トレンチ電極２２を形成するためのポリシリコンのエッチングバック工程及びボディ層１２の形成工程を示す。図８は、ホールバリア層１１及び電界緩和用フローティング層２８の形成工程を示す。図９は、エミッタ層１３の形成工程を示す。図１０は、層間絶縁層３１の形成工程を示す。図１１は、コンタクト溝３０、貫通溝３３及びエミッタ配線層３２の形成工程を示す。
図５に示すように、まず、半導体基板５０として、例えば、Ｎ−型シリコン単結晶のウエハを準備する。例えば、不純物としてリンが低濃度にドープされた半導体基板５０を用意する。半導体基板５０は、Ｎ−型のドリフト層１０を含んでいる。なお、半導体基板５０は、シリコンを材料としたものに限らず、他の半導体を材料としたものでもよい。そして、図示しないパターニングされたハードマスク膜等を用いて、例えば、異方性ドライエッチングにより、半導体基板５０の上面にトレンチ２０を形成する。トレンチ２０を半導体基板の上面に平行な面内における一方向、すなわち、Ｙ軸方向に延在するように形成する。トレンチ２０を複数形成してもよい。その後、例えば、ウェットエッチング等により、ハードマスク膜等を除去する。
次に、図６に示すように、例えば、熱酸化等により、半導体基板５０の上面及びトレンチ２０の内面に所定の厚さの絶縁膜５２を形成する。絶縁膜５２のうち、トレンチ２０の内面に形成されている部分は、トレンチ絶縁膜２１となる。このようにして、トレンチ２０の内面にトレンチ絶縁膜２１を形成する。
次に、トレンチ２０の内部を埋め込むように、半導体基板５０における絶縁膜５２上及びトレンチ２０の内部における絶縁膜５２上に、例えば、ＣＶＤ等により、導電膜５３を堆積させる。導電膜５３は、例えば、リンがドープされたドープドポリシリコン（Ｄｏｐｅｄ Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）膜である。次に、例えば、ドライエチング等により、導電膜５３を絶縁膜５２までエッチバックする。このようにして、トレンチ絶縁膜２１が形成されたトレンチ２０の内部にトレンチ電極２２を形成する。
次に、ウェットエッチング等により、トレンチ２０の外部における半導体基板５０上の絶縁膜５２を除去する。これにより、トレンチ２０の内部にトレンチ絶縁膜２１を残留させる。ウェットエッチングは、例えば、フッ酸を含むエッチング液を用いる。
次に、図７に示すように、半導体基板５０の上面上にレジスト膜５１を形成し、パターニングする。そして、パターニングされたレジスト膜５１をマスクとして、イオン注入等することにより、ドリフト層１０上にボロン等のＰ型不純物を導入する。これにより、隣り合うトレンチ電極２２の間のドリフト層１０上にボディ層１２を形成する。また、レジスト膜５１をマスクとして、イオン注入等することにより、ボディ層１２の下方にリン等のＮ型不純物を導入する。これにより、ボディ層１２の下方にホールバリア層１１を形成する。ホールバリア層１１を形成する際には、ボディ層１２に形成されるチャネルが消滅しないように、高加速（例えば、５００ｋｅｖ〜２Ｍｅｖ）で深くイオン注入する。ホールバリア層１１の不純物濃度を、ドリフト層１０の不純物濃度よりも大きくする。例えば、ホールバリア層１１の不純物濃度を１×１０１７〜１×１０１８／ｃｍ３に高濃度化する。その後、アッシング等により、レジスト膜５１を除去する。
次に、図８に示すように、パターニングされたレジスト膜５４を形成する。そして、レジスト膜５５をマスクとして、イオン注入等することにより、ホールバリア層１１の下方及びドリフト層１０の上方にボロン等のＰ型不純物を導入する。これにより、ドリフト層１０上に電界緩和用フローティング層２８を形成する。電界緩和用フローティング層２８を形成する際には、高加速（例えば、１Ｍｅｖ〜２Ｍｅｖ）で深くイオン注入する。トレンチ電極２２の下端が、トレンチ絶縁膜２１を介して、電界緩和用フローティング層２８に覆われるように形成する。また、電界緩和用フローティング層２８の不純物濃度を、ボディ層１２の不純物濃度よりも小さくする。例えば、トレンチ２０の下端付近の不純物濃度を、１×１０１６／ｃｍ３以下とする。その後、アッシング等により、レジスト膜５４を除去する。
次に、図９に示すように、パターニングされたレジスト膜５５を形成する。そして、レジスト膜５５をマスクとして、イオン注入等行うことにより、ヒ素等のＮ型不純物を導入する。これにより、ボディ層１２上にエミッタ層１３を形成する。その後、アッシング等により、レジスト膜５５を除去する。
このように、ドリフト層１０上に設けられ、トレンチ電極２２の下端が到達した電界緩和用フローティング層２８、電界緩和用フローティング層２８上に設けられたホールバリア層１１、ホールバリア層１１上に設けられたボディ層１２、及び、ボディ層１２上に設けられたエミッタ層１３を、半導体基板５０に形成する際に、エミッタ層１３、ボディ層１２及びホールバリア層１１が、電界緩和用フローティング層２８によって、ドリフト層１０と隔てられるように形成する。
そして、図１０に示すように、半導体基板５０上に、例えば、ＣＶＤ等により、層間絶縁層３１を形成する。層間絶縁層３１は、例えば、ＰＳＧ（Ｐｈｏｓｐｈｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜等のシリコン酸化膜を含んでいる。なお、層間絶縁層３１としては、ＰＳＧ膜のほか、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ−Ｏｎ−Ｇｌａｓｓ）膜または、これらの複合膜等でもよい。
次に、層間絶縁層３１上に、図示しないパターニングされたレジスト膜等を形成する。そして、パターニングされたレジスト膜等を用いて、例えば、異方性ドライエッチング等により、層間絶縁層３１に貫通溝３３を形成する。このようにして、半導体基板５０上に形成した層間絶縁層３１を貫通する貫通溝３３を形成する。
その後、アッシング等により、不要になったレジスト膜を除去する。続いて、例えば、層間絶縁層３１を用いて、異方性ドライエッチングにより、貫通溝３３に連通し、ボディ層１２に到達するコンタクト溝３０を形成する。
例えば、コンタクト溝３０及びコンタクト溝３０を介して、Ｐ型不純物をイオン注入することにより、ボディ層１２にコンタクト層３５を形成する。
次に、スパッタリング等により、例えば、層間絶縁層３１上、貫通溝３３及びコンタクト溝３０の内部に、ボディ層１２と接続するように、アルミニウム等のメタル層を形成する。これにより、層間絶縁層３１上にエミッタ配線層３２が形成される。貫通溝３３及びコンタクト溝３０の内部にコンタクト３４が形成される。
このように、貫通溝３３及びコンタクト溝３０を介して、ボディ層１２と接続するエミッタ配線層３２を層間絶縁層３１上に形成する。なお、メタル層を形成する前に、層間絶縁層３１上、貫通溝３３の内面及びコンタクト溝３０の内面に、バリアメタル膜を形成してもよい。
また、ドリフト層１０の下方にフィールドストップ層及びコレクタ層を形成する。さらに、コレクタ層に接するコレクタ配線層を形成する。このようにして、半導体装置１が製造される。
次に、実施形態１の効果を説明する。
本実施形態の半導体装置１では、電界緩和用フローティング層２８をホールバリア層１１の直下に形成している。これにより、ホールバリア層１１とボディ層１２の電界を緩和することができる。また、電界緩和用フローティング層２８によって、トレンチ２０の下端を覆うように形成している。これにより、トレンチ２０の下端の電界を緩和することができる。
また、電界緩和用フローティング層２８をホールバリア層１１の直下に形成しているので、ホールバリア層１１の不純物濃度を高濃度化することができる。これにより、耐圧を確保しながら、ホールバリア効果を最大限引き出すことができ、飽和電圧Ｖｃｅ（ｓａｔ）を低減することができる。
もともと、飽和電圧Ｖｃｅ（ｓａｔ）を低減する方法として、ボディ層１２の直下にホールバリア層１１を形成し、ホールがエミッタ配線層３２に取り込まれることを抑制している。これにより、キャリア密度を上昇させている。このような場合に、ホールバリア層１１の不純物濃度を高濃度化することにより、飽和電圧Ｖｃｅ（ｓａｔ）をさらに低減することができると考えられてきた。しかしながら、単に、ホールバリア層１１の不純物濃度を高濃度化すると、ボディ層１２とホールバリア層１１との界面の電界が強くなり、コレクタエミッタ間の耐圧が低下してしまう恐れがある。よって、ホールバリア層１１の不純物濃度を高濃度化することができなかった。
これに対して、本実施形態の半導体装置１では、電界緩和用フローティング層２８をホールバリア層１１の直下に形成しているので、ホールバリア層１１とボディ層１２の電界を緩和することができ、ホールバリア層１１の不純物濃度を高濃度化することができる。よって、飽和電圧Ｖｃｅ（ｓａｔ）を低減することができる。
なお、トレンチ２０の下端を電界緩和用フローティング層２８で覆ってしまうと、チャネルの経路が塞がれ、電子による電流が流れなくなると考えられるが、電界緩和用フローティング層２８の不純物濃度を低濃度とすることで、電子を通り抜けるようにすることができる。すなわち、キャリアは、電界緩和用フローティング層２８の中の非反転領域を通過する。
（実施形態２）
次に、実施形態２に係る半導体装置を説明する。実施形態２は、実施形態１のトレンチ電極２２ａ〜ｃに、トレンチ電極２２を＋Ｘ軸方向及び−Ｘ軸方向に追加した例である。図１２は、実施形態２に係る半導体装置を例示した断面図である。
図１２に示すように、半導体装置２は、第１トレンチ電極Ｇ及び第１トレンチ電極Ｇの両側に設けられた第２トレンチ電極Ｅを挟むように、一方側の第２トレンチ電極Ｅの一方側、及び、他方側の第２トレンチ電極Ｅの他方側に、さらに、第２トレンチ電極Ｅが設けられている。
具体的には、半導体装置２は、Ｘ軸方向に並んで、複数のトレンチ電極２２が設けられている。そして、＋Ｘ軸方向に順に、トレンチ電極２２ｅ、トレンチ電極２２ｃ、トレンチ電極２２ａ、トレンチ電極２２ｂ及びトレンチ電極２２ｄが設けられている。各トレンチ電極２２は、第２トレンチ電極Ｅ、第２トレンチ電極Ｅ、第１トレンチ電極Ｇ、第２トレンチ電極Ｅ及び第２トレンチ電極Ｅに対応している。さらに設けられた第２トレンチＥ、すなわち、トレンチ電極２２ｄの下端及びトレンチ電極２２ｅの下端は、電界緩和用フローティング層２８によって覆われていない。
本実施形態によれば、第２トレンチ電極Ｅを実施形態１の構成に追加して配置することにより、第１トレンチ電極Ｇの下端の電界をさらに緩和することができ、耐圧を向上させることができる。これ以外の構成及び効果は、実施形態１の記載に含まれている。
（実施形態３）
次に、実施形態３に係る半導体装置を説明する。実施形態３は、実施形態１の第２トレンチ電極Ｅの一方側及び他方側をキャリア蓄積用フローティング層１８によって覆われた例である。図１３は、実施形態３に係る半導体装置を例示した断面図である。
図１３に示すように、半導体装置３では、第２トレンチ電極Ｅは、第１トレンチ電極Ｇを挟むように、第１トレンチ電極Ｇの一方側（＋Ｘ軸方向側）及び他方側（−Ｘ軸方向側）の両側に設けられている。そして、キャリア蓄積用フローティング層１８は、一方側の第２トレンチ電極Ｅ（トレンチ電極２２ｂ）の一方側、及び、他方側の第２トレンチ電極Ｅ（トレンチ電極２２ｃ）の他方側のドリフト層１０上に形成されている。よって、電界緩和用フローティング層２８は、第１トレンチ電極Ｇ及び第１トレンチ電極Ｇを挟む両側の第２トレンチ電極Ｅの下端に渡って設けられるとともに、キャリア蓄積用フローティング層１８と繋がっている。
なお、電界緩和用フローティング層２８とキャリア蓄積用フローティング層１８とを同じフローティング層として形成してもよい。すなわち、略同一の不純物濃度及び導電型を有するフローティング層としてもよい。フローティング層という場合には、電界緩和用フローティング層２８またはキャリア蓄積用フローティング層１８に限定せずに総称したものを意味している。
具体的には、トレンチ電極２２ｃからトレンチ電極２２ｂまでの領域を囲むように、トレンチ電極２２ｂの＋Ｘ軸方向側、トレンチ電極２２ｃの−Ｘ軸方向側及びトレンチ電極２２ｃの下端からトレンチ電極２２ｂの下端に渡って、フローティング層が設けられている。トレンチ電極２２ｂの＋Ｘ軸方向側及びトレンチ電極２２ｃの−Ｘ軸方向側に設けられたフローティング層は、キャリア蓄積用フローティング層１８である。
本実施形態によれば、従来から設けられていたキャリア蓄積用フローティング層１８と、電界緩和用フローティング層２８の両方とも形成している。これにより、トレンチ電極２２の下端の電界をさらに緩和し、耐圧を向上させることができる。これ以外の構成及び効果は、実施形態１及び２の記載に含まれている。
（実施形態４）
次に、実施形態４に係る半導体装置を説明する。実施形態４は、隣り合う第１トレンチ電極Ｇ、及び、隣り合う第２トレンチ電極Ｅが設けられた例である。図１４は、実施形態４に係る半導体装置を例示した断面図である。
図１４に示すように、半導体装置４においては、第１トレンチ電極Ｇ及び第２トレンチ電極Ｅは複数設けられ、隣り合う第１トレンチ電極Ｇ、及び、隣り合う第２トレンチ電極Ｅが設けられている。そして、隣り合う第１トレンチ電極Ｇの間には、エミッタ層１３、ボディ層１２及びホールバリア層１１が設けられている。隣り合う第２トレンチ電極Ｅの間には、ボディ層１２及びホールバリア層１１が設けられている。電界緩和用フローティング層２８は、隣り合う第１トレンチ電極Ｇ及び隣り合う第２トレンチ電極Ｅの下端に渡って設けられている。
隣り合う第１トレンチ電極Ｇのうちの一方の第１トレンチ電極Ｇから見て、エミッタ層１３、ボディ層１２及びホールバリア層１１が設けられた側の反対側には、キャリア蓄積用フローティング層１８が設けられている。
隣り合う第２トレンチ電極Ｅのうちの一方の第２トレンチ電極Ｅから見て、ボディ層１２及びホールバリア層１１が設けられた側の反対側には、キャリア蓄積用フローティング層１８が設けられている。ドリフト層１０の下方には、フィールドストップ層２６が設けられ、フィールドストップ層２６の下方には、コレクタ層２７が設けられている。
本実施形態によれば、隣り合う第１トレンチ電極Ｇ及び隣り合う第２トレンチ電極Ｅの下端に渡って電界緩和用フローティング層２８が設けられているので、各トレンチ電極２２の下端の電界を緩和し、耐圧を向上させることができる。これ以外の構成及び効果は、実施形態１〜３の記載に含まれている。
（実施形態５）
次に、実施形態５に係る半導体装置を説明する。実施形態５は、隣り合う第１トレンチ電極Ｇ、及び、隣り合う第１トレンチ電極Ｇの一方側及び他方側に第２トレンチ電極Ｅが設けられた例である。図１５は、実施形態５に係る半導体装置を例示した断面図である。
図１５に示すように、半導体装置５においては、第１トレンチ電極Ｇ及び第２トレンチ電極Ｅは複数設けられている。隣り合う第１トレンチ電極Ｇの間には、エミッタ層１３、ボディ層１２及びホールバリア層１１が設けられている。第２トレンチ電極Ｅは、隣り合う第１トレンチ電極Ｇを挟むように、隣り合う第１トレンチ電極Ｇの一方側（＋Ｘ軸方向側）及び他方側（−Ｘ軸方向側）の両側に設けられている。電界緩和用フローティング層２８は、隣り合う第１トレンチ電極Ｇの下端及び隣り合う第１トレンチ電極Ｇの両側の第２トレンチ電極Ｅの下端の一部に渡って設けられている。
本実施形態によれば、第２トレンチ電極Ｅが、隣り合う第１トレンチ電極Ｇを挟むように、隣り合う第１トレンチ電極Ｇの一方側及び他方側の両側に設けられているので、隣り合う第１トレンチ電極Ｇの下端の電界を緩和することができる。また、電界緩和用フローティング層２８が、隣り合う第１トレンチ電極Ｇの下端及び隣り合う第１トレンチ電極Ｇの両側の第２トレンチ電極Ｅの下端の一部に渡って設けられているので、各トレンチ電極２２の下端の電界を緩和することができる。これ以外の構成及び効果は、実施形態１〜４の記載に含まれている。
（実施形態６）
次に、実施形態６に係る半導体装置を説明する。実施形態６は、所定の第２トレンチ電極Ｅ（トレンチ電極２２ａ）を中心にして、一方側及び他方側の両側に、第１トレンチ電極Ｇ（トレンチ電極２２ｂ及び２２ｃ）及び第２トレンチ電極Ｅ（トレンチ電極２２ｄ及び２２ｅ）が設けられた例である。図１６は、実施形態６に係る半導体装置を例示した断面図である。
図１６に示すように、半導体装置６においては、第１トレンチ電極Ｇ及び第２トレンチ電極Ｅは複数設けられている。所定の第２トレンチ電極Ｅ（トレンチ電極２２ａ）の一方側及び他方側に、第１トレンチ電極Ｅ（トレンチ電極２２ｂ及び２２ｃ）が設けられている。
そして、一方側（＋Ｘ軸方向側）の第１トレンチ電極Ｇ（トレンチ電極２２ｂ）の一方側（＋Ｘ軸方向側）、及び、他方側（−Ｘ軸方向側）の第１トレンチ電極Ｇ（トレンチ電極２２ｃ）の他方側（−Ｘ軸方向側）に、さらに第２トレンチ電極Ｅ（トレンチ電極２２ｄ及び２２ｅ）が設けられている。
所定の第２トレンチ電極Ｅ（トレンチ電極２２ａ）と一方側の第１トレンチ電極Ｇ（トレンチ電極２２ｂ）との間、及び、所定の第２トレンチ電極Ｅ（トレンチ電極２２ａ）と他方側の第１トレンチ電極Ｇ（トレンチ電極２２ｃ）との間に、エミッタ層１３、ボディ層１２及びホールバリア層１１が設けられている。
電界緩和用フローティング層２８は、所定の第２トレンチ電極Ｅ（トレンチ電極２２ａ）の下端、並びに、一方側及び他方側の第１トレンチ電極Ｇ（トレンチ電極２２ｂ及び２２ｃ）の下端に渡って設けられている。また、電界緩和用フローティング層２８は、一方側の第１トレンチ電極Ｇ（トレンチ電極２２ｂ）の一方側に設けられた第２トレンチ電極Ｅ（トレンチ電極２２ｄ）の下端、及び、他方側の第１トレンチ電極Ｇ（トレンチ電極２２ｃ）の他方側に設けられた第２トレンチ電極Ｅ（トレンチ電極２２ｅ）の下端については、一部を覆っている。例えば、電界緩和用フローティング層２８は、トレンチ電極２２ｄの下端及びトレンチ電極２２ｅの下端に接している。
本実施形態によれば、電界緩和用フローティング層２８は、所定の第２トレンチ電極Ｅの下端、並びに、一方側及び他方側の第１トレンチ電極Ｇの下端に渡って設けられているので、各トレンチ電極２２の下端の電界を緩和することができる。また、電界緩和用フローティング層２８は、トレンチ電極２２ｄの下端及びトレンチ電極２２ｅの下端に接しているので、スナップバックを抑制することができる。これ以外の構成及び効果は、実施形態１〜５の記載に含まれている。
（実施形態７）
次に、実施形態７に係る半導体装置を説明する。実施形態７は、所定の第１トレンチ電極Ｇ（トレンチ電極２２ａ）を中心にして、一方側及び他方側に第１トレンチ電極Ｇ（トレンチ電極２２ｂ及び２２ｃ）が設けられた例である。図１７は、実施形態７に係る半導体装置を例示した断面図である。
図１７に示すように、半導体装置７においては、所定の第１トレンチ電極Ｇ（トレンチ電極２２ａ）の一方側（＋Ｘ軸方向側）及び他方側（−Ｘ軸方向側）に第１トレンチ電極Ｇ（トレンチ電極２２ｂ及び２２ｃ）が設けられている。そして、所定の第１トレンチ電極Ｇ（トレンチ電極２２ａ）と一方側の第１トレンチ電極Ｇ（トレンチ電極２２ｂ）との間、及び、所定の第１トレンチ電極Ｇ（トレンチ電極２２ａ）と他方側の第１トレンチ電極Ｇ（トレンチ電極２２ｃ）との間に、エミッタ層１３、ボディ層１２及びホールバリア層１１が設けられている。電界緩和用フローティング層２８は、所定の第１トレンチ電極Ｇ（トレンチ電極２２ａ）の下端、並びに、一方側及び他方側の第１トレンチ電極Ｇ（トレンチ電極２２ｂ及び２２ｃ）の下端に渡って設けられている。
本実施形態によれば、第１トレンチ電極Ｇの一方側及び他方側に第１トレンチ電極Ｇが設けられている場合でも、各トレンチ電極２２の下端の電界を緩和することができる。これ以外の構成及び効果は、実施形態１〜６の記載に含まれている。
（実施形態８）
次に、実施形態８に係る半導体装置を説明する。実施形態８は、複数の第１トレンチ電極Ｇが並んで配置された例である。図１８は、実施形態８に係る半導体装置を例示した断面図である。
図１８に示すように、半導体装置８においては、複数の第１トレンチ電極Ｇが並んで配置されている。そして、並んで配置された複数の第１トレンチ電極Ｇにおける各隣り合う第１トレンチ電極Ｇの間に、エミッタ層１３、ボディ層１２及びホールバリア層１１が設けられている。電界緩和用フローティング層２８は、各第１トレンチ電極Ｇの下端に渡って設けられている。
本実施形態によれば、複数の第１トレンチ電極Ｇが並んで配置されている場合でも、各トレンチ電極２２の下端の電界を緩和することができる。これ以外の構成及び効果は、実施形態１〜７の記載に含まれている。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
１、２、３、４、５、６、７、８ 半導体装置
１０ ドリフト層
１１ ホールバリア層
１２ ボディ層
１３ エミッタ層
１８ キャリア蓄積用フローティング層
２０、２０ａ、２０ｂ、２０ｃ トレンチ
２１、２１ａ、２１ｂ、２１ｃ トレンチ絶縁膜
２２、２２ａ、２２ｂ、２２ｃ トレンチ電極
２６ フィールドストップ層
２７ コレクタ層
２８ 電界緩和用フローティング層
３０ コンタクト溝
３１ 層間絶縁層
３２ エミッタ配線層
３３ 貫通溝
３４ コンタクト
３５ コンタクト層
５０ 半導体基板
５１、５４、５５ レジスト膜
５２ 絶縁膜
５３ 導電膜
６１ 反転領域（反転層）
６２ キャリア

Claims (20)

  1. 上面を有する半導体基板と、
    前記上面に形成されたトレンチの内部に設けられたトレンチ電極と、
    前記トレンチ電極と前記半導体基板との間に設けられたトレンチ絶縁膜と、
    を備え、
    前記半導体基板は、
    第１導電型の第１半導体層と、
    前記第１半導体層上に設けられ、前記トレンチ電極の下端が到達した第２導電型のフローティング層と、
    前記フローティング層上に設けられ、前記トレンチ絶縁膜に接した第１導電型のバリア層と、
    前記バリア層上に設けられ、前記トレンチ絶縁膜に接した第２導電型の第２半導体層と、
    前記第２半導体層上に設けられた第１導電型の第３半導体層と、
    を有し、
    前記第３半導体層、前記第２半導体層及び前記バリア層は、前記フローティング層によって、前記第１半導体層と隔てられ、
    前記第２半導体層に形成された反転層を通過するキャリアの経路は、前記第２半導体層、前記バリア層、前記フローティング層の非反転領域、及び前記第１半導体層を含んでいる、
    半導体装置。
  2. 前記トレンチ電極の下端は、前記トレンチ絶縁膜を介して、前記フローティング層に覆われている、
    請求項１に記載の半導体装置。
  3. 前記トレンチ電極は複数設けられ、
    前記第３半導体層、前記第２半導体層及び前記バリア層は、隣り合う前記トレンチ電極の間に設けられ、
    前記フローティング層は、隣り合う前記トレンチ電極の下端に渡って設けられた、
    請求項１に記載の半導体装置。
  4. 前記トレンチ電極は複数設けられ、
    前記第２半導体層における前記トレンチ絶縁膜に接した部分に反転領域を形成するゲート電圧が印加された第１トレンチ電極と、
    前記第１半導体層と前記第３半導体層との間を導通させるエミッタ電圧が印加された第２トレンチ電極と、
    を有する請求項１に記載の半導体装置。
  5. 前記第２トレンチ電極は、前記第１トレンチ電極を挟むように、前記第１トレンチ電極の一方側及び他方側の両側に設けられ、
    前記第３半導体層、第２半導体層及びバリア層は、隣り合う前記第１トレンチ電極と前記第２トレンチ電極との間に設けられ、
    前記フローティング層は、前記第１トレンチ電極及び前記第１トレンチ電極を挟む両側の前記第２トレンチ電極の下端に渡って設けられた、
    請求項４に記載の半導体装置。
  6. 前記第１トレンチ電極及び前記第１トレンチ電極の両側に設けられた前記第２トレンチ電極を挟むように、前記一方側の前記第２トレンチ電極の前記一方側、及び、前記他方側の前記第２トレンチ電極の他方側に、さらに前記第２トレンチ電極が設けられ、
    さらに設けられた前記第２トレンチ電極は、前記フローティング層によって覆われていない、
    請求項５に記載の半導体装置。
  7. 前記フローティング層は、前記一方側の前記第２トレンチ電極の前記一方側、及び、前記他方側の前記第２トレンチ電極の他方側の前記第１半導体層上にも形成された、
    請求項５に記載の半導体装置。
  8. 前記第１トレンチ電極及び前記第２トレンチ電極は複数設けられ、
    隣り合う前記第１トレンチ電極の間には、前記第３半導体層、前記第２半導体層及び前記バリア層が設けられ、
    隣り合う前記第２トレンチ電極の間には、前記第２半導体層及び前記バリア層が設けられ、
    前記フローティング層は、前記隣り合う前記第１トレンチ電極及び前記隣り合う前記第２トレンチ電極の下端に渡って設けられた、
    請求項４に記載の半導体装置。
  9. 前記隣り合う前記第１トレンチ電極のうちの一方の前記第１トレンチ電極から見て、前記第３半導体層、前記第２半導体層及び前記バリア層が設けられた側の反対側には、前記フローティング層が設けられた、
    請求項８に記載の半導体装置。
  10. 前記隣り合う前記第２トレンチ電極のうちの一方の前記第２トレンチ電極から見て、前記第２半導体層及び前記バリア層が設けられた側の反対側には、前記フローティング層が設けられた、
    請求項８に記載の半導体装置。
  11. 前記第１トレンチ電極及び前記第２トレンチ電極は複数設けられ、
    隣り合う前記第１トレンチ電極の間には、前記第３半導体層、前記第２半導体層及び前記バリア層が設けられ、
    前記第２トレンチ電極は、前記隣り合う前記第１トレンチ電極を挟むように、前記隣り合う前記第１トレンチ電極の一方側及び他方側の両側に設けられ、
    前記フローティング層は、前記隣り合う前記第１トレンチ電極の下端及び前記隣り合う前記第１トレンチ電極の両側の前記第２トレンチ電極の下端の一部に渡って設けられた、
    請求項４に記載の半導体装置。
  12. 前記第１トレンチ電極及び前記第２トレンチ電極は複数設けられ、
    所定の前記第２トレンチ電極の一方側及び他方側に前記第１トレンチ電極が設けられ、
    前記一方側の前記第１トレンチ電極の前記一方側、及び、前記他方側の前記第１トレンチ電極の他方側に、さらに前記第２トレンチ電極が設けられ、
    前記所定の前記第２トレンチ電極と前記一方側の前記第１トレンチ電極との間、及び、前記所定の前記第２トレンチ電極と前記他方側の前記第１トレンチ電極との間に、前記第３半導体層、前記第２半導体層及び前記バリア層が設けられ、
    前記フローティング層は、前記所定の前記第２トレンチ電極の下端、並びに、前記一方側及び前記他方側の前記第１トレンチ電極の下端に渡って設けられた、
    請求項４に記載の半導体装置。
  13. 前記フローティング層は、前記一方側の前記第１トレンチ電極の前記一方側及び前記他方側の前記第１トレンチ電極の他方側の前記第２トレンチ電極の下端の一部を覆う、
    請求項１２に記載の半導体装置。
  14. 前記トレンチ電極は、前記第２半導体層における前記トレンチ絶縁膜に接した部分に反転層を形成するゲート電圧が印加された第１トレンチ電極を複数含み、
    所定の前記第１トレンチ電極の一方側及び他方側に前記第１トレンチ電極が設けられ、
    前記所定の前記第１トレンチ電極と前記一方側の前記第１トレンチ電極との間、及び、前記所定の前記第１トレンチ電極と前記他方側の前記第１トレンチ電極との間に、前記第３半導体層、前記第２半導体層及び前記バリア層が設けられ、
    前記フローティング層は、前記所定の前記第１トレンチ電極の下端、並びに、前記一方側及び前記他方側の前記第１トレンチ電極の下端に渡って設けられた、
    請求項１に記載の半導体装置。
  15. 前記トレンチ電極は、前記第２半導体層における前記トレンチ絶縁膜に接した部分に反転層を形成するゲート電圧が印加された第１トレンチ電極を複数含み、
    並んで配置された複数の第１トレンチ電極における各隣り合う前記第１トレンチ電極の間に、前記第３半導体層、前記第２半導体層及び前記バリア層が設けられ、
    前記フローティング層は、各前記第１トレンチ電極の下端に渡って設けられた、
    請求項１に記載の半導体装置。
  16. 前記バリア層の不純物濃度は、前記第１半導体層の不純物濃度よりも大きい、
    請求項１に記載の半導体装置。
  17. 前記フローティング層の不純物濃度は、前記第２半導体層の不純物濃度よりも小さい、
    請求項１に記載の半導体装置。
  18. 第１導電型の第１半導体層を含む半導体基板の上面にトレンチを形成する工程と、
    前記トレンチの内面にトレンチ絶縁膜を形成する工程と、
    前記トレンチ絶縁膜が形成された前記トレンチの内部に、トレンチ電極を形成する工程と、
    前記第１半導体層上に設けられ、前記トレンチ電極の下端が到達した第２導電型のフローティング層、前記フローティング層上に設けられた第１導電型のバリア層、前記バリア層上に設けられた第２導電型の第２半導体層、及び、前記第２半導体層上に設けられた第１導電型の第３半導体層を、前記半導体基板に形成する際に、前記第３半導体層、前記第２半導体層及び前記バリア層が、前記フローティング層によって、前記第１半導体層と隔てられるように形成する工程と、
    前記半導体基板上に形成した層間絶縁層を貫通する貫通溝を形成する工程と、
    前記貫通溝を介して前記第２半導体層に接続する配線層を前記層間絶縁層上に形成する工程と、
    を備えた半導体装置の製造方法。
  19. 前記バリア層の不純物濃度を、前記第１半導体層の不純物濃度よりも大きくする、
    請求項１８に記載の半導体装置の製造方法。
  20. 前記フローティング層の不純物濃度を、前記第２半導体層の不純物濃度よりも小さくする、
    請求項１８に記載の半導体装置の製造方法。
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