CN109216446A - 半导体器件及其制造方法 - Google Patents

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Abstract

本公开的实施例涉及半导体器件及其制造方法。在一个实施例中，一种半导体器件包括：半导体衬底，具有上表面；沟槽电极，布置在形成在上表面上的沟槽内；以及沟槽绝缘膜，布置在沟槽电极与半导体衬底之间，并且半导体衬底包括漂移层、用于电场减小的浮置层、空穴阻挡层、体层和发射极层，并且发射极层、体层和空穴阻挡层通过用于电场减小的浮置层与漂移层分离，并且穿过形成在体层中的反转层的载流子路径包括体层、空穴阻挡层、用于电场减小的浮置层的非反转区域以及漂移层。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请基于并且要求于2017年6月30日提交的日本专利申请No.2017-128398的优先权权益，其公开内容通过引用整体结合于本文中。
技术领域
本发明涉及半导体器件及其制造方法，并且例如涉及包括具有沟槽栅极结构的IGBT(绝缘栅双极型晶体管)的半导体器件及其制造方法。
背景技术
例如，降低IGBT的饱和电压Vce(sat)的一种方法是在P型体层的正下方形成N型空穴阻挡层。在这样的结构中，空穴不太可能注入到发射电极中，这增强了载流子密度。由此可降低饱和电压Vce(sat)。
发明内容
如图19所示，在IGBT中，N型漂移层10、N型空穴阻挡层11、P型体层12和N+型发射极层13在沟槽电极22之间顺序第堆叠，该沟槽电极22被形成于沟槽内20，该沟槽具有在其间插入的沟槽绝缘膜21，可通过增加形成在P型体层12正下方的空穴阻挡层11的杂质浓度来降低饱和电压Vce(sat)。然而，这增加了体层12与空穴阻挡层11之间的界面处的场强，并且降低了集电极-发射极耐受电压。
从本说明书和附图的描述中，本发明的其他问题和新颖特征将变得显而易见。
根据一个实施例，一种半导体器件包括：半导体衬底，具有上表面；沟槽电极，布置在形成于上表面上的沟槽内；以及沟槽绝缘膜，布置在沟槽电极与半导体衬底之间，其中半导体衬底包括第一导电类型的第一半导体层；第二导电类型的浮置层，被布置在所述第一半导体层上，所述沟槽电极的下端到达所述浮置层，第一导电类型的阻挡层，被布置在所述浮置层上并与所述沟槽绝缘膜接触，第二导电类型的第二半导体层，被布置在所述阻挡层上并与所述沟槽绝缘膜接触，以及第一导电类型的第三半导体层，被布置在所述第二半导体层上，所述第三半导体层、所述第二半导体层和所述阻挡层通过所述浮置层与所述第一半导体层分离，并且穿过形成在所述第二半导体层中的反转层的载流子路径包括所述第二半导体层、所述阻挡层、所述浮置层的非反转区域以及所述第一半导体层。
根据上述实施例，可提供实现饱和电压Vce(sat)降低的半导体器件及其制造方法。
附图说明
从以下结合附图对特定实施例的描述中，上述和其他方面、优点和特征将变得更加明显，附图中：
图1是示出根据第一实施例的半导体器件的截面图；
图2是示出根据第一实施例的半导体器件的载流路径的视图；
图3是示出根据第一实施例的半导体器件的导通状态下的电势分布的视图；
图4是示出根据第一实施例的半导体器件的导通状态下的电势分布的图表；
图5是示出根据第一实施例的制造半导体器件的方法的工艺截面图，并且其示出沟槽的形成工艺；
图6是示出根据第一实施例的制造半导体器件的方法的工艺截面图，并且其示出沟槽绝缘膜的形成工艺和用于形成沟槽电极的多晶硅的沉积工艺；
图7是示出根据第一实施例的制造半导体器件的方法的工艺截面图，并且其示出用于形成沟槽电极的多晶硅的回蚀工艺以及体层的形成工艺；
图8是示出根据第一实施例的制造半导体器件的方法的工艺截面图，并且其示出用于减小电场的空穴阻挡层和浮置层的形成工艺；
图9是示出根据第一实施例的制造半导体器件的方法的工艺截面图，并且其示出发射极层的形成工艺；
图10是示出根据第一实施例的制造半导体器件的方法的工艺截面图，并且其示出层间绝缘层的形成工艺；
图11是示出根据第一实施例的制造半导体器件的方法的工艺截面图，并且其示出接触沟槽、贯通沟槽以及发射极线路层的形成工艺。
图12是示出根据第二实施例的半导体器件的截面图；
图13是示出根据第三实施例的半导体器件的截面图；
图14是示出根据第四实施例的半导体器件的截面图；
图15是示出根据第五实施例的半导体器件的截面图；
图16是示出根据第六实施例的半导体器件的截面图；
图17是示出根据第七实施例的半导体器件的截面图；
图18是示出根据第八实施例的半导体器件的截面图；以及
图19是示出IGBT的半导体层的截面图。
具体实施例
以下描述和附图被适当缩短和简化以阐明说明。在附图中，相同的附图标记示出相同的结构元件，并且省略其多余的解释。
(第一实施例：结构)
下面描述根据第一实施例的半导体器件和制造半导体器件的方法。首先，描述根据第一实施例的半导体器件的结构。图1是示出根据第一实施例的半导体器件的截面图。
如图1所示，半导体器件1包括半导体衬底50。半导体衬底50包括漂移层10，用于电场减小的浮置层28、空穴阻挡层11、体层12和发射极层13。例如，半导体衬底50是包含硅的硅衬底。注意，由于半导体衬底50不限于包含硅的衬底，因而其可包含另一种半导体材料。半导体衬底50的主表面称为上表面。半导体衬底50具有上表面。漂移层10也称为第一半导体层。体层12也称为第二半导体层。发射极层13也称为第三半导体层。用于电场减小的浮置层28也称为浮置层。空穴阻挡层11也称为阻挡层。
在半导体衬底50的上表面上形成沟槽20(20a、20b和20c；下文中称为20a至20c)。尽管在图中形成了多个沟槽20a至20c，然而沟槽20是集体术语，其不限于沟槽20a至20c中的任何一个。
沟槽20在与半导体衬底50的上表面平行的平面内的一个方向上延伸。可在半导体衬底50的上表面上布置沿着一个方向延伸的多个沟槽20。该多个沟槽20沿着一个方向并排布置，该方向与平行于半导体衬底50的上表面的平面中的另一方向正交。
为了描述半导体器件1，使用XYZ正交坐标轴系统。与半导体衬底50的上表面正交的方向是Z轴方向。为了方便起见，将+Z轴方向称为向上，将Z轴方向称为向下。注意，XYZ正交坐标轴系统中的每个方向和上下方向仅仅是为了更容易描述半导体器件1的方向，并且半导体衬底50的上表面因此不限于在使用半导体器件1时面对+Z轴并且向上。在与半导体衬底50的上表面平行的平面中的一个方向是Y轴方向。因此，沟槽20延伸的一个方向是Y轴方向。在与半导体衬底50的上表面平行的平面内与一个方向正交的另一个方向是X轴方向。多个沟槽20在X轴方向上并排形成。
在多个沟槽20中，沿着作为X轴方向的另一个方向布置在沟槽20之间的沟槽20称为沟槽20a。沟槽20a的一侧和另一侧上的沟槽20称为沟槽20b和沟槽20c，这些沟槽20是位于沟槽20a的+X轴方向侧和-X轴方向侧上的沟槽20。
在沟槽20内形成沟槽绝缘膜21(21a、21b和21c；下文中称为21a至21c)。尽管在图中形成多个沟槽绝缘膜21a至21c，然而沟槽绝缘膜21是集体术语，其不限于沟槽绝缘膜21a至21c中的任何一个。
例如，沟槽绝缘膜21包含氧化硅膜作为材料。注意，沟槽绝缘膜21可包含氧化硅膜以外的绝缘膜。形成在沟槽20a的内表面上的沟槽绝缘膜21称为沟槽绝缘膜21a。形成在沟槽20b的内表面上的沟槽绝缘膜21称为沟槽绝缘膜21b。形成在沟槽20c的内表面上的沟槽绝缘膜21称为沟槽绝缘膜21c。
在形成在半导体衬底的上表面上的沟槽20内布置沟槽电极22(22a、22b和22c；下文中称为22a至22c)。尽管在图中形成了多个沟槽电极22a至22c，然而沟槽电极22是总体术语，其不限于沟槽电极22a至22c中的任何一个。
沟槽电极22形成在沟槽20内，沟槽绝缘膜21被插入其间。因此，沟槽绝缘膜21布置在沟槽电极22与半导体衬底50之间。例如，沟槽电极22包含多晶硅作为导电材料。因此，沟槽电极22通过在沟槽20内嵌入导电材料而形成。
沟槽电极22在作为Y轴方向的一个方向上延伸，正如沟槽20一样。通过在多个沟槽20内嵌入导电材料，可在多个沟槽20中布置多个沟槽电极22。在多个沟槽电极22布置在多个沟槽20中的情况下，这些沟槽电极22沿着作为X轴方向的另一个方向并排布置。形成在沟槽20a内的沟槽电极22称为沟槽电极22a。形成在沟槽20b内的沟槽电极22称为沟槽电极22b。形成在沟槽20c内的沟槽电极22称为沟槽电极22c。
在半导体衬底50的上表面上形成接触凹槽30。接触凹槽30形成为在与半导体衬底50的上表面平行的平面内沿着作为Y轴方向的一个方向延伸。接触凹槽30与沟槽20并排布置。在形成多个沟槽20的情况下，接触凹槽30例如布置在相邻的沟槽20之间。例如，接触凹槽30布置在沟槽20a与沟槽20b之间和布置在沟槽20a与沟槽20c之间。接触凹槽30沿着Z轴方向的长度比沟槽20的长度短。换言之，接触凹槽30的深度小于沟槽20的深度。
如图1所示，相邻沟槽电极22之间的半导体衬底50包括用于电场减小的浮置层28、空穴阻挡层11、体层12和发射极层13。漂移层10位于用于电场减小的浮置层28的下方。
漂移层10是掺杂有例如低杂质浓度的N型杂质的N型半导体层。
为了方便起见，将N型、N-型和N+型半导体层称为第一导电型半导体层，并且将P型、P-型和P+型半导体层称为第二导电型半导体层。注意N型、N-型和N+型半导体层可称为第二导电型半导体层，并且P型、P-型和P+型半导体层可称为第一导电型半导体层。此外，当N型杂质以低杂质浓度掺杂时，它是N-型半导体层，当N型杂质以高杂质浓度掺杂时，它是N+型半导体层，并且当N型杂质掺杂的杂质浓度高于低杂质浓度且低于高杂质浓度时，它是N型半导体层。类似地，当P型杂质以低杂质浓度掺杂时，它是P-型半导体层，当P型杂质以高杂质浓度掺杂时，它是P+型半导体层，并且当P型杂质掺杂的杂质浓度高于低杂质浓度且低于高杂质浓度时，它是P型半导体层。
用于电场减小的浮置层28被布置在漂移层10上。注意，用于电场减小的浮置层28的侧表面可被漂移层10覆盖，并且用于电场减小的浮置层28的上表面的一部分可被漂移层10覆盖。
用于电场减小的浮置层28覆盖沟槽20的下端。因此，沟槽电极22的下端覆盖有其间具有沟槽绝缘膜21的用于电场减小的浮置层28。沟槽20的下端和沟槽电极22的下端到达用于电场减小的浮置层28。用于电场减小的浮置层28与沟槽绝缘膜21接触。用于电场减小的浮置层28是掺杂有P型杂质的P型半导体层。例如，用于电场减小的浮置层28的杂质浓度可等于或小于1×1016/cm3。用于电场减小的浮置层28的杂质浓度可小于体层12的杂质浓度。
在多个沟槽20被形成并且多个沟槽电极22被布置于其中的情况下，用于电场减小的浮置层28沿着所述多个沟槽电极22的下端而被布置，以覆盖所述多个沟槽20的下端和所述多个沟槽电极22的下端。用于电场减小的浮置层28以连续的方式覆盖所述多个沟槽电极22的下端。因此，覆盖相邻沟槽电极22下端的用于电场减小的浮置层28将相邻的沟槽电极22之间的部分与位于浮置层28下方的部分分离。
空穴阻挡层11被布置在用于电场减小的浮置层28上。空穴阻挡层11与被布置在沟槽20的侧表面上的沟槽绝缘膜21接触。用于电场减小的浮置层28位于空穴阻挡层11与漂移层10之间。阻挡层11通过用于电场减小的浮置层28与漂移层10分离。例如，空穴阻挡层11是掺杂有N型杂质的N型半导体层。例如，空穴阻挡层11的杂质浓度可高达1×1017至1×1018/cm3。此外，空穴阻挡层11的杂质浓度可高于漂移层10的杂质浓度。注意，空穴阻挡层11的杂质浓度可为大约1×1016/cm3。空穴阻挡层11也称为阻挡层。
在多个沟槽20被形成并且多个沟槽电极22被布置于其中的情况下，将空穴阻挡层11布置在相邻的沟槽20之间。空穴阻挡层11的下表面覆盖有用于电场减小的浮置层28。
体层12布置在空穴阻挡层11的上方。体层12与被布置在沟槽20的侧表面上的沟槽绝缘膜21接触。体层12例如是掺杂有P型杂质的P型半导体层。体层12的杂质浓度可高于用于电场减小的浮置层28的杂质浓度。
接触凹槽30的下端位于体层12中。体层12的下表面与空穴阻挡层11接触。空穴阻挡层11和用于电场减小的浮置层28布置在体层12与漂移层10之间。空穴阻挡层11布置在体层12与用于电场减小的浮置层28之间。因此，体层12通过空穴阻挡层11与用于电场减小的浮置层28分离。在形成多个沟槽20并且其中布置多个沟槽电极22的情况下，体层12布置在相邻的沟槽20之间。体层12的下表面覆盖有空穴阻挡层11。
发射极层13布置在体层12上。发射极层13可与布置在沟槽20的侧表面上的沟槽绝缘膜21接触。例如，发射极层13与布置在沟槽20a的侧表面上的沟槽绝缘膜21a接触。此外，发射极层13布置在沟槽20和与沟槽20相邻的接触凹槽30之间。例如，发射极层13布置在沟槽20a与接触凹槽30之间。发射极层13是例如掺杂有高浓度N型杂质的N+型半导体层。
在半导体器件1中，发射极层13、体层12和空穴阻挡层11通过用于电场减小的浮置层28与漂移层10分离。
在多个沟槽电极22被布置的情况下，发射极层13、体层12和空穴阻挡层11布置在相邻的沟槽电极22之间。用于电场减小的浮置层28沿着相邻沟槽电极22的下端而被布置。
如图1所示，在沟槽电极22b和沟槽电极22c沿着X轴方向而被布置在沟槽电极22a的两侧的情况下，空穴阻挡层11、体层12和发射极层13布置在沟槽电极22a与沟槽电极22b之间。类似地，空穴阻挡层11、体层12和发射极层13布置在沟槽电极22a与沟槽电极22c之间。用于电场减小的浮置层28沿着沟槽电极22b、沟槽电极22a和沟槽电极22c的下端而被布置。
沟槽电极22b的+X轴方向侧和沟槽电极22c的-X轴方向侧被漂移层10覆盖。换言之，漂移层10用作半导体衬底50的上表面的沿着沟槽电极22b的+X轴方向侧和沟槽电极22c的-X轴方向侧的一部分。
除了半导体衬底50、沟槽绝缘膜21和沟槽电极22之外，半导体器件1可包括层间绝缘层31、发射极线路层32、场停止层、集电极层和集电极线层。
层间绝缘层31布置在半导体衬底50和沟槽电极22上。层间绝缘层31布置在半导体衬底50中的漂移层10、体层12和发射极层13上。层间绝缘层31具有贯通沟槽33。贯通沟槽33贯穿层间绝缘层31。贯通沟槽33与接触凹槽30连通。层间绝缘层31含有例如氧化硅膜作为绝缘材料。注意，层间绝缘层31可包含氧化硅膜以外的绝缘材料。
发射极线路层32布置在层间绝缘层31上。发射极线路层32通过接触部34连接到体层12。接触部34布置在贯穿中间层绝缘层31的贯穿沟槽33的内以及在体层12中形成的接触凹槽30内。因此，接触部34的下端位于体层12的上端的下方。此外，接触层可布置在接触部34与体层12之间。例如，接触层为掺杂高浓度P型杂质的P+型半导体层。
发射极线路层32和接触部34包含例如铝(Al)作为导电材料。注意，发射极线路层32和接触部34可包含除铝之外的导电材料。此外，阻挡金属可布置在发射极线层32与接触部34之间以及层间绝缘层31与体层12之间。
未示出的场停止层可布置在漂移层10下方。例如，场停止层是掺杂有N型杂质的N型半导体层。未示出的集电极层可布置在场停止层下方。例如，集电极层是掺杂有P型杂质的P型半导体层。集电极线路层可布置在集电极层下方。例如，集电线层含有铝(Al)作为导电材料。注意，集电线层可包含除铝之外的导电材料。
(第一实施例：操作)下文描述根据该实施例的半导体器件1的操作。
图2是示出根据第一实施例的半导体器件的载流路径的视图。图3是示出根据第一实施例的半导体器件的导通状态下的电势分布的视图，并且使用等高线和阴影来示出电势分布。图4是示出第一实施例的半导体器件的导通状态下的电势分布的曲线图，示出了在Z轴方向上沿着图1的A-A线的电势分布。如图2所示，通过向沟槽电极22a施加正电压，在体层12中靠近沟槽绝缘膜21a形成用作沟道的反转区域61a。以这种方式，沟槽电极22a具有栅电极的功能，并且沟槽绝缘膜21a具有栅极绝缘膜的功能。在用于电场减小的浮置层28中靠近沟槽绝缘膜21a也形成反转区域61b。注意反转区域61a和61b也称为反转层。此外，反转区域61a和61b以外的区域称为非反转区域。体层12包括反转区域61a和非反转区域。用于电场减小的浮置层28包括反转区域61b和非反转区域。
在根据本实施例的半导体器件1中，体层12形成在发射极层13下方，从而它与沟槽绝缘膜21a接触。因此，反转区域61a形成在与位于发射极层13下方的沟槽绝缘膜21a接触的体层12中。因此，当半导体器件1变成导通状态(接通状态)时，从发射极层13输出的载流子62沿着-Z轴方向从发射极层13朝向位于发射极层13正下方的体层12移动。载流子62例如是电子。
已经沿着-Z轴方向从发射极层13移动并到达反转区域61a的电子然后沿着反转区域61a向下移动并到达空穴阻挡层11。已经到达空穴阻挡层11的电子沿着沟槽绝缘膜21a向下移动通过空穴阻挡层11，然后到达用于电场减小的浮置层28。此外，已经到达空穴阻挡层11的电子可能在一定程度上扩散以远离沟槽绝缘膜21a，并且然后到达用于电场减小的浮置层28。注意，用于电场减小的浮置层28包括在沟道电流路径中。
然而，在该实施例中，用于电场减小的浮置层28的杂质浓度被抑制为低于特定浓度水平。由此从集电极侧向发射极侧竖直地形成电场。如图3和图4所示，在导通状态下，集电极侧与发射极侧之间的电压向集电极侧上升。具体而言，从集电极侧向发射极侧竖直地形成电场。已经移动通过沟道的电子从而流向集电极。因此，已经到达用于电场减小的浮置层28的电子可通过形成的电场到达漂移层10。此时，载流子62(电子)穿过用于电场减小的浮置层28的非反转区域。以这种方式，穿过形成在体层12中的反转区域61a的载流子的路径包括体层12、空穴阻挡层11、用于电场减小的浮置层28的非反转区域、以及漂移层10。
此外，通过在空穴阻挡层11的正下方形成用于电场减小的浮置层28，可降低空穴阻挡层11与体层12之间的电场强度。此外，沟槽20被用于电场减小的浮置层28覆盖。由此可降低沟槽20下端处的电场强度。
考虑到，如果沟槽20的下端被P型半导体层覆盖，则沟道的路径被阻挡，并且由电子引起的电流停止流动。然而，通过降低用于电场减小的浮置层28中包含的杂质浓度，电子可穿过它。具体而言，载流子穿过用于电场减小的浮置层28的非反转区域。
如图1所示，多个沟槽电极22被布置，并且在与沟槽绝缘膜21a接触的体层12的一部分中形成反转层的栅极电压被施加到沟槽电极22a。以这种方式施加栅极电压的沟槽电极22称为第一沟槽电极G。
另一方面，在漂移层10与发射极层13之间建立连续性的发射极电压被施加到沟槽电极22b和沟槽电极22c。以这种方式施加发射极电压的沟槽电极22称为第二沟槽电极E。
半导体器件1包括第一沟槽电极G和第二沟槽电极E。第二沟槽电极E布置在第一沟槽电极G的一侧(+X轴方向侧)和另一侧(-X轴方向侧)上，使得第一沟槽电极G位于第二沟槽电极E之间。
发射极层13、体层12和空穴阻挡层11布置在彼此相邻的第一沟槽电极G与第二沟槽电极E之间。用于电场减小的浮置层28沿着布置在第一沟槽电极两侧的第一沟槽电极G和第二沟槽电极E的下端布置。
(第一实施例：制造方法)
下文描述根据该实施例的制造半导体器件1的方法。图5至图11是示出根据第一实施例的制造半导体器件1的方法的工艺截面图，并且图5示出沟槽20的形成工艺。图6示出沟槽绝缘膜21的形成工艺以及用于形成沟槽电极22的多晶硅的沉积工艺。图7示出用于形成沟槽电极22的多晶硅的回蚀工艺和体层12的形成工艺。图8示出空穴阻挡层11和用于电场减小的浮置层28的形成工艺。图9示出发射极层13的形成工艺。图10示出层间绝缘层的形成工艺。图11示出接触凹槽30、贯通沟槽33和发射极线路层32的形成工艺。
如图5所示，首先制备例如N-型硅单晶晶片作为半导体衬底50.例如，制备其中掺杂了低浓度磷作为杂质的半导体衬底50。半导体衬底50包括N-型漂移层10。注意，半导体衬底50的材料不限于硅，并且其可为另一半导体。然后，例如通过使用未图示的图案化的硬质掩膜等通过各向异性干蚀刻在半导体衬底50的上表面上形成沟槽20。沟槽20形成为沿着平行于半导体衬底上表面的平面内的作为Y轴方向的一个方向延伸。可形成多个沟槽20。之后，例如通过湿法蚀刻去除硬质掩膜等。
接下来，如图6所示，例如通过热氧化等在半导体衬底50的上表面和沟槽20的内表面上形成具有特定厚度的绝缘膜52。绝缘膜52的形成在沟槽20的内表面上的一部分用作沟槽绝缘膜。以这种方式，沟槽绝缘膜21形成在沟槽20的内表面上。
然后，通过例如CVD等在半导体衬底50中的绝缘膜52上以及在沟槽20内部的绝缘膜52上沉积导电膜53，从而填充沟槽20。导电膜53例如是其中掺杂有磷的掺杂多晶硅膜。接下来，例如通过干法蚀刻等将导电膜53回蚀到绝缘膜52。以这种方式，沟槽电极22形成在其上形成有沟槽绝缘膜21的沟槽20内。
之后，通过湿法蚀刻等除去沟槽20外侧的半导体衬底50上的绝缘膜52。由此沟槽绝缘膜21保留在沟槽20内。对于湿法蚀刻，例如使用含有氢氟酸的蚀刻剂。
如图7所示，抗蚀剂膜51形成在半导体衬底50的上表面上并被图案化。然后，使用图案化的抗蚀剂膜51作为掩模，通过离子注入等在漂移层10的顶部上引入诸如硼的P型杂质。由此，在相邻的沟槽电极22之间的漂移层10上形成体层12。此外，使用抗蚀剂膜51作为掩模，通过离子注入等在体层12的下方引入磷等N型杂质。由此在体层12下方形成空穴阻挡层11。当形成空穴阻挡层11时，以高加速度(例如，500kev至2Mev)进行深离子注入，以防止待形成在体层12中的沟道消失。空穴阻挡层11的杂质浓度设定为高于漂移层10的杂质浓度。例如，空穴阻挡层11的杂质浓度高达1×1017至1×1018/cm3。之后，通过灰化等去除抗蚀剂膜51。
如图8所示，形成图案化的抗蚀剂膜54。然后，使用抗蚀剂膜55作为掩模，通过离子注入等在空穴阻挡层11下方和漂移层10上方引入诸如硼之类的P型杂质。用于电场减小的浮置层28由此形成在漂移层10上。当形成用于电场减小的浮置层28时，以高加速度(例如，1Mev至2Mev)进行深离子注入。用于电场减小的浮置层28形成为使得沟槽电极22的下端被其间具有沟槽绝缘膜21的用于电场减小的浮置层28覆盖。用于电场减小的浮置层28的杂质浓度设定为低于体层12的杂质浓度。例如，靠近沟槽20的下端的杂质浓度等于或小于1×1016/cm3。之后，通过灰化等去除抗蚀剂膜54。
如图9所示，形成图案化的抗蚀剂膜55。然后，通过使用抗蚀剂膜55作为掩模，通过离子注入等引入诸如砷的N型杂质。由此在体层12上形成发射极层13。之后，通过灰化等去除抗蚀剂膜55。
如上所述，布置在漂移层10上且位于沟槽电极22的下端到达的位置处的用于电场减小的浮置层28、布置在用于电场减小的浮置层28上的空穴阻挡层11、布置在空穴阻挡层11上的体层12、以及布置在体层12上的发射极层13在半导体衬底50中以这样的方式形成，即，使得发射极层13、体层12和空穴阻挡层11通过用于电场减小的浮置层28与漂移层10分离。
然后，如图10所示，例如，通过CVD等在半导体衬底50上形成层间绝缘层31。例如，层间绝缘层31包含诸如PSG(磷硅酸盐玻璃)膜的氧化硅膜。注意，除了PSG膜之外，可使用BPSG(硼硅酸盐玻璃)膜、NSG(非掺杂硅酸盐玻璃)膜、SOG(玻璃上旋涂)膜或它们的复合膜用于层间绝缘层31。
在层间绝缘层31上，形成未图示的图案化的抗蚀剂膜等。例如，使用图案化的抗蚀剂膜等，通过各向异性干法蚀刻在层间绝缘层31中形成贯通沟槽33。以这种方式，制造穿过形成半导体衬底50的层间绝缘层31的贯通沟槽33。
之后，通过灰化等去除不需要的抗蚀剂膜。然后，例如通过使用层间绝缘层31的各向异性干法蚀刻来形成与贯通沟槽33连通并到达体层12的接触凹槽30。
例如，通过穿过沟槽33和接触凹槽30的P型杂质的离子注入，在体层12上形成接触层35。
之后，通过溅射等在例如层间绝缘层31上以及贯通凹槽33和接触凹槽30内形成诸如铝的金属层，从而与体层12连接。由此在层间绝缘层31上形成发射极线路层32。接触部34形成在贯通沟槽33和接触凹槽30内。
如上所述，通过贯通沟槽33和接触凹槽30与体层12连接的发射极线路层32形成在层间绝缘层31上。注意，在形成金属层之前，阻挡金属膜可形成在层间绝缘层31上、贯通沟槽33的内表面上以及接触凹槽30的内表面上。
此外，在漂移层10下方形成场停止层和集电极层。此外，形成与集电极层接触的集电极线路层。由此制造半导体器件1。
下文描述第一实施例的有利效果。
在根据本实施例的半导体器件1中，用于电场减小的浮置层28形成在空穴阻挡层11的正下方。由此，能够降低空穴阻挡层11与体层之间的电场强度。此外，沟槽20的下端被用于电场减小的浮置层28覆盖。由此可降低沟槽20下端处的电场强度。
此外，由于用于电场减小的浮置层28紧挨着空穴阻挡层11形成，因此空穴阻挡层11的杂质浓度可为高。因此可在保持耐受电压的同时使空穴阻挡效应最大化，并由此降低饱和电压Vce(sat)。
在降低饱和电压Vce(sat)的现有方法中，空穴阻挡层11形成在体层12的正下方以抑制空穴注入发射极线层32中。这增加了载流子密度。已经考虑到，在这种情况下通过增加空穴阻挡层11的杂质浓度可进一步降低饱和电压Vce(sat)。然而，仅增加空穴阻挡层11的杂质浓度会导致体层12与空穴阻挡层11之间界面处的电场强度增加，这可能降低集电极-发射极耐受电压。因此，不可能增加空穴阻挡层11的杂质浓度。
另一方面，在根据本实施例的半导体器件1中，由于在空穴阻挡层11的正下方形成用于电场减小的浮置层28，因此可减小空穴阻挡层11与体层12之间的电场强度，并且由此可增加空穴阻挡层11的杂质浓度。这实现饱和电压Vce(sat)的降低。
注意，如果沟槽20的下端被用于电场减小的浮置层28覆盖，则沟道的路径被阻挡，并且由电子引起的电流停止流动。然而，通过降低用于电场减小的浮置层28中包含的杂质浓度，电子可穿过它。具体而言，载流子穿过用于电场减小的浮置层28的非反转区域。
(第二实施例)
下面描述根据第二实施例的半导体器件。在第二实施例中，沟槽电极22在+X轴方向和-X轴方向上添加到第一实施例中的沟槽电极22a至22c。图12是示出根据第二实施例的半导体器件的截面图。
如图12所示，在半导体器件2中，第二沟槽电极E额外地布置在布置在一侧的第二沟槽电极E的一侧上和布置在另一侧的第二沟槽电极E的另一侧上，使得位于第一沟槽电极G两侧上的第一沟槽电极G和第二沟槽电极E位于额外布置的第二沟槽电极E之间。
具体而言，在半导体器件2中，多个沟槽电极22在X轴方向上并排布置。沟槽电极22e、沟槽电极22c、沟槽电极22a、沟槽电极22b和沟槽电极22d朝向+X轴方向依次布置。那些沟槽电极22分别对应于第二沟槽电极E、第二沟槽电极E、第一沟槽电极G、第二沟槽电极E和第二沟槽电极E。作为沟槽电极22d的下端和沟槽电极22e的下端的额外布置的第二沟槽电极E的下端未被用于电场减小的浮置层28覆盖。
在该实施例中，通过将第二沟槽电极E添加到第一实施例的结构中，可进一步降低第一沟槽电极G的下端处的电场强度，从而提高耐受电压。其他结构和效果包括在第一实施例的描述中。
(第三实施例)
下面描述根据第三实施例的半导体器件。在第三实施例中，根据第一实施例的第二沟槽电极E的一侧和另一侧被用于载流子存储的浮置层18覆盖。图13是示出根据第三实施例的半导体器件的截面图。
如图13所示，在半导体器件3中，第二沟槽电极E布置在第一沟槽电极G的一侧(+X轴方向侧)上和另一侧(-X轴方向侧)上，使得第一沟槽电极G布置在第二沟槽电极E之间。用于载流子存储的浮置层18在布置在一侧的第二沟槽电极E(沟槽电极22b)的一侧上和布置在另一侧的第二沟槽电极E(沟槽电极22c)的另一侧上形成在漂移层10上。因此，用于电场减小的浮置层28在第一沟槽电极G的两侧上沿着第一沟槽电极G和第二沟槽电极E的下端布置，并与用于载流子存储的浮置层18连接。
注意，用于电场减小的浮置层28和用于载流子存储的浮置层18可形成为相同的浮置层。具体而言，可存在具有基本相同的杂质浓度和导电类型的浮置层。浮置层是集体术语，其不限于用于电场减小的浮置层28或用于载流子存储的浮置层18。
具体而言，浮置层沿着沟槽电极22b的+X轴方向的侧部、沟槽电极22c的-X轴方向的侧部、沟槽电极22c的下端以及沟槽电极22b的下端布置，以便包围从沟槽电极22c到沟槽电极22b的区域。布置在沟槽电极22b的+X轴方向侧部和沟槽电极22c的-X轴方向侧部的浮置层是用于载流子存储的浮置层18。
根据该实施例，形成了相关技术中已经使用的用于载流子存储的浮置层18和用于电场减小的浮置层28。由此可进一步减小沟槽电极22下端处的电场强度，从而提高耐受电压。其他结构和效果包括在第一和第二实施例的描述中。
(第四实施例)
以下描述根据第四实施例的半导体器件。在第四实施例中，布置彼此相邻的第一沟槽电极G和彼此相邻的第二沟槽电极E。图14是示出根据第四实施例的半导体器件的截面图。
如图14所示，在半导体器件4中，布置多个第一沟槽电极G和多个第二沟槽电极E，并且布置彼此相邻的第一沟槽电极G和彼此相邻的第二沟槽电极E。在相邻的第一沟槽电极G之间布置发射极层13、体层12和空穴阻挡层11。在相邻的第二沟槽电极E之间布置体层12和空穴阻挡层11。用于电场减小的浮置层28沿着相邻的第一沟槽电极G和相邻的第二沟槽电极E的下端布置。
当从相邻的第一沟槽电极G中的一个第一沟槽电极G观察时，用于载流子存储的浮置层18布置在布置有发射极层13、体层12和空穴阻挡层11的一侧相反的一侧上。
当从相邻的第二沟槽电极E的一个第二沟槽电极E观察时，用于载流子存储的浮置层18布置在与布置体层12和空穴阻挡层11的侧部相反的侧部。场漂移层26下面布置场停止层26，并且场停止层26下面布置集电极层27。
根据该实施例，由于用于电场减小的浮置层28沿着相邻的第一沟槽电极G和相邻的第二沟槽电极E的下端布置，因此可降低下端处的电场强度并且从而提高耐受电压。其他结构和效果包括在第一到第三实施例的描述中。
(第五实施例)
以下描述根据第五实施例的半导体器件。在第五实施例中，布置彼此相邻的第一沟槽电极G以及位于相邻的第一沟槽电极G的一侧和另一侧上的第二沟槽电极E。图15是示出根据第五实施例的半导体器件的截面图。
如图15所示，在半导体器件5中，布置多个第一沟槽电极G和多个第二沟槽电极E。在相邻的第一沟槽电极G之间布置发射极层13、体层12和空穴阻挡层11。第二沟槽电极E布置在相邻的第一沟槽电极G的一侧(+X轴方向侧)上和另一侧(-X轴方向侧)上，从使得相邻的第一沟槽电极G布置在第二沟槽电极E之间。用于电场减小的浮置层28沿着相邻的第一沟槽电极G的下端以及位于相邻的第一沟槽电极G的两侧上的第二沟槽电极E的下端的一部分布置。
根据该实施例，由于第二沟槽电极E布置在相邻的第一沟槽电极G的一侧上和另一侧上，使得相邻的第一沟槽电极G布置在它们之间，因此可降低相邻的第一沟槽电极G的下端处的电场强度。此外，由于用于电场减小的浮置层28沿着相邻的第一沟槽电极G的下端以及位于相邻的第一沟槽电极G的两侧上的第二沟槽电极E的下端的一部分布置，由此可降低每个沟槽电极22的下端处的电场强度。其他的结构和效果包含在第一到第四实施例的说明中。
(第六实施例)
以下描述根据第六实施例的半导体器件。在第六实施例中，第一沟槽电极G(沟槽电极22b和22c)和第二沟槽电极E(沟槽电极22d和22e)布置在特定的第二沟槽电极E(沟槽电极22a)的一侧和另一侧上。图16是示出根据第六实施例的半导体器件的截面图。
如图16所示，在半导体器件6中，布置多个第一沟槽电极G和多个第二沟槽电极E。第一沟槽电极G(沟槽电极22b和22c)布置在特定的第二沟槽电极E(沟槽电极22a)的一侧和另一侧上。
此外，第二沟槽电极E(沟槽电极22d和22e)布置在位于一侧(+X轴方向侧)的第一沟槽电极G(沟槽电极22b)的一侧(+X轴方向侧)上和位于另一侧(-X轴方向侧)的第一沟槽电极G(沟槽电极22c)的另一侧(-X轴方向侧)上。
在特定的第二沟槽电极E(沟槽电极22a)与位于一侧的第一沟槽电极G(沟槽电极22b)之间以及特定的第二沟槽电极E(沟槽电极22a)与位于另一侧的第一沟槽电极G(沟槽电极22c)之间布置发射极层13、体层12和空穴阻挡层11。
用于电场减小的浮置层28沿着特定的第二沟槽电极E(沟槽电极22a)的下端以及位于一侧上和另一侧上的第一沟槽电极G(沟槽电极22b和22c)的下端布置。此外，用于电场减小的浮置层28覆盖布置在位于一侧的第一沟槽电极G(沟槽电极22b)的一侧上的第二沟槽电极E(沟槽电极22d)的下端的一部分以及布置在位于另一侧的第一沟槽电极G(沟槽电极22c)的另一侧上的第二沟槽电极E(沟槽电极22e)的下端的一部分。例如，用于电场减小的浮置层28与沟槽电极22d的下端和沟槽电极22e的下端接触。
根据该实施例，由于用于电场减小的浮置层28沿着特定的第二沟槽电极E的下端以及位于一侧和另一侧上的第一沟槽电极G的下端布置，因此可减小每个沟槽电极22的下端处的电场强度。此外，由于用于电场减小的浮置层28与沟槽电极22d的下端和沟槽电极22e的下端接触，因此在沟槽电极22e的下端可抑制骤回的发生。其他结构和效果包括在第一至第五实施例的描述中。
(第七实施例)
以下描述根据第七实施例的半导体器件。在第七实施例中，第一沟槽电极G(沟槽电极22b和22c)布置在位于中央的特定的第一沟槽电极G(沟槽电极22a)的一侧上和另一侧上。图17是示出根据第七实施例的半导体器件的截面图。
如图17所示，在半导体器件7中，第一沟槽电极G(沟槽电极22b和22c)布置在特定的第一沟槽电极G(沟槽电极22a)的一侧(+X轴方向侧)上和另一侧(-X轴方向侧)上。在特定的第一沟槽电极G(沟槽电极22a)与位于一侧的第一沟槽电极G(沟槽电极22b)之间以及特定的第一沟槽电极G(沟槽电极22a)与位于另一侧的第一沟槽电极G(沟槽电极22c)之间布置发射极层13、体层12和空穴阻挡层11。用于电场减小的浮置层28沿着特定的第一沟槽电极G(沟槽电极22a)的下端和位于一侧和另一侧上的第一沟槽电极G(沟槽电极22b和22c)的下端布置。
根据该实施例，即使当第一沟槽电极G布置在第一沟槽电极G的一侧和另一侧上时，也可降低每个沟槽电极22的下端处的电场强度。其他结构和效果包括在第一到第六实施例的描述中。
(第八实施例)
以下描述根据第八实施例的半导体器件。在第八实施例中，多个第一沟槽电极G并排布置。图18是示出根据第八实施例的半导体器件的截面图。
如图18所示，在半导体器件8中，多个第一沟槽电极G并排布置。在并排布置的多个第一沟槽电极G中的彼此相邻的第一沟槽电极G之间布置发射极层13、体层12和空穴阻挡层11。用于电场减小的浮置层28沿着每个第一沟槽电极G的下端布置。
根据该实施例，即使当多个第一沟槽电极G并排布置时，也可降低每个沟槽电极22的下端处的电场强度。其他结构和效果包括在第一到第七实施例的描述中。
尽管在前文中使用若干实施例具体描述了由本发明人完成的本发明，然而本发明不限于上述实施例，并且可在不脱离本发明的范围的情况下进行各种改变和修改。
本领域的普通技术人员可根据需要组合第一至第八实施例。
尽管已经就多个实施例描述了本发明，然而本领域技术人员应当认识到，可在所附权利要求的精神和范围内以各种修改来实践本发明，并且本发明不限于上述实例。
此外，权利要求的范围不受上述实施例的限制。
此外，注意，申请人旨在包含所有权利要求要素的等同物，即使是起诉期间的稍后修改。

Claims (20)

1.一种半导体器件，包括：
半导体衬底，具有上表面；
沟槽电极，被布置在形成于所述上表面上的沟槽内；以及
沟槽绝缘膜，被布置在所述沟槽电极与所述半导体衬底之间，其中，
所述半导体衬底包括：
第一导电类型的第一半导体层，
第二导电类型的浮置层，被布置在所述第一半导体层上，所述沟槽电极的下端到达所述浮置层，
所述第一导电类型的阻挡层，被布置在所述浮置层上并与所述沟槽绝缘膜接触，
所述第二导电类型的第二半导体层，被布置在所述阻挡层上并与所述沟槽绝缘膜接触，以及
所述第一导电类型的第三半导体层，被布置在所述第二半导体层上，
所述第三半导体层、所述第二半导体层和所述阻挡层通过所述浮置层与所述第一半导体层分离，并且
穿过形成在所述第二半导体层中的反转层的载流子路径包括所述第二半导体层、所述阻挡层、所述浮置层的非反转区域以及所述第一半导体层。
2.根据权利要求1所述的半导体器件，其中，所述沟槽电极的下端被所述浮置层覆盖，所述沟槽绝缘膜被插入在所述沟槽电极的下端和所述浮置层之间。
3.根据权利要求1所述的半导体器件，其中，
多个沟槽电极被布置在多个沟槽中，
所述第三半导体层、所述第二半导体层和所述阻挡层被布置在彼此相邻的所述沟槽电极之间，并且
所述浮置层沿着彼此相邻的所述沟槽电极的下端而被布置。
4.根据权利要求1所述的半导体器件，其中，多个沟槽电极被布置在多个沟槽中，包括：
第一沟槽电极，被施加有栅极电压，以在所述第二半导体层的与所述沟槽绝缘膜接触的部分中形成反转区域；以及
第二沟槽电极，被施加有发射极电压，以在所述第一半导体层与第三半导体层之间建立连续性。
5.根据权利要求4所述的半导体器件，其中，
所述第二沟槽电极被布置在所述第一沟槽电极的一侧和另一侧上，使得所述第一沟槽电极被布置在所述第二沟槽电极之间，
所述第三半导体层、所述第二半导体层和所述阻挡层被布置在彼此相邻的所述第一沟槽电极与所述第二沟槽电极之间，并且
所述浮置层沿着所述第一沟槽电极的下端和位于所述第一沟槽电极的两侧上的所述第二沟槽电极的下端而被布置。
6.根据权利要求5所述的半导体器件，其中，
所述第二沟槽电极被额外地布置在被布置在所述一侧的所述第二沟槽电极的所述一侧上和被布置在所述另一侧的所述第二沟槽电极的所述另一侧上，使得所述第一沟槽电极和位于所述第一沟槽电极的两侧上的所述第二沟槽电极被布置在被额外地布置的所述第二沟槽电极之间，并且
被额外地布置的所述第二沟槽电极被所述浮置层覆盖。
7.根据权利要求5所述的半导体器件，其中，所述浮置层也形成在被布置在所述一侧的所述第二沟槽电极的所述一侧上和被布置在所述另一侧的所述第二沟槽电极的所述另一侧上的所述第一半导体层。
8.根据权利要求4所述的半导体器件，其中，
多个第一沟槽电极和多个第二沟槽电极被布置在所述多个沟槽中，
所述第三半导体层、所述第二半导体层和所述阻挡层被布置在彼此相邻的所述第一沟槽电极之间，
所述第二半导体层和所述阻挡层被布置在彼此相邻的所述第二沟槽电极之间，并且
所述浮置层沿着彼此相邻的所述第一沟槽电极的下端和彼此相邻的所述第二沟槽电极的下端而被布置。
9.根据权利要求8所述的半导体器件，其中，当从彼此相邻的所述第一沟槽电极中的一个第一沟槽电极观察时，所述浮置层被布置在与布置有所述第三半导体层、所述第二半导体层和所述阻挡层的那一侧相反的一侧上。
10.根据权利要求8所述的半导体器件，其中，当从彼此相邻的所述第二沟槽电极的一个第二沟槽电极观察时，所述浮置层被布置在与布置有所述第二半导体层和所述阻挡层的那一侧相反的一侧上。
11.根据权利要求4所述的半导体器件，其中，
多个第一沟槽电极和多个第二沟槽电极被布置，
所述第三半导体层、所述第二半导体层和所述阻挡层被布置在彼此相邻的所述第一沟槽电极之间，
所述第二沟槽电极被布置在彼此相邻的所述第一沟槽电极的一侧和另一侧上，使得彼此相邻的所述第一沟槽电极被布置在所述第二沟槽电极之间，并且
所述浮置层沿着彼此相邻的所述第一沟槽电极的下端以及位于彼此相邻的所述第一沟槽电极的两侧上的所述第二沟槽电极的下端的一部分而被布置。
12.根据权利要求4所述的半导体器件，其中，
多个第一沟槽电极和多个第二沟槽电极被布置，
所述第一沟槽电极被布置在特定的第二沟槽电极的一侧和另一侧上，
所述第二沟槽电极被额外地布置在布置在所述一侧的所述第一沟槽电极的所述一侧上和被布置在所述另一侧的所述第一沟槽电极的所述另一侧上，
所述第三半导体层、所述第二半导体层和所述阻挡层被布置在所述特定的第二沟槽电极与被布置在所述一侧上的所述第一沟槽电极之间以及在所述特定的第二沟槽电极与被布置在所述另一侧上的所述第一沟槽电极之间，并且
所述浮置层沿着所述特定的第二沟槽电极的下端以及被布置在所述一侧和所述另一侧上的所述第一沟槽电极的下端而被布置。
13.根据权利要求12所述的半导体器件，其中，所述浮置层覆盖第二沟槽电极的下端的一部分，所述第二沟槽电极位于被布置在所述一侧上的所述第一沟槽电极的所述一侧上以及位于被布置在所述另一侧上的所述第一沟槽电极的所述另一侧上。
14.根据权利要求1所述的半导体器件，其中，
所述沟槽电极包括多个第一沟槽电极，栅极电压被施加到所述多个第一沟槽电极，以在所述第二半导体层的与所述沟槽绝缘膜接触的部分中形成反转区域，
所述第一沟槽电极被布置在特定的第一沟槽电极的一侧和另一侧上，
所述第三半导体层、所述第二半导体层和所述阻挡层被布置在所述特定的第一沟槽电极与被布置在所述一侧上的所述第一沟槽电极之间以及所述特定的第一沟槽电极与被布置在所述另一侧上的所述第一沟槽电极之间，并且
所述浮置层沿着所述特定的第一沟槽电极的下端以及位于所述一侧上和所述另一侧上的所述第一沟槽电极的下端而被布置。
15.根据权利要求1所述的半导体器件，其中，
所述沟槽电极包括多个第一沟槽电极，栅极电压被施加到所述多个第一沟槽电极，以在所述第二半导体层的与所述沟槽绝缘膜接触的部分中形成反转区域，
所述第三半导体层、所述第二半导体层和所述阻挡层被布置在并排布置的所述多个第一沟槽电极中的彼此相邻的第一沟槽电极之间，并且
所述浮置层沿着每个所述第一沟槽电极的下端而被布置。
16.根据权利要求1所述的半导体器件，其中，所述阻挡层的杂质浓度高于所述第一半导体层的杂质浓度。
17.根据权利要求1所述的半导体器件，其中，所述浮置层的杂质浓度低于所述第二半导体层的杂质浓度。
18.一种制造半导体器件的方法，包括：
在包括第一导电类型的第一半导体层的半导体衬底的上表面上形成沟槽的步骤；
在所述沟槽的内表面上形成沟槽绝缘膜的步骤；
在其上形成有所述沟槽绝缘膜的所述沟槽内形成沟槽电极的步骤；
在所述半导体衬底上形成第二导电类型的浮置层、所述第一导电类型的阻挡层、所述第二导电类型的第二半导体层以及所述第一导电类型的第三半导体层的步骤，所述第二导电类型的浮置层被布置在所述第一半导体层上且位于所述沟槽电极的下端到达的位置处，所述第一导电类型的阻挡层被布置在所述浮置层上，所述第二导电类型的第二半导体层被布置在所述阻挡层上、以及所述第一导电类型的第三半导体层被布置在所述第二半导体层上，使得所述第三半导体层、所述第二半导体层和所述阻挡层通过所述浮置层与所述第一半导体层分离；
形成穿过形成在所述半导体衬底上的层间绝缘层的贯通凹槽的步骤；以及
在所述层间绝缘层上形成通过所述贯通凹槽与所述第二半导体层连接的线路层的步骤。
19.根据权利要求18所述的制造半导体器件的方法，其中，所述阻挡层的杂质浓度高于所述第一半导体层的杂质浓度。
20.根据权利要求18所述的制造半导体器件的方法，其中，所述浮置层的杂质浓度低于所述第二半导体层的杂质浓度。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112017000297T5 (de) 2016-08-12 2018-11-15 Fuji Electric Co., Ltd. Halbleiterbauteil und Herstellungsverfahren eines Halbleiterbauteils
CN109427869B (zh) 2017-08-29 2020-10-09 南京芯舟科技有限公司 一种半导体器件
US10847617B2 (en) 2017-12-14 2020-11-24 Fuji Electric Co., Ltd. Semiconductor device
CN110416305B (zh) * 2019-06-27 2021-01-08 南京芯舟科技有限公司 元胞结构及其应用的半导体器件
US10937899B1 (en) * 2020-02-07 2021-03-02 Renesas Electronics Corporation Semiconductor device
GB2592927B (en) 2020-03-10 2024-06-12 Mqsemi Ag Semiconductor device with fortifying layer
US20230335625A1 (en) * 2021-03-31 2023-10-19 Dynex Semiconductor Limited Power semiconductor device
DE112022000506T5 (de) * 2021-09-16 2024-03-07 Fuji Electric Co., Ltd. Bipolartransistor mit isolierter gatterelektrode

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5168331A (en) * 1991-01-31 1992-12-01 Siliconix Incorporated Power metal-oxide-semiconductor field effect transistor
JP4723816B2 (ja) 2003-12-24 2011-07-13 株式会社豊田中央研究所 半導体装置
JP2008288386A (ja) 2007-05-17 2008-11-27 Hitachi Ltd 半導体装置
JP5216801B2 (ja) * 2010-03-24 2013-06-19 株式会社東芝 半導体装置
JP5594276B2 (ja) 2010-12-08 2014-09-24 株式会社デンソー 絶縁ゲート型半導体装置
JP5831598B2 (ja) 2010-12-08 2015-12-09 株式会社デンソー 絶縁ゲート型半導体装置
US9245985B2 (en) * 2012-03-28 2016-01-26 Infineon Technologies Americas Corp. IGBT with buried emitter electrode
JP6190206B2 (ja) 2012-08-21 2017-08-30 ローム株式会社 半導体装置
JP5698302B2 (ja) 2013-04-25 2015-04-08 株式会社日立製作所 半導体装置
WO2015022989A1 (ja) 2013-08-15 2015-02-19 富士電機株式会社 半導体装置
US9929260B2 (en) 2015-05-15 2018-03-27 Fuji Electric Co., Ltd. IGBT semiconductor device
US10468510B2 (en) * 2015-07-16 2019-11-05 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method of the same

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