CN109037320A - 半导体器件及其制造方法 - Google Patents

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Abstract

本申请涉及半导体器件及其制造方法。根据实施例，半导体器件1包括：包括上表面的半导体衬底50；沟槽电极22，设置在形成在上表面上的沟槽20内；以及沟槽绝缘膜21，设置在沟槽电极22和半导体衬底50之间。半导体衬底50包括：第一导电类型的第一半导体层，到达第一半导体层的沟槽电极22的下端；第二导电类型的深层19，部分地设置在第一半导体层上并且与沟槽绝缘膜21接触；第二导电类型的第二半导体层，设置在第一半导体层上和深层19上并且与沟槽绝缘膜21接触；以及第一导电类型的第三半导体层，设置在深层19之上的第二半导体层上。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请基于2017年6月9日提交的日本专利申请No.2017-114046并要求其优先权权益，其公开内容通过引用全部结合于此。
技术领域
本公开涉及半导体器件及其制造方法。本公开涉及例如包括具有沟槽栅极结构的IGBT的半导体器件以及制造该半导体器件的方法。
背景技术
IGBT(绝缘栅双极型晶体管)由于其结构而具有寄生NPN结构。当这种寄生NPN结构工作时，会有过电流流过，这会导致IGBT损坏的风险。具体地，当发生诸如短路(负载短路、接地故障和供电故障)的高电压状态和高电流状态时，寄生NPN结构的基极电位由于雪崩电流而升高。这导致寄生NPN结构工作并闩锁，造成IGBT的破坏。对于诸如逆变器应用的IGBT，短路状态下的破坏时间(短路容限)被认为是重要的规格。在设计中，有意地降低传导能力，从而减小短路时的电流量，并且实现高的短路容限。但是，有意降低传导能力会导致传导损耗增加。如上所述，在IGBT中，传导能力(饱和电压)和短路容限之间存在折衷关系。
发明内容
减小由寄生NPN结构的工作引起的闩锁的一种有效方法是，如图27和28所示，增加与寄生NPN结构的基极对应的P型层的杂质浓度，并且降低基极电阻rb的电阻值。但是，与基极对应的P型层的杂质浓度的增加可能导致沟道的杂质浓度增加。这影响阈值电压Vth。鉴于此，与基极对应的P型层的杂质浓度存在限制。
根据以下对说明书和附图的描述，现有技术的其他问题和本公开的新特征将变得显而易见。
一个示例方面是一种半导体器件，包括：半导体衬底，所述半导体衬底包括上表面；沟槽电极，设置在所述上表面上形成的沟槽内；和沟槽绝缘膜，设置在所述沟槽电极和所述半导体衬底之间。所述半导体衬底包括：第一导电类型的第一半导体层，所述沟槽电极的下端到达所述第一半导体层；第二导电类型的深层，部分地设置在第一半导体层上并且与所述沟槽绝缘膜接触；第二导电类型的第二半导体层，设置在所述第一半导体层和深层上并且与所述沟槽绝缘膜接触；和第一导电类型的第三半导体层，设置在所述深层之上的所述第二半导体层上。
根据上述示例方面，可以提供可改善闩锁容限和短路容限的半导体器件以及制造该半导体器件的方法。
附图说明
从以下结合附图对特定实施例的描述中，上述和其他方面、优点和特征将变得更加明显，其中：
图1是示出根据第一实施例的半导体器件的例子的透视图；
图2是示出根据第一实施例的半导体器件的例子的顶视图；
图3是示出根据第一实施例的半导体器件的例子的横截面图，示出沿图2的III-III线的横截面；
图4是示出根据第一实施例的半导体器件的例子的横截面图，示出沿图2的IV-IV线的横截面；
图5是示出根据第一实施例的半导体器件的例子的横截面图，示出沿图2的V-V线的横截面；
图6是示出根据第一实施例的变形例的半导体器件的例子的顶视图；
图7是示出根据第一实施例的半导体器件的操作的例子的图；
图8是示出根据比较例子的半导体器件的操作的例子的图；
图9是示出制造根据第一实施例的半导体器件的方法的例子的工艺横截面图，示出形成空穴阻挡层的工艺；
图10是示出制造根据第一实施例的半导体器件的方法的例子的工艺横截面图，示出形成沟槽的工艺；
图11是示出制造根据第一实施例的半导体器件的方法的例子的工艺横截面图，示出形成沟槽绝缘膜的工艺和沉积用于形成沟槽电极的多晶硅的工艺；
图12是示出制造根据第一实施例的半导体器件的方法的例子的工艺横截面图，示出用于形成沟槽电极的多晶硅的回刻蚀工艺；
图13是示出制造根据第一实施例的半导体器件的方法的例子的工艺横截面图，示出形成本体层的工艺；
图14是示出制造根据第一实施例的半导体器件的方法的例子的工艺横截面图，示出形成深层的工艺；
图15是示出制造根据第一实施例的半导体器件的方法的例子的工艺横截面图，示出形成发射极层的工艺；
图16是示出制造根据第一实施例的半导体器件的方法的例子的工艺横截面图，示出形成层间绝缘层、贯通凹槽和接触凹槽的工艺；
图17是示出制造根据第一实施例的半导体器件的方法的例子的工艺横截面图，示出形成发射极布线层的工艺；
图18是示出制造根据第一实施例的半导体器件的方法的例子的顶视图；
图19是示出根据第二实施例的半导体器件的例子的顶视图；
图20是示出根据第二实施例的半导体器件的例子的横截面图，示出沿图19的XX-XX线的横截面；
图21是示出根据第二实施例的半导体器件的例子的横截面图，示出沿图19的XXI-XXI线的横截面；
图22是示出根据第二实施例的半导体器件的例子的横截面图，示出沿图19的XXII-XXII线的横截面；
图23是示出根据第三实施例的半导体器件的例子的顶视图；
图24是示出根据第三实施例的半导体器件的例子的横截面图，示出沿图23的XXIV-XXIV线的横截面；
图25是示出根据第三实施例的半导体器件的例子的横截面图，示出沿图23的XXV-XXV线的横截面；
图26是示出根据第三实施例的半导体器件的例子的横截面图，示出沿图23的XXVI-XXVI线的横截面；
图27是示出IGBT的半导体层的例子的横截面图；以及
图28是示出IGBT的半导体层的例子的横截面图，且其是图27的放大图。
具体实施方式
为了使说明清楚，以下描述和附图可以适当地省略或简化。在整个附图中，相同的部件由相同的附图标记示出，并且适当地省略重复的描述。
(第一实施例：配置)
将描述根据第一实施例的半导体器件和制造半导体器件的方法。首先，将描述根据第一实施例的半导体器件的配置。图1是示出根据第一实施例的半导体器件的例子的透视图。图2是示出根据第一实施例的半导体器件的例子的顶视图。图3至图5是示出根据第一实施例的半导体器件的例子的横截面图。图3示出沿图2的III-III线的横截面。图4示出沿图2的IV-IV线的横截面。图5示出沿图2的V-V线的横截面。在图1和图2中，未示出设置在半导体器件的上部中的发射极布线层，并且在图2中未示出设置在半导体器件的上部中的层间绝缘层。
如图1至图5所示，半导体器件1包括半导体衬底50。半导体衬底50包括漂移层10、空穴阻挡层11、本体层12、发射极层13、浮置层18和深层19。例如，半导体衬底50是包含硅的硅衬底。注意，半导体衬底50不限于由硅制成的材料，而是可以由其他的半导体材料制成。半导体衬底50的主表面被称为上表面。半导体衬底50包括上表面。漂移层10和空穴阻挡层11也被称为第一半导体层。本体层12也被称为第二半导体层。发射极层13也被称为第三半导体层。
沟槽20(20a和20b)形成在半导体衬底50的上表面中。尽管在附图中形成了多个沟槽20a和20b，但是术语“沟槽20”用于共同指代沟槽20a和20b而不是指示它们中的一个。
沟槽20在与半导体衬底50的上表面平行的平面内沿一个方向延伸。沿一个方向延伸的多个沟槽20可以设置在半导体衬底50的上表面中。在与半导体衬底50的上表面平行的平面内，多个沟槽20在与所述一个方向正交的另一个方向上并排布置。
引入XYZ正交坐标轴系统以描述半导体器件1。与半导体衬底50的上表面正交的方向被定义为Z轴方向。为了方便起见，将+Z轴方向称为向上，将-Z轴方向称为向下。为了便于描述半导体器件1，使用XYZ正交坐标轴的方向以及向上的方向和向下的方向。因此，当使用半导体器件1时，半导体衬底50的上表面不一定必须面向+Z轴和向上的方向。将与半导体衬底50的上表面平行的平面内的一个方向定义为Y轴方向。因此，沟槽20延伸的所述一个方向是Y轴方向。在与半导体衬底50的上表面平行的平面中与所述一个方向正交的另一个方向被定义为X轴方向。多个沟槽20在X轴方向上并排形成。
在多个沟槽20中，相邻的沟槽20中的一个被称为沟槽20a，另一个被称为沟槽20b。例如，将+X轴方向侧的沟槽20称为沟槽20a，将形成于沟槽20a的-X轴方向侧的沟槽20称为沟槽20b。
沟槽绝缘膜21(21a和21b)分别形成在沟槽20的内表面上。尽管在附图中形成了多个沟槽绝缘膜21a和21b，但是术语“沟槽绝缘膜21”用于统指沟槽绝缘膜21a和21b而不是指它们中的一个。
沟槽绝缘膜21包含例如氧化硅膜作为材料。注意，沟槽绝缘膜21可以包括氧化硅膜以外的绝缘膜。形成在沟槽20a的内表面上的沟槽绝缘膜21被称为沟槽绝缘膜21a。形成在沟槽20b的内表面上的沟槽绝缘膜21被称为沟槽绝缘膜21b。
沟槽电极22(22a和22b)设置在形成于半导体衬底50的上表面中的沟槽20内。尽管在附图中形成了多个沟槽电极22a和22b，但是术语“沟槽电极22”用于统指沟槽电极22a和22b而不是指它们中的一个。
沟槽电极22形成在沟槽20内，其中沟槽绝缘膜21夹在它们之间。沟槽绝缘膜21设置在沟槽电极21与半导体衬底50之间。沟槽电极22包含例如多晶硅作为导电材料。因此，沟槽电极22具有掩埋在沟槽20中的导电材料。
像沟槽20一样，沟槽电极22沿一个方向即Y轴方向延伸。导电材料可以掩埋在多个沟槽20中，从而提供多个沟槽电极22。当设置多个沟槽电极22时，沟槽电极22在另一个方向上即在X轴方向上并排布置。形成在沟槽20a内的沟槽电极22被称为沟槽电极22a。此外，形成在沟槽20b内的沟槽电极22被称为沟槽电极22b。
接触凹槽30形成在半导体衬底50的上表面中。接触凹槽30形成为沿与半导体衬底50的上表面平行的一个方向即Y轴方向延伸。接触凹槽30与沟槽20并排布置。当形成多个沟槽20时，接触凹槽30例如布置在相邻的沟槽20之间。例如，接触凹槽30设置在沟槽20a和沟槽20b之间。接触凹槽30在Z轴方向上的长度小于沟槽20在Z轴方向上的长度。即，接触凹槽30的深度小于沟槽20的深度。
在图2的III-III线的横截面中，漂移层10、空穴阻挡层11、深层19、本体层12和发射极层13从底部依次层叠在半导体衬底50上并与沟槽绝缘膜21a接触。在图2的IV-IV线的横截面中，漂移层10、空穴阻挡层11、深层19和本体层12从底部依次层叠在半导体衬底50上并与沟槽绝缘膜21a接触。在图2的V-V线的横截面中，漂移层10、空穴阻挡层11和本体层12从底部依次层叠在半导体衬底50上并与栅极绝缘膜21a接触。
漂移层10例如是以低浓度掺杂有N型杂质的N型半导体层。漂移层10与沟槽绝缘膜21接触。例如，漂移层10与沟槽绝缘膜21a和沟槽绝缘膜21b接触。沟槽20的下端和沟槽电极22的下端到达漂移层10。例如，沟槽20a的下端和沟槽电极22a的下端位于漂移层10处。注意，沟槽20b的下端和沟槽电极22b的下端也可以位于漂移层10处。
为了方便起见，将N型、N-型和N+型称为第一导电类型，将P型、P-型和P+型称为第二导电类型。注意，N型、N-型和N+型可以被称为第二导电类型，并且P型、P-型和P+型可以被称为第一导电类型。以低浓度掺杂N型杂质称为N-型，以高浓度掺杂N型杂质称为N+型，以高于低浓度且低于高浓度的浓度掺杂N型杂质被称为N型。同样，以低浓度掺杂P型杂质称为P-型，以高浓度掺杂P型杂质称为P+型，以高于低浓度且低于高浓度的浓度掺杂P型杂质被称为P型。
漂移层10被称为第一半导体层。注意，空穴阻挡层11可以设置在漂移层10上。在这种情况下，第一半导体层包括漂移层10和空穴阻挡层11。空穴阻挡层11与设置在沟槽20的侧表面上的沟槽绝缘膜21接触。例如，空穴阻挡层11与沟槽绝缘膜21a和沟槽绝缘膜21b接触。因此，第一半导体层与沟槽绝缘膜21a和沟槽绝缘膜21b接触。空穴阻挡层11例如是掺杂有N型杂质的N型半导体层。
深层19设置在第一半导体层上。深层19设置在漂移层10上或在漂移层10和空穴阻挡层11上。深层19部分地设置在第一半导体层上。例如，深层19在Y轴方向上部分地设置在第一半导体层上。因此，第一半导体层具有设置深层19的部分和未设置深层19的部分。深层19的下表面和深层19在Y轴方向上的侧表面被第一半导体层覆盖。
多个深层19可以设置在漂移层10上。当在漂移层10上设置多个深层19时，深层19例如在Y轴方向上彼此间隔开。每个深层19与设置在沟槽20的侧表面上的沟槽绝缘膜21接触。例如，深层19与沟槽绝缘膜21a接触。
深层19从沟槽20提供到邻近沟槽20的接触凹槽30的下方。注意，深层19可以在相邻沟槽20之间从一个沟槽20提供到另一个沟槽20。深层19例如是掺杂有P型杂质的P型半导体层。
本体层12设置在第一半导体层和深层19上。本体层12与设置在沟槽20的侧表面上的沟槽绝缘膜21接触。例如，本体层12与沟槽绝缘膜21a和沟槽绝缘膜21b接触。本体层12例如是掺杂有P型杂质的P型半导体层。
例如，使在本体层12中掺杂的P型杂质的浓度低于在深层19中掺杂的P型杂质的浓度。也就是说，深层19的杂质浓度高于本体层12的杂质浓度。接触凹槽30的下端位于本体层12处。本体层12的下表面与第一半导体层和深层19接触。深层19在Y轴方向上的侧表面可以被本体层12覆盖。
发射极层13设置在深层19之上的本体层12上。发射极层13部分地设置在Y轴方向上。因此，本体层12具有设置发射极层13的部分和未设置发射极层13的部分。沟槽绝缘膜21可以设置在沟槽电极22与发射极层13、本体层12、深层19和第一半导体层之间。
发射极层13在Y轴方向上的长度小于深层19在Y轴方向上的长度。因此，发射极层13未部分地设置在深层19之上。此外，深层19和发射极层13未部分地设置在漂移层10之上。
多个发射极层13可以设置在本体层12上。当在本体层12上提供多个发射极层13时，发射极层13在Y轴方向上彼此间隔开。因此，多个深层19和多个发射极层13沿着一个方向彼此间隔开，并且发射极层13不设置在相邻深层19之间的第一半导体层的上部中。
各发射极层13与设置在沟槽20的侧表面上的沟槽绝缘膜21接触。例如，发射极层13与设置在沟槽20a的侧表面上的沟槽绝缘膜21a接触。发射极层13设置在沟槽20和与沟槽20相邻的接触凹槽30之间。发射极层13例如是以高浓度掺杂有N型杂质的N+型半导体层。
与根据图6所示的实施例的修改例的半导体器件1a类似，发射极层13在Y轴方向上的长度可以基本上等于深层19在Y轴方向上的长度。这里的基本等于不仅包括严格意义上的相等，而且还有根据技术目的包括在一定范围内相等。例如，当使用相同的掩膜通过离子注入形成深层19和发射极层13时，由于通过注入技术引起的误差量，所形成的深层19在Y轴方向上的长度和发射极层13在Y轴方向上的长度在严格意义上可能不同。然而，包括这种误差的在Y方向上的深层19的长度和发射极层13的长度基本相同。
如图1和图2所示，当设置多个沟槽电极22时，半导体衬底50中的相邻沟槽电极22之间的部分包括漂移层10、空穴阻挡层11、深层19、本体层12和发射极层13。浮置层18可以设置在除半导体衬底50的在沟槽电极22之间的部分之外的部分中。
具体地，当多个沟槽电极22包括一个沟槽电极22a和另一个沟槽电极22b时，设置在一个沟槽电极22a和另一个沟槽电极22b之间的漂移层10、空穴阻挡层11、深层19、本体层12和发射极层13，与设置在所述一个沟槽电极22a周围的沟槽绝缘膜21a接触。浮置层18设置在所述另一个沟槽电极22b的-X轴方向侧，且与设置在所述另一个沟槽电极22b周围的沟槽绝缘膜21b接触。
漂移层18设置在漂移层10上。沟槽电极22b的下端可以位于浮置层18处。浮置层18和漂移层10之间的界面可以连接到沟槽电极22b的下端。浮置层18是掺杂有P型杂质的P型半导体层。
这样，除了半导体衬底50之外，半导体器件1还包括设置在沟槽20内的沟槽电极22以及设置在沟槽电极22和半导体衬底50之间的沟槽绝缘膜21。
半导体器件1还可以包括层间绝缘层31、发射极布线层32、场停止层、集电极层和集电极布线层。
层间绝缘层31设置在半导体衬底50的上部中。具体地，层间绝缘层31设置在半导体衬底50中的本体层12和发射极层13上。贯通凹槽33设置在层间绝缘层31中。贯通凹槽33形成为穿过层间绝缘层31。贯通凹槽33与接触凹槽30连通。层间绝缘层31包括例如作为绝缘材料的氧化硅膜。注意，层间绝缘层31可以包含氧化硅膜以外的绝缘材料。
发射极布线层32设置在层间绝缘层31上。发射极布线层32经由接触34连接到本体层12。发射极布线层32也被称为布线层。接触34设置在穿过层间绝缘层31的贯通凹槽33内和形成于本体层12的接触凹槽30内。因此，接触34的下端位于比本体层12的上端低的位置。此外，接触层可以设置在接触34和本体层12之间。接触层例如是以高浓度掺杂有P型杂质的P+型半导体层。
发射极布线层32和接触34包含例如铝(Al)作为导电材料。注意，发射极布线层32和接触34可以包含除铝之外的导电材料。可以在发射极布线层32与接触34之间以及层间绝缘层31与本体层12之间提供阻挡金属。
场停止层(未示出)可以设置在漂移层10下方。场停止层例如是掺杂有N型杂质的N型半导体层。集电极层(未示出)可以设置在场停止层下方。集电极层例如是掺杂有P型杂质的P型半导体层。集电极布线层可以设置在集电极层下方。集电极布线层例如包含铝(Al)作为导电材料。注意，集电极布线层可以包含除铝之外的导电材料。
(第一实施例：操作)
接下来，将描述根据该实施例的半导体器件1的操作。图7是示出根据第一实施例的半导体器件1的操作的例子的图。图8是示出根据比较例子的半导体器件100的操作的例子的图。
如图7所示，当向沟槽电极22施加正电压时，在沟槽绝缘膜21附近的本体层12中形成用作沟道的反型层。这样，沟槽电极22具有栅极电极的功能，并且沟槽绝缘膜21具有栅极绝缘膜的功能。
在该实施例的半导体器件1中，本体层12形成在发射极层13下方以与沟槽绝缘膜21接触。因此，反型层形成在靠近沟槽绝缘膜21的发射极层13下方的本体层12中。结果，当半导体器件1进入导电状态(接通状态)时，从发射极层13发出的电子沿-Z轴方向从发射极层13朝向发射极层13正下方的本体层12移动。
深层19形成在发射体层13下方的空穴阻挡层11和本体层12之间。因此，在本体层12中，反型层围绕深层19在+Y轴方向上延伸。然后，沿着在深层19的正上方沿+Y轴方向延伸的反型层，来自发射极层13的在-Z轴方向移动的电子将其方向改变为+Y轴方向。
在该实施例中，深层19在Y轴方向上的长度大于发射极层13在Y轴方向上的长度。因此，本体层12中的反型层在+Y轴方向上延伸到深层19的端部的正上方。结果，已经改变方向到+Y轴方向的电子将在+Y轴方向上在深层19的端部的正上方移动。
存在其中深层19未设置在空穴阻挡层11上方的部分。因此，在+Y轴方向更远离深层19的一侧，反型层围绕深层19向下延伸。结果，在+Y轴方向上更远离深层19在+Y轴方向上的端部的一侧，已经移动到深层19在+Y轴方向上的端部的正上方的电子改变其方向为-Z方向。然后，电子经由空穴阻挡层11到达漂移层10。
深层19的杂质浓度分布不影响本体层12的杂质浓度。也就是说，该分布使得：深层19中的杂质不扩散到其中本体层12中形成沟道的部分中。因此，用作沟道的本体层12三维地形成在从发射极层13到空穴阻挡层11的路径中。这减少了对本体层12的杂质浓度的影响，并且因此可以减小对沟道的阈值电压Vth的影响。
如上所述，在本实施例的半导体器件1中，通过用包含高浓度P型杂质的深层19覆盖发射极层13的下部，可以减小寄生NPN结构的基极电阻rb。另外，建立了路径以使沟道电流(电子)沿着在阈值电压Vth处三维形成的反型层流动，阈值电压Vth与现有技术中相同。利用这样的结构，半导体器件1可以改善闩锁容限，从而改善短路容限。这意味着在诸如负载短路的短路状态下的击穿强度得到改善。
另一方面，如图8所示，在根据比较例的半导体器件100中，未设置深层19。在与沟槽绝缘膜21接触的半导体衬底50中，漂移层10、空穴阻挡层11、本体层12和发射极层13从底部起依次层叠。因此，反型层在发射极层13下方的本体层12中沿-Z轴方向延伸。
结果，导电状态(导通状态)的电子从发射极层13沿着在-Z轴方向延伸的反型层在-Z轴方向移动。来自发射极层13的在-Z轴方向移动并到达反型层的电子经由空穴阻挡层11向下移动并到达漂移层10。
如上所述，在比较例的半导体器件100中，发射极层13的下部未被包含高浓度P型杂质的深层19覆盖。因此，寄生NPN结构的基极电阻rb不能减小。因此，闩锁容限不能被改善，因此不能改善短路容限。当为了改善短路容限而减小本体层12的电阻时，沟道的阈值电压Vth将改变。
如图1至图5所示，深层19在Y轴方向上的其上未形成发射极层13的部分的长度越大，原则上闩锁容限变得越好。当深层19在Y轴方向上的其上未形成发射极层13的部分的长度为特定长度或更大时，闩锁容限将不会改变。当使深层19在Y轴方向上的其上未形成发射极层13的部分超过需要时，沟道长度增加，这导致电流能力劣化的缺点。
如图6所示，使用与用于发射极层13相同的掩膜、通过诸如离子注入的方法形成深层19，并且发射极层13在Y轴方向上的长度和深层19在Y轴方向上的长度大致相等。这实现了高闩锁容限并降低了制造成本。
(第一实施例：制造方法)
接下来，将描述制造根据本实施例的半导体器件1的方法。图9至图17是示出制造根据第一实施例的半导体器件1的方法的例子的工艺横截面图。图9示出形成空穴阻挡层11的工艺。图10示出形成沟槽22的工艺。图11示出形成沟槽绝缘膜21的工艺和沉积用于形成沟槽电极22的多晶硅的工艺。图12示出回刻蚀用于形成沟槽电极22的多晶硅的工艺。图13示出形成本体层12的工艺。图14示出形成深层19的工艺。图15示出形成发射极层13的工艺。图16示出形成层间绝缘层31、贯通凹槽33和接触凹槽30的工艺。图17示出形成发射极布线层32的工艺。图18是示出制造根据第一实施例的半导体器件1的方法的例子的顶视图。在图18中，未示出层间绝缘层31和发射极布线层32。
如图9所示，首先，例如，准备N型硅单晶晶片作为半导体衬底50。在半导体衬底50中，例如，以低浓度掺杂磷作为杂质。注意，半导体衬底50不限于由硅制成的材料，而是也可以由另一种半导体材料制成。通过涂覆等在半导体衬底50的上表面上形成抗蚀剂膜51。接下来，通过光刻将抗蚀剂膜51图案化。在图案化中，在抗蚀剂膜51中形成具有开口部分的图案，在开口部分中将形成空穴阻挡层11。
然后，使用图案化的抗蚀剂膜51作为掩膜，通过离子注入等将例如磷的N型杂质引入到半导体衬底50的上表面中。以这种方式，空穴阻挡层11形成在半导体衬底50的上表面侧上。空穴阻挡层11的下部成为漂移层10。之后，通过灰化等去除抗蚀剂膜51。空穴阻挡层11的区域可以通过随后的热扩散工艺而被扩大。
尽管没有示出，浮置层18可以通过相同的方法形成在半导体衬底50的上表面之上。即，通过涂覆等在半导体衬底50的上表面之上形成抗蚀剂膜。然后，通过光刻对抗蚀剂膜进行图案化。在图案化中，在抗蚀剂膜中形成具有开口部分的图案，在该开口部分中将形成浮置层18。
然后，使用图案化的抗蚀剂膜作为掩膜，执行离子注入等，以将诸如硼的P型杂质引入到半导体衬底50的上表面侧。然后，在半导体衬底50的上表面侧，例如在相邻的空穴阻挡层11之间，形成沿一个方向延伸的浮置层18。
接下来，如图10所示，通过例如使用图案化的硬掩模膜(未示出)等的各向异性干法刻蚀，在包括第一半导体层的半导体衬底50的上表面中形成沟槽20。沟槽20被形成为沿Y轴方向延伸。沟槽20穿过空穴阻挡层11并沿Z轴方向到达漂移层10。可以形成多个沟槽20。当形成多个沟槽20时，它们可以例如形成在空穴阻挡层11的两侧上以夹住空穴阻挡层11。之后，通过例如湿法刻蚀去除硬掩模膜等。
接着，如图11所示，空穴阻挡层11扩散。通过例如在预定温度下热处理预定时间段来执行扩散。然后，空穴阻挡层11的下端扩散到沟槽20的下端附近。当浮置层18形成时，浮置层18也被扩散。
接下来，例如通过热氧化在半导体衬底50的上表面和沟槽20的内表面上形成具有预定厚度的绝缘膜52。形成在沟槽20的内表面上的绝缘膜52的一部分成为沟槽绝缘膜21。这样，沟槽绝缘膜21形成在沟槽20的内表面上。
接下来，例如通过CVD将导电膜53沉积在半导体衬底50的绝缘膜52上以及沟槽20中的绝缘膜52上以掩埋在沟槽20内部。导电膜53例如是掺杂有磷的掺杂多晶硅膜。
接下来，如图12所示，通过例如干法刻蚀来回刻蚀导电膜53。这样，沟槽电极22形成在其中形成有栅极绝缘膜21的沟槽20内。
接下来，通过湿法刻蚀去除沟槽20外部的半导体衬底50的绝缘膜52。然后，沟槽绝缘膜21被留在沟槽20中。例如，对于湿法刻蚀，使用含有氢氟酸的刻蚀溶液。然后，在半导体衬底50的上表面上形成抗蚀剂膜54并进行图案化。
接下来，如图13所示，使用图案化的抗蚀剂膜54作为掩膜进行离子注入等。结果，引入诸如硼的P型杂质以形成本体层12。之后，通过灰化等去除抗蚀剂膜54。
接下来，如图14所示，使用图案化的抗蚀剂膜55作为掩膜进行离子注入等以引入诸如硼的P型杂质。接着，在空穴阻挡层11与本体层12之间部分地形成深层19。例如，使深层19的杂质浓度比本体层12的杂质浓度高。之后，通过灰化等去除抗蚀剂膜55。
接下来，如图15所示，使用图案化的抗蚀剂膜56作为掩膜进行离子注入等，以引入诸如砷的N型杂质。然后，在深层19之上的本体层12上选择性地形成发射极层13。当形成发射极层13时，发射极层13在Y轴方向上的长度可以小于深层19在Y轴方向上的长度。
这样，部分地设置在第一半导体层之上的深层19、设置在第一半导体层上和深层19上的本体层12以及设置在深层19上的本体层12上的发射极层13被形成在半导体衬底50中。之后，通过灰化等去除抗蚀剂膜56。当形成发射极层13时，使用与用于形成深层19的掩膜相同的掩膜执行离子注入，使得发射极层13在Y轴方向上的长度将变得基本上等于深层19在Y轴方向上的长度。
接下来，如图16所示，通过例如CVD在半导体衬底50之上形成层间绝缘层31。层间绝缘层31包括诸如PSG(磷硅酸盐玻璃)膜的氧化硅膜。除了PSG膜之外，例如，可以使用BPSG(硼磷硅酸盐玻璃)膜、NSG(非掺杂硅酸盐玻璃)膜、SOG(旋涂玻璃)膜或其组合膜作为层间绝缘层31。
接下来，在层间绝缘层31上形成图案化的抗蚀剂膜(未示出)等。然后，使用图案化的抗蚀剂膜等，通过例如各向异性干法刻蚀，在层间绝缘层31中形成贯通凹槽33。以这种方式，形成穿过形成在本体层12之上和发射极层13上的层间绝缘层31的贯通凹槽33。
之后，通过灰化等去除不需要的抗蚀剂膜。接下来，例如通过使用层间绝缘层31的各向异性干法刻蚀，在本体层12中形成与贯通凹槽33连通的接触凹槽30。接触凹槽30被形成为到达本体层12。在形成发射极层13的部分中，接触沟槽30被形成为穿过发射极层13。
例如，接触层35可以通过经由接触凹槽30执行P型杂质的离子注入而形成在本体层12中。
接下来，如图17和图18所示，通过溅射等形成由例如铝制成的金属层，以便连接到层间绝缘层31上、贯通凹槽33内和接触凹槽30内的本体层12。接着，在层间绝缘层31上形成发射极布线层32。而且，接触34形成在贯通凹槽33内和接触凹槽30内。
在形成金属层之前，可以在层间绝缘层31上、贯通凹槽33的内表面上以及接触凹槽30的内表面上形成TiW膜作为阻挡金属膜。这样，在层间绝缘层31上形成经由贯通凹槽33与本体层12连接的发射极布线层32。发射极布线层32经由接触凹槽30和贯通凹槽33而与本体层12连接。
此外，场停止层和集电极层形成在漂移层10下方。与集电极层接触的集电极布线层也被形成。以这种方式制造半导体器件1。
接下来，将描述该实施例的效果。
在本实施例的半导体器件1中，发射极层13的下部被含有高浓度P型杂质的深层19覆盖。这降低了寄生NPN结构的基极电阻rb。因此，可以防止寄生NPN结构的操作，从而改善闩锁容限和短路容限。
此外，在半导体器件1中，深层19的杂质浓度分布不与本体层12的杂质浓度分布重叠。这减少了深层19中的高浓度杂质对本体层12的影响。因此，可以形成三维反型层，可以减小深层19对阈值电压Vth的影响，并且可以建立用于在与现有技术相同的阈值电压Vth处流动的电流的路径。
使发射极层13在Y轴方向上的长度小于深层19在Y轴方向上的长度，并且使深层19的在Y方向上的一部分(在深层19上未形成发射极层13的部分)的长度变得更大。然后，闩锁容限可以得到改善。此外，可以建立用于沟道电子的三维路径。
当发射极层13在Y轴方向上的长度和在深度层19在Y轴方向上的长度基本相等时，制造成本可以降低，同时实现高的闩锁容限。
使深层的杂质浓度高于本体层12的杂质浓度。通过这样做，可以在保持阈值电压Vth的同时改善闩锁容限。
第一半导体层、深层19、本体层12和发射极层13形成在相邻的沟槽电极22之间，并且浮置层18形成在相邻的沟槽电极22之间的部分的外侧。这改善了载流子累积效应并降低了饱和电压Vce(sat)。
发射极布线层32经由接触34与本体层12连接，接触34设置在穿过层间绝缘层31的贯通凹槽33内和形成在本体层12的接触凹槽30内。这确保了发射极布线层32与本体层12之间的连接。
(第二实施例)
接下来，将描述根据第二实施例的半导体器件。本实施例的半导体器件不包括接触凹槽30。图19是示出根据第二实施例的半导体器件的例子的顶视图。图20至图22是示出根据第二实施例的半导体器件的例子的横截面图。图20示出沿图19的XX-XX线的横截面。图21示出沿图19的XXI-XXI线的横截面。图22示出沿图19的XXII-XXII线的横截面。在图19中，未示出设置在半导体器件的上部中的层间绝缘层31和发射极布线层32。
如图19至图22所示，半导体器件2不具有接触凹槽30。接触34仅设置在贯通凹槽33中。因此，发射极布线层32经由设置在穿过层间绝缘层31的贯通凹槽33内的接触34与本体层12连接。
接触层35设置在与接触34相接触的本体层12的顶部上。半导体衬底50中的接触34的下端的位置和沟槽20的开口的位置在与半导体衬底50的上表面正交的方向即Z轴方向上大致相等。
如上所述，在半导体器件2中，省略了在半导体衬底50中形成接触凹槽30的工艺，从而缩短了接触层35与沟槽20之间的距离。这缩短了相邻沟槽20之间的距离，从而可以使半导体器件2小型化。
由于接触凹槽30的底部处形成的接触层35的影响，阈值电压Vth升高，因此在具有接触凹槽30的情况下难以缩短接触层35与沟槽20之间的距离。已经考虑省略现有技术中在半导体衬底50中形成接触凹槽30的工艺。然而，当发射极层13和本体层12交替地连接到接触34时，寄生NPN结构的基极电阻升高，阻止了闩锁容限的改善。
为了解决这个问题，在该实施例中，形成深层19。即使在发射极层13和本体层12交替地连接到接触34时，这也可以改善闩锁容限。除上述之外，半导体器件2的配置和效果与第一实施例中相同。
(第三实施例)
接下来，将描述根据第三实施例的半导体器件。在该实施例中，本体层12也在一个方向上部分地设置在空穴阻挡层11上。图23是示出根据第三实施例的半导体器件的例子的顶视图。图24至图26是根据第三实施例的半导体器件的例子的横截面图。图24示出沿图23的XXIV-XXIV线的横截面。图25示出沿图23的XXV-XXV线的横截面。图26示出沿图23的XXVI-XXVI线的横截面。在图23中，未示出设置在半导体器件的上部中的绝缘层和布线层。
如图24所示，在半导体器件3中，在沿着XXIV-XXIV线的横截面中，在沟槽绝缘膜21附近的半导体衬底50中，漂移层10、空穴阻挡层11、深层19、本体层12和发射极层13从底部起依次层叠。
如图25所示，在沿着XXV-XXV线的横截面中，在沟槽绝缘膜21附近的半导体衬底50中，漂移层10、空穴阻挡层11、深层19和本体层12从底部起依次层叠。图24和图25中的半导体衬底50的配置与第二实施例的相同。
然而，如图26所示，在沿XXVI-XXVI线的横截面中的栅极绝缘膜21附近的半导体衬底50中，漂移层10和空穴阻挡层11从底部起依次层叠。
如上所述，在半导体器件3中，本体层12也部分地在一个方向上设置在空穴阻挡层11上。因此，半导体器件3具有其中深层19、本体层12和发射极层13未设置在第一半导体层之上的部分。
此外，例如，深层19在Y轴方向上的长度可以基本上等于本体层12在Y轴方向上的长度。多个深层19、多个本体层12和多个发射极层13可以在Y轴方向上彼此间隔设置。在这种情况下，本体层12和发射极层13可以不设置在相邻深层19之间的第一半导体层之上。通过沟道的电子沿着在深层19正上方沿Y轴方向延伸的反型层而在Y轴方向移动。之后，沿Y轴方向移动的电子到达与本体层12相邻的空穴阻挡层11。由此，到达空穴阻挡层11的电子到达漂移层10。
如上所述，由于本体层12仅设置在发射极层13的正下方，因此吸取少量空穴电流，因此可以增强载流子累积效应。也就是说，可以减小饱和电压Vce(sat)。
层间绝缘层31设置在半导体衬底50中。也就是说，层间绝缘层31设置在半导体衬底50中的发射极层13上、本体层12上以及空穴阻挡层11之上，并且发射极布线层32设置在层间绝缘层31上。发射极布线层32经由多个接触34与本体层12连接，所述多个接触34设置在穿过本体层12上的层间绝缘层31的部分的多个贯通凹槽33中。半导体衬底50中的接触34的下端的位置和沟槽20的开口的位置在与半导体衬底50的上表面正交的Z轴方向上大致相等。
以这种方式省略形成接触凹槽30的工艺降低了制造成本。这缩短了接触层35与沟槽20之间的距离。这也缩短了相邻沟槽20之间的距离，从而可以使半导体器件3小型化。其他配置和效果与第一实施例和第二实施例的配置和效果相同。
虽然已经基于实施例详细描述了由本发明人作出的本公开，但是显然本公开不限于上述实施例，并且可以在不脱离本公开的范围的情况下做出各种修改。
本领域的普通技术人员可以根据需要组合第一实施例、第二实施例和第三实施例。
虽然已经根据若干实施例描述了本发明，但是本领域技术人员将认识到，可以在所附权利要求的精神和范围内以各种修改来实践本发明，并且本发明不限于上述例子。
此外，权利要求的范围不受上述实施例的限制。
此外，注意到，申请人的意图是包含所有权利要求要素的等同物，即使在后续申请期间修改。

Claims (20)

1.一种半导体器件，包括：
半导体衬底，所述半导体衬底包括上表面；
沟槽电极，设置在所述上表面上形成的沟槽内；以及
沟槽绝缘膜，设置在所述沟槽电极和所述半导体衬底之间，其中
所述半导体衬底包括：
第一导电类型的第一半导体层，所述沟槽电极的下端到达所述第一半导体层；
第二导电类型的深层，部分地设置在所述第一半导体层上并且与所述沟槽绝缘膜接触；
所述第二导电类型的第二半导体层，设置在所述第一半导体层上和所述深层上，并且与所述沟槽绝缘膜接触；以及
所述第一导电类型的第三半导体层，设置在所述深层之上的所述第二半导体层上。
2.根据权利要求1所述的半导体器件，其中
所述沟槽电极在平行于所述上表面的平面中的一个方向上延伸，并且
所述第三半导体层在所述一个方向上的长度小于所述深层在所述一个方向上的长度。
3.根据权利要求1所述的半导体器件，其中
所述沟槽电极在平行于所述上表面的平面中的一个方向上延伸，并且
所述第三半导体层在所述一个方向上的长度基本上等于所述深层在所述一个方向上的长度。
4.根据权利要求1所述的半导体器件，其中所述深层的杂质浓度高于所述第二半导体层的杂质浓度。
5.根据权利要求2所述的半导体器件，其中
多个所述深层和多个所述第三半导体层沿着所述一个方向彼此间隔开地设置，并且
所述第三半导体层设置在相邻的所述深层之间的所述第一半导体层之上。
6.根据权利要求1所述的半导体器件，还包括其中在所述深层之上未设置所述第三半导体层的部分。
7.根据权利要求1所述的半导体层，还包括其中在所述第一半导体层之上未设置所述深层和所述第三半导体层的部分。
8.根据权利要求1所述的半导体器件，其中
多个所述沟槽电极被设置，
相邻的所述沟槽电极之间的部分包括所述第一半导体层、所述深层、所述第二半导体层和所述第三半导体层，并且
在除所述沟槽电极之间的所述部分之外的部分上设置所述第二导电类型的浮置层。
9.根据权利要求1所述的半导体器件，其中
多个所述沟槽电极被设置，
所述多个沟槽电极包括一个沟槽电极和另一个沟槽电极，
所述第一半导体层、所述深层、所述第二半导体层和所述第三半导体层与设置在所述一个沟槽电极周围的所述沟槽绝缘膜接触，以及
所述半导体器件还包括设置在所述另一个沟槽电极周围并且与所述沟槽绝缘膜接触的所述第二导电类型的浮置层。
10.根据权利要求1所述的半导体器件，还包括：
层间绝缘层，设置在所述半导体衬底上；以及
布线层，设置在所述层间绝缘层上，其中
所述布线层经由接触而与所述第二半导体层连接，所述接触设置在贯通凹槽内和接触凹槽内，所述贯通凹槽穿过所述层间绝缘层，所述接触凹槽形成在所述第二半导体层中。
11.根据权利要求1所述的半导体器件，还包括：
层间绝缘层，设置在所述半导体衬底上；以及
布线层，设置在所述层间绝缘层上，其中
所述布线层经由接触而与所述第二半导体层连接，所述接触设置在穿过所述层间绝缘层的贯通凹槽内，并且
在与所述上表面正交的方向上，所述接触的下端的位置和所述沟槽的开口的位置基本上相同。
12.根据权利要求1所述的半导体器件，其中
所述沟槽电极在平行于所述上表面的平面中的一个方向上延伸，并且
所述深层在所述一个方向上的长度基本上等于所述第二半导体层在所述一个方向上的长度。
13.根据权利要求1所述的半导体器件，还包括其中在所述第一半导体层之上未设置所述深层、所述第二半导体层和所述第三半导体层的部分。
14.根据权利要求1所述的半导体器件，其中
所述沟槽电极在平行于所述上表面的平面中的一个方向上延伸，
多个所述深层、多个所述第二半导体层和多个所述第三半导体层沿着所述一个方向彼此间隔开地设置，并且
所述第二半导体层和所述第三半导体层未设置在相邻的所述深层之间的所述第一半导体层之上。
15.根据权利要求1所述的半导体器件，其中
所述沟槽电极在平行于所述上表面的平面中的一个方向上延伸，
多个所述深层、多个所述第二半导体层以及多个所述第三半导体层沿所述一个方向彼此间隔开地设置，
所述半导体器件还包括：
层间绝缘层，设置在所述半导体衬底上；以及
布线层，设置在所述层间绝缘层上，
所述布线层经由设置多个接触而与所述第二半导体层连接，所述多个接触设置在穿过所述第二半导体层之上的所述层间绝缘层的多个贯通凹槽内，并且
在与所述上表面正交的方向上，所述接触的下端的位置和所述沟槽的开口的位置基本上相同。
16.一种制造半导体器件的方法，包括：
在包括第一导电类型的第一半导体层的半导体衬底的上表面中形成沟槽；
在所述沟槽的内表面上形成沟槽绝缘膜；
在其中形成所述沟槽绝缘膜的沟槽内形成沟槽电极；
在所述半导体衬底之上形成部分地设置在所述第一半导体层上的第二导电类型的深层、设置在所述第一半导体层上和所述深层上的所述第二导电类型的第二半导体层以及设置在所述深层之上的所述第二半导体层上的所述第一导电类型的第三半导体层；
形成贯通凹槽，所述贯通凹槽穿过形成在所述半导体衬底的上部中的层间绝缘层；以及
在所述层间绝缘层上形成布线层，所述布线层经由所述贯通凹槽而与所述第二半导体层连接。
17.根据权利要求16所述的方法，还包括在所述第二半导体层中形成接触凹槽，所述接触凹槽与所述贯通凹槽连通，其中所述布线层经由所述接触凹槽而与所述第二半导体层连接。
18.根据权利要求16所述的方法，其中
在所述沟槽的形成中，将所述沟槽形成为在平行于所述上表面的平面中的一个方向上延伸，并且
使所述第三半导体层在所述一个方向上的长度小于所述深层在所述一个方向上的长度。
19.根据权利要求16所述的方法，其中
在所述沟槽的形成中，将所述沟槽形成为在平行于所述上表面的平面中的一个方向上延伸，并且
使所述第三半导体层在所述一个方向上的长度基本上等于所述深层在所述一个方向上的长度。
20.根据权利要求16所述的方法，其中使所述深层的杂质浓度高于所述第二半导体层的杂质浓度。
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