CN106449751A - 半导体装置及其制造方法 - Google Patents

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Abstract

一种半导体装置及其制造方法。根据一个实施方式，半导体装置具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、栅极电极、栅极布线、第2绝缘层以及第1电极。栅极布线具有第1部分和第2部分。第1部分在第3方向上延伸。第2部分被第1部分包围。第2部分在第3方向上延伸。第2部分在第1方向上的厚度比第1部分在第1方向上的厚度薄。第2绝缘层设在第2区域之上。第2绝缘层将第1部分覆盖。第1电极设在栅极布线之上以及第2绝缘层之上。第1电极与栅极布线相接。

Description

半导体装置及其制造方法
本申请主张2015年8月4日提出的日本专利申请第2015-154144号的优先权，并在此引用其全部内容。
技术领域
本发明涉及半导体装置及其制造方法。
背景技术
在MOSFET(Metal Oxide Semiconductor Field Effect Transistor)、IGBT(Insulated Gate Bipolar Transistor)等半导体装置中，有在沟槽的内部形成栅极的具有沟槽型栅极构造的半导体装置。
在沟槽型栅极构造中，有将布线埋入到半导体装置的外周、并将该布线与栅极电极以及电极焊盘连接的情况。在使该半导体装置为导通状态的情况下，通过布线从电极焊盘向栅极电极施加电压。
该布线与电极焊盘之间的电阻优选是较低的电阻。
发明内容
实施方式提供一种能够降低在栅极电极上连接的布线与电极焊盘之间的电阻的半导体装置及其制造方法。
根据一个实施方式，半导体装置具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、栅极电极、栅极布线、第2绝缘层以及第1电极。
第1半导体区域具有第1区域和设在上述第1区域的周围的第2区域。
第2半导体区域选择性地设在第1区域之上。
第3半导体区域选择性地设在第2半导体区域之上。
栅极电极设在第1区域之上。栅极电极在与从第1区域朝向第2半导体区域的第1方向垂直的第2方向上延伸。栅极电极在与第1方向及第2方向垂直的第3方向上隔着第1绝缘层而与第2半导体区域相面对。
栅极布线具有第1部分和第2部分。第1部分在第3方向上延伸。第1部分设在第2部分的周围。第2部分在第3方向上延伸。第2部分在第1方向上的厚度比第1部分在第1方向上的厚度薄。栅极布线设在第2区域之上。栅极布线与栅极电极电连接。栅极布线在第2方向上的长度比栅极电极在第3方向上的长度长。栅极布线隔着第1绝缘层被第1半导体区域包围。
第2绝缘层设在第2区域之上。第2绝缘层将第1部分覆盖。
第1电极设在栅极布线之上以及第2绝缘层之上。第1电极与栅极布线相接。
根据上述结构的半导体装置及其制造方法，能够提供能够降低在栅极电极上连接的布线与电极焊盘之间的电阻的半导体装置及其制造方法。
附图说明
图1是第1实施方式的半导体装置的平面图。
图2是图1的A－A′剖面图。
图3是将图1的B－B′剖面的一部分放大了的局部放大剖面图。
图4是将图1的部分C放大了的局部放大平面图。
图5A和图5B是表示第1实施方式的半导体装置的制造工序的工序剖面图。
图6A和图6B是表示第1实施方式的半导体装置的制造工序的工序剖面图。
图7A和图7B是表示第1实施方式的半导体装置的制造工序的工序剖面图。
图8A和图8B是表示第1实施方式的半导体装置的制造工序的工序剖面图。
图9是第2实施方式的半导体装置的平面图。
图10是将图9的B－B′剖面的一部分放大了的局部放大剖面图。
图11是将图9的部分C放大了的局部放大平面图。
具体实施方式
以下，参照附图对本发明的各实施方式进行说明。
另外，附图是示意性或概念性的图，各部分的厚度和宽度的关系、部分间的大小的比率等并不一定与实际情况相同。此外，即使在表示相同部分的情况下，在有通过附图将彼此的尺寸、比率不同地表示的情况。
此外，在本申请说明书和各图中，对于与已说明的要素同样的要素附加同一符号而适当省略详细的说明。
在实施方式的说明中，使用XYZ正交坐标系。将从第1区域R1朝向p型基体(base)区域2的方向设为Z方向(第1方向)，将与Z方向垂直的方向且相互正交的2个方向设为X方向(第2方向)以及Y方向(第3方向)。
在以下的说明中，n+、n－以及p+、p的标记表示各导电型的杂质浓度的相对高低。即，n+表示与n－相比n型的杂质浓度相对高。此外，p+表示与p相比p型的杂质浓度相对高。
关于以下说明的各实施方式，也可以使各半导体区域的p型和n型反型来实施各实施方式。
(第1实施方式)
参照图1～图4对第1实施方式的半导体装置的一例进行说明。
图1是第1实施方式的半导体装置100的平面图。
图2是图1的A－A′剖面图。
图3是将图1的B－B′剖面的一部分放大了的局部放大剖面图。
图4是将图1的部分C放大了的局部放大平面图。
另外，在图1中，用虚线表示n－型半导体区域1具有的第1区域R1以及第2区域R2。
在图4中，省略了栅极电极焊盘32，并用虚线表示栅极电极10以及栅极布线11。
半导体装置100例如为MOSFET。
如图1～图4所示，半导体装置100具有n+型(第1导电型)的漏极区域5、n－型半导体区域1(第1半导体区域)、p型(第2导电型)的基体区域2(第2半导体区域)、n+型源极区域3(第3半导体区域)、p+型接触区域4、栅极电极10、栅极布线11、绝缘层21(第1绝缘层)、绝缘层22(第2绝缘层)、漏极电极31、栅极电极焊盘32(第1电极)以及源极电极33(第2电极)。
如图1所示，第2区域R2沿着X－Y面设在第1区域R1的周围。源极电极33的至少一部分设在第1区域R1之上，栅极电极焊盘32的至少一部分设在第2区域R2之上。
栅极电极焊盘32的一部分沿着X方向以及Y方向延伸。在栅极电极焊盘32与源极电极33之间设有绝缘层22，栅极电极焊盘32与源极电极33相互分离而设置。
如图2所示，漏极电极31设在n+型漏极区域5之下。漏极电极31与n+型漏极区域5电连接。
n－型半导体区域1设在n+型漏极区域5之上。n－型半导体区域1具有第1区域R1和设在第1区域R1的周围的第2区域R2。
p型基体区域2设在第1区域R1之上。
n+型源极区域3以及p+型接触区域4分别选择性地设在p型基体区域2之上。
p型基体区域2、n+型源极区域3以及p+型接触区域4在Y方向上设有多个，各个半导体区域在X方向上延伸。
栅极电极10设在第1区域R1之上。栅极电极10在Y方向上设有多个，各个栅极电极10在X方向上延伸。栅极电极10的一部分沿着X－Y面被n－型半导体区域1包围。此外，栅极电极10在Y方向上隔着绝缘层21而与p型基体区域2相面对。
源极电极33设在第1区域R1之上以及第2区域R2的一部分之上。源极电极33与n+型源极区域3以及p+型接触区域4电连接。
p+型接触区域4在Z方向上的位置比n+型源极区域3在Z方向上的位置低。因此，在p+型接触区域4之上且n+型源极区域3彼此之间，设有源极电极33的一部分。
绝缘层22设在第1区域R1之上以及第2区域R2之上。绝缘层22的一部分设在栅极电极10之上，栅极电极10与源极电极33被绝缘层22电分离。此外，绝缘层22的该一部分在Y方向上位于绝缘层21的一部分与另一部分之间，绝缘层21的该一部分以及该另一部分在Z方向上与源极电极33相接。即，绝缘层21的该一部分以及该另一部分在Z方向上一直设置到比n+型源极区域3靠上部的位置。
如图3及图4所示，栅极布线11设在第2区域R2之上，并在Y方向上延伸。栅极布线11隔着第1绝缘层21被n－型半导体区域1包围。
栅极布线11具有第1部分111、第2部分112和第3部分113。第1部分111～第3部分113在Y方向上延伸。
第2部分112沿着X－Y面被第1部分111包围。第2部分112在Z方向上的厚度T2比第1部分111在Z方向上的厚度T1薄。
第3部分113沿着X－Y面被第2部分112包围。第3部分113在Z方向上的厚度T3比厚度T2薄。
绝缘层22在第2区域R2之上将栅极布线11的第1部分111覆盖。绝缘层22具有第1绝缘部分221以及第2绝缘部分222。
第1绝缘部分221设在第1部分111之上，与n－型半导体区域1的部分1b在X方向上排列。
第2绝缘部分222与部分1b在Z方向上排列。
第1绝缘部分221在X方向上的厚度T4比第2绝缘部分222在Z方向上的厚度T5薄。此外，n－型半导体区域1的Z方向的端部与栅极布线11的Z方向的端部之间的Z方向上的距离D1比厚度T5大。
栅极电极焊盘32设在绝缘层22之上以及栅极布线11之上。栅极电极焊盘32与栅极布线11电连接。更具体而言，栅极电极焊盘32与第2部分112的上表面以及第3部分113的上表面相接。
如图4所示，栅极布线11与栅极电极焊盘32之间的接触面沿着栅极布线11而在Y方向上延伸。此外，栅极布线11与多个栅极电极10相接。栅极布线11在X方向上的长度L1比栅极电极10在Y方向上的长度L2长。
这里，对各结构要素的材料的一例进行说明。
各半导体区域包含硅、碳化硅、镓砷或氮化镓。
栅极电极10以及栅极布线11包含多晶硅。
绝缘层21及22包含氧化硅。
漏极电极31、栅极电极焊盘32以及源极电极33包含铝。
接着，对于第1实施方式的半导体装置100的制造方法的一例，利用图5A～图8B进行说明。
图5A～图8B是表示第1实施方式的半导体装置100的制造工序的工序剖面图。图5A～图8B的各个图中，左侧的图是与图1的带有A－A′线的位置对应的工序剖面图，右侧的图是与图1的带有B－B′线的位置对应的工序剖面图。
首先，准备在n+型的半导体层5a之上形成有n－型的半导体层1a的半导体基板。接着，将n－型半导体层1a的表面热氧化而形成绝缘层。通过将该绝缘膜图案化而形成掩模20。
接着，利用掩模20，如图5A所示那样，形成第1沟槽Tr1以及第2沟槽Tr2。第1沟槽Tr1在X方向上延伸，在第1区域R1之上形成有多个。第2沟槽Tr2在X方向上延伸，形成在第2区域R2之上。第1沟槽Tr1的一部分一直延伸到第2区域R2，第2沟槽Tr2与多个第1沟槽Tr1在第2区域R2之上相连。第1沟槽Tr1以及第2沟槽Tr2形成为，第2沟槽Tr2的宽度(Y方向上的长度)比第1沟槽Tr1的宽度(Y方向上的长度)宽(长)。
接着，将各沟槽的内壁热氧化。由此时形成的氧化层和先前形成的氧化层形成绝缘层21a。接着，在绝缘层21a之上形成导电层。将该导电层的一部分蚀刻，使导电层的表面后退。通过该工序，在第1沟槽Tr1的内部形成栅极电极10(第1导电部)，在第2沟槽Tr2的内部形成栅极布线11(第2导电部)。
接着，在半导体层1a之上，如图5B所示那样形成绝缘层22a。绝缘层22a形成为，第1沟槽Tr1被绝缘层22a埋入(对应日文：埋め込む)，第2沟槽Tr2的仅一部分被绝缘层22a埋入。此时，绝缘层22a由于沿着栅极布线11的上表面以及第2沟槽Tr2的内壁形成，从而在栅极布线11之上的绝缘层22a的表面形成凹部22b。
进而，栅极布线11以及绝缘层22a形成为，n－型半导体层1a的上表面与栅极布线11的Z方向的端部之间的Z方向上的距离D1比绝缘层22在Z方向上的厚度T大。
接着，在绝缘层22a之上形成掩模23。掩模23设在第2区域R2之上，具有开口OP。开口OP在X方向上的长度比凹部22b在X方向上的长度长。
利用该掩模23，如图6A所示那样，将绝缘层21a的一部分以及绝缘层22a的一部分去除。通过该工序，将设在第1区域R1之上的绝缘层21a及22a蚀刻，半导体层1a的表面露出。同时，在栅极布线11之上，以凹部22b的侧壁为掩模，自对准地(对应日文：自己整合的に)将凹部22b的底面蚀刻，栅极布线11的表面的一部分露出。
接着，将掩模23去除，将露出的半导体层1a的表面蚀刻，从而使半导体层1a的表面后退。此时，栅极布线11的一部分也被蚀刻，栅极布线11中表面露出的部分的厚度变得比其他部分的厚度薄。此外，绝缘层22中的、沿着第2沟槽Tr2的侧壁形成的部分的膜厚变得比形成在绝缘层21的上表面之上的部分的膜厚薄。
接着，通过将p型杂质以及n型杂质对第1区域R1的表面部分依次进行离子注入，形成p型基体区域2以及n+型源极区域3。n－型半导体层1a中的、p型基体区域2以及n+型源极区域3以外的区域对应于n－型半导体区域1。
接着，如图6B所示那样，在第1区域R1之上以及第2区域R2之上形成绝缘层24。
接着，如图7A所示那样，将绝缘层24的一部分去除。通过该工序，在n+型源极区域3之上，形成沿着绝缘层21的侧壁的绝缘层24a。此外，在栅极布线11上，形成沿着绝缘层22的侧壁的绝缘层24b。
接着，如图7B所示那样，将绝缘层24a用作掩模，将p型基体区域2的一部分以及n+型源极区域3的一部分自对准地蚀刻。同时，以绝缘层24b为掩模，将栅极布线11的一部分蚀刻。
结果，没有被绝缘层24b覆盖的部分的厚度变得比被绝缘层24b覆盖的部分的厚度薄。此外，被绝缘层24b覆盖的部分的厚度变得比被绝缘层22覆盖的部分的厚度薄。各个部分对应于在图3中表示的第1部分111、第2部分112以及第3部分113。
接着，通过对p型基体区域2中的没有被绝缘层24a覆盖的区域将p型杂质进行离子注入，形成p+型接触区域4。接着，将绝缘层24a及24b去除。
接着，在第1区域R1之上以及第2区域R2之上，形成金属层。此时，金属层的一部分设在第2沟槽Tr2的内侧，并与栅极布线11连接。通过将该金属层图案化，如图8A所示，形成栅极电极焊盘32以及源极电极33。
接着，如图8B所示，对n+型半导体层5a的背面进行研磨直到n+型半导体层5a成为规定的厚度。留下的n+型半导体层5a对应于n+型漏极区域5。
接着，在n+型漏极区域5的背面形成金属层。将该金属层图案化而形成漏极电极31，由此得到图1～图4所示的半导体装置100。
这里，对本实施方式的作用及效果进行说明。
本实施方式的半导体装置中，栅极布线11的长度L1比栅极电极10的长度L2长。进而，栅极布线11具有第1部分111和比第1部分111薄的第2部分112。
通过采用这样的结构，能够使栅极布线11与栅极电极焊盘32之间的接触面积增加。通过使栅极布线11与栅极电极焊盘32的接触面积增加，能够降低栅极布线11与栅极电极焊盘32之间的电阻。
此外，栅极布线11具有比第2部分112薄的第3部分113，从而使栅极布线11与栅极电极焊盘32的接触面积进一步增加，能够进一步降低栅极布线11与栅极电极焊盘32之间的电阻。
除此以外，通过使第1绝缘部分221的厚度T4比第2绝缘部分222的厚度T5薄，能够使栅极布线11与栅极电极焊盘32的接触面积进一步增加。因而，通过采用这样的结构，能够进一步降低栅极布线11与栅极电极焊盘32之间的电阻。
此外，根据本实施方式，在Z方向上，在栅极电极焊盘32与n－型半导体区域1之间，设有栅极布线11的一部分。因此，使包含金属材料的栅极电极焊盘32与包含半导体材料的n－型半导体区域1之间的距离较长，能够降低发生金属材料与半导体材料的相互扩散的可能性。
接着，对本实施方式的半导体装置的制造方法的作用及效果进行说明。
根据本实施方式的制造方法，利用形成于绝缘层22a的凹部22b，位于凹部22b的底部的绝缘层22a的一部分被自对准地蚀刻，栅极布线11的表面的一部分露出。
因此，与在绝缘层22a之上利用光刻法形成掩模并利用该掩模将绝缘层22a的一部分蚀刻的情况相比，能够减小栅极布线11的露出的部分的错位。通过减小错位，能够抑制栅极布线11与栅极电极焊盘32之间的电阻的变动，抑制栅极漏电流的变动。
此外，通过以使距离D1大于厚度T的方式形成第2沟槽Tr2、栅极布线11以及绝缘层22，凹部22b的形成变得容易，能够降低凹部22b的形状的偏差。因此，能够进一步减小栅极布线11中的、利用凹部22b通过自对准蚀刻而露出的部分的错位。
另外，作为本实施方式的半导体装置的一例，利用MOSFET进行了说明，但本发明还能够应用于IGBT。在半导体装置100为IGBT的情况下，例如，在漏极电极31与n+型漏极区域5之间，设置p+型的半导体区域。此外，该情况下，漏极电极31作为集电极电极发挥功能，源极电极33作为发射极电极发挥功能。
(第2实施方式)
参照图9～图11，对第2实施方式的半导体装置的一例进行说明。
图9是第2实施方式的半导体装置200的平面图。
图10是将图9的B－B′剖面的一部分放大了的局部放大剖面图。
图11是将图9的部分C放大了的局部放大平面图。
在图9中，用虚线表示n－型半导体区域1具有的第1区域R1以及第2区域R2。
此外，在图11中，省略了栅极电极焊盘32，用虚线表示栅极电极10以及栅极布线11。
第2实施方式的半导体装置200，与半导体装置100相比，关于栅极布线11的构造具有差异。
图9的A－A′剖面中的构造与例如图2所示的构造相同。
如图10所示，栅极布线11在Y方向上设有多个。各个栅极布线11具有在X方向上延伸的第1部分111～第3部分113。栅极电极焊盘32在多个栅极布线11之上沿Y方向延伸。栅极电极焊盘32与多个第2部分112的上表面以及多个第3部分113的上表面相接。
如图11所示，各个栅极布线11与各个栅极电极10在X方向上排列。栅极布线11在Y方向上的长度L1比栅极电极10在Y方向上的长度L2长。
此外，与半导体装置100同样地，厚度T4比厚度T5薄。厚度T5比距离D1小。
在制作本实施方式的半导体装置的情况下，在图5A所示的工序中，将第1沟槽Tr1以及第2沟槽Tr2在Y方向上形成多个。各个第2沟槽Tr2与各个第1沟槽Tr1相连。
在形成第1沟槽Tr1以及第2沟槽Tr2之后，通过执行与图5B～图8B所示的工序同样的工序，能够制作半导体装置200。
在本实施方式中，也与第1实施方式同样地，能够降低栅极布线11与栅极电极焊盘32之间的电阻。
此外，在本实施方式的制造方法中，也能够减小栅极布线11的露出的部分的错位，结果，能够抑制栅极漏电流的变动。
关于以上说明的各实施方式中的、各半导体区域之间的杂质浓度的相对高低，例如能够利用SCM(扫描型静电电容显微镜)进行确认。另外，各半导体区域中的载流子浓度能够视为与各半导体区域中有效(日文原文：活性化)的杂质浓度相等。因而，关于各半导体区域之间的载流子浓度的相对高低，也能够利用SCM进行确认。
此外，关于各半导体区域中的杂质浓度，例如能够通过SIMS(二次离子质谱分析法)进行测定。
以上例示了本发明的几个实施方式，但这些实施方式是作为例子提示的，并不意欲限定发明的范围。这些新的实施方式能够以其他各种各样的方式实施，在不脱离发明主旨的范围内，能够进行各种省略、替换、变更等。关于实施方式中包含的例如n+型漏极区域5、n－型半导体区域1、p型基体区域2、n+型源极区域3、p+型接触区域4、栅极电极10、漏极电极31、栅极电极焊盘32以及源极电极33等各要素的具体结构，本领域技术人员能够从公知的技术中适当选择。这些实施方式及其变形例包含在发明的范围及主旨中，并且包含在专利请求所记载的发明及其等同范围内。此外，上述的各实施方式能够相互组合实施。

Claims (19)

1.一种半导体装置，其特征在于，具备：
第1导电型的第1半导体区域，包含第1区域以及第2区域，上述第2区域设在上述第1区域的周围；
第2导电型的第2半导体区域，选择性地设在上述第1区域之上；
第1导电型的第3半导体区域，选择性地设在上述第2半导体区域之上；
栅极电极，设在上述第1区域之上，上述栅极电极在与第1方向垂直的第2方向上延伸，上述第1方向是从上述第1区域朝向上述第2半导体区域的方向，上述栅极电极在与上述第1方向及上述第2方向垂直的第3方向上隔着第1绝缘层而与上述第2半导体区域相对；
栅极布线，设在上述第2区域之上，上述栅极布线包含第1部分以及第2部分，上述第1部分设在上述第2部分的周围，上述第1部分在上述第3方向上延伸，上述第2部分在上述第3方向上延伸，上述第2部分在上述第1方向上的厚度比上述第1部分在上述第1方向上的厚度薄，上述栅极布线与上述栅极电极电连接，上述栅极布线在上述第2方向上的长度比上述栅极电极在上述第3方向上的长度长，上述栅极布线隔着上述第1绝缘层被上述第1半导体区域包围；
第2绝缘层，设在上述第2区域之上，将上述第1部分覆盖；以及
第1电极，设在上述栅极布线之上以及上述第2绝缘层之上，与上述栅极布线相接。
2.如权利要求1所述的半导体装置，其特征在于，
上述栅极电极在上述第3方向上设有多个，
上述栅极布线与各个上述栅极电极的上述第2方向上的端部相接。
3.如权利要求1所述的半导体装置，其特征在于，
上述第2绝缘层具有：
第1绝缘部分，设在上述第2部分之上，与上述第1半导体区域的一部分在上述第2方向上排列；以及
第2绝缘部分，与上述第1半导体区域的上述一部分在上述第1方向上排列，
上述第2半导体区域的上述第1方向的端部与上述栅极布线的上述第1方向的端部之间的在上述第1方向上的距离比上述第2绝缘部分在上述第1方向上的厚度大。
4.如权利要求3所述的半导体装置，其特征在于，
上述第1绝缘部分在上述第2方向上的厚度比上述第2绝缘部分在上述第1方向上的上述厚度薄。
5.如权利要求1所述的半导体装置，其特征在于，
上述栅极布线还具有被上述第2部分包围的第3部分，
上述第3部分在上述第1方向上的厚度比上述第2部分在上述第1方向上的厚度薄。
6.如权利要求1所述的半导体装置，其特征在于，
上述第2绝缘层的一部分设在上述栅极电极之上。
7.如权利要求6所述的半导体装置，其特征在于，
在上述第2半导体区域之上以及上述第3半导体区域之上还具备第2电极，该第2电极与上述第1电极分离设置，并且该第2电极与上述第2半导体区域以及上述第3半导体区域电连接，
上述第2绝缘层的上述一部分在上述第1方向上设在上述栅极电极与上述第2电极之间，
上述第2绝缘层的上述一部分在上述第3方向上设在上述第1绝缘层的一部分与另一部分之间，
上述第1绝缘层的上述一部分以及上述另一部分在上述第1方向上与上述第2电极相接。
8.一种半导体装置，其特征在于，具备：
第1导电型的第1半导体区域，包含第1区域以及第2区域，上述第2区域设在上述第1区域的周围；
第2导电型的第2半导体区域，选择性地设在上述第1区域之上；
第1导电型的第3半导体区域，选择性地设在上述第2半导体区域之上；
栅极电极，设在上述第1区域之上，上述栅极电极在与第1方向垂直的第2方向上延伸，上述第1方向是从上述第1区域朝向上述第2半导体区域的方向，上述栅极电极在与上述第1方向以及上述第2方向垂直的第3方向上隔着第1绝缘层而与上述第2半导体区域相对；
栅极布线，设在上述第2区域之上，上述栅极布线包含第1部分以及第2部分，上述第1部分设在上述第2部分的周围，上述第1部分在上述第2方向上延伸，上述第2部分在上述第2方向上延伸，上述第2部分在上述第1方向上的厚度比上述第1部分在上述第1方向上的厚度薄，上述栅极布线与上述栅极电极电连接，上述栅极布线在上述第3方向上的长度比上述栅极电极在上述第3方向上的长度长，上述栅极布线隔着上述第1绝缘层被上述第1半导体区域包围；
第2绝缘层，设在上述第2区域之上，将上述第1部分覆盖；以及
第1电极，设在上述栅极布线之上以及上述第2绝缘层之上，与上述第1部分相接。
9.如权利要求8所述的半导体装置，其特征在于，
上述栅极电极以及上述栅极布线在上述第3方向上设有多个，
各个上述栅极布线与各个上述栅极电极在上述第2方向上排列，
上述第1电极与上述多个栅极布线相接。
10.如权利要求8所述的半导体装置，其特征在于，
上述第2绝缘层具有：
第1绝缘部分，设在上述第2布线部分之上，与上述第1半导体区域的一部分在上述第2方向上排列；以及
第2绝缘部分，与上述第1半导体区域的上述一部分在上述第1方向上排列，
上述第2半导体区域的上述第1方向的端部与上述布线部的上述第1方向的端部之间的在上述第1方向上的距离比上述第2绝缘部分在上述第1方向上的厚度大。
11.如权利要求10所述的半导体装置，其特征在于，
上述第1绝缘部分在上述第2方向上的厚度比上述第2绝缘部分在上述第1方向上的上述厚度薄。
12.如权利要求8所述的半导体装置，其特征在于，
上述栅极布线还具有被上述第2部分包围的第3部分，
上述第3部分在上述第1方向上的厚度比上述第2部分在上述第1方向上的厚度薄。
13.如权利要求8所述的半导体装置，其特征在于，
上述第2绝缘层的一部分设在上述栅极电极之上。
14.如权利要求13所述的半导体装置，其特征在于，
在上述第2半导体区域之上以及上述第3半导体区域之上还具备第2电极，该第2电极与上述第1电极分离设置，并且该第2电极与上述第2半导体区域以及上述第3半导体区域电连接，
上述第2绝缘层的上述一部分在上述第1方向上设在上述栅极电极与上述第2电极之间，
上述第2绝缘层的上述一部分在上述第3方向上设在上述第1绝缘层的一部分与另一部分之间，
上述第1绝缘层的上述一部分以及上述另一部分在上述第1方向上与上述第2电极相接。
15.一种半导体装置的制造方法，其特征在于，具备以下工序：
在第1导电型的第1半导体区域的表面形成第1沟槽以及第2沟槽，上述第1半导体区域包含第1区域以及第2区域，上述第1沟槽形成在上述第1区域以及上述第2区域，上述第2沟槽形成在上述第2区域，上述第1沟槽以及上述第2沟槽在上述第2区域中相连，上述第1沟槽在从上述第1区域朝向上述第2区域的第2方向上延伸，上述第2沟槽在从上述第1区域朝向上述第2区域且与上述第2方向垂直的第3方向上延伸，上述第2沟槽在上述第2方向上的长度比上述第1沟槽在上述第3方向上的长度长；
沿着上述第1沟槽的内壁以及上述第2沟槽的内壁形成第1绝缘层；
在上述第1沟槽的内部的一部分且上述第1绝缘层之上形成第1导电部；
在上述第2沟槽的内部的一部分且上述第1绝缘层之上形成第2导电部；
在上述第1导电部之上以及上述第2导电部之上形成第2绝缘层，上述第2绝缘层埋入上述第1沟槽，并埋入上述第2沟槽的一部分；
将上述第2绝缘层的一部分去除从而使上述第2导电部的表面的一部分露出。
16.如权利要求15所述的半导体装置的制造方法，其特征在于，
在形成上述第2绝缘层时，在上述第2沟槽的内部沿着上述第2导电部的上表面以及上述第2沟槽的侧壁形成上述第2绝缘层。
17.如权利要求15所述的半导体装置的制造方法，其特征在于，
在使上述第2导电部的表面的一部分露出时，将上述第2绝缘层中沿着上述第2沟槽的侧壁形成的部分用作掩模，自对准地将上述第2绝缘层的上述一部分去除。
18.如权利要求15所述的半导体装置的制造方法，其特征在于，
在形成上述第2绝缘层时，以将上述第1区域的表面以及上述第2区域的表面覆盖的方式形成上述第2绝缘层，
在使上述第2导电部的表面的一部分露出时，将上述第2绝缘层的上述一部分去除，并且将上述第1绝缘层的一部分以及上述第2绝缘层的另一部分去除，使上述第1区域的表面的至少一部分露出。
19.如权利要求18所述的半导体装置的制造方法，其特征在于，还具备以下工序：
在上述第1区域的表面，形成隔着上述第1绝缘层而与上述第1导电部对置的第2导电型的第2半导体区域；以及
在上述第2半导体区域的表面形成第1导电型的第3半导体区域。
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