CN108346579A - 具有单元沟槽结构和接触点的半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了具有单元沟槽结构和接触点的半导体器件及其制造方法。第一单元沟槽结构和第二单元沟槽从第一表面延伸至半导体衬底中。该第一单元沟槽结构包括第一埋置电极以及在该第一埋置电极和半导体台面之间的第一绝缘层，半导体台面分隔第一单元沟槽结构和第二单元沟槽结构。包覆层覆盖第一表面。图形化该包覆层以形成具有最小宽度大于第一绝缘层厚度的开口。该开口暴露第一绝缘层在第一表面处的第一垂直部分。除去第一绝缘层的暴露部分以形成在半导体台面和第一埋置电极之间的凹部。接触结构在该开口和该凹部中。接触结构电连接半导体台面中的埋置区和第一埋置电极，并允许更窄的半导体台面宽度。

Description

具有单元沟槽结构和接触点的半导体器件及其制造方法
本申请是2014年7月31日提交的、申请号为201410374151.3、发明名称为“具有单元沟槽结构和接触点的半导体器件及其制造方法”的发明专利申请的分案申请。
技术领域
本发明属于半导体领域，尤其涉及申请涉及具有单元沟槽结构和接触点的半导体器件及其制造方法。
背景技术
基于垂直IGFET(绝缘栅型场效应晶体管)单元的半导体器件包括具有埋置电极的单元沟槽结构和在单元沟槽结构之间的半导体台面。通常地，一个光刻掩膜定义单元沟槽结构的布局和大小，而另一个光刻掩膜定义接触结构的布局和大小，该接触结构提供至半导体台面中的杂质区域的电接触。其他的方法依赖于形成与单元沟槽结构自对齐的接触结构。亟需以可靠的方式并低成本地提供具有窄的半导体台面且邻近的单元沟槽结构之间的距离小的半导体器件。
发明内容
根据一个实施例，提供一种制造半导体器件的方法。提供从第一表面延伸至半导体衬底中的第一单元沟槽结构和第二单元沟槽结构。第一单元沟槽结构包括第一埋置电极以及在第一埋置电极和半导体台面之间的分隔第一单元沟槽结构和第二单元沟槽结构的第一绝缘层。提供包覆层(capping layer)以覆盖第一表面。图形化该包覆层，以形成具有最小宽度大于第一绝缘层的厚度的开口。该开口暴露第一绝缘层在第一表面处的第一垂直部分。除去第一绝缘层的暴露部分，以形成在半导体台面和第一埋置电极之间的凹部。在开口和凹部中提供接触结构。
根据另一个实施例，制造半导体器件的方法包括将第一单元沟槽和第二单元沟槽从第一表面引入至半导体衬底中，其中第一半导体台面形成于第一单元沟槽和第二单元沟槽之间，第二半导体台面形成于第一单元沟槽之间。沿着(line)至少第一单元沟槽的侧壁提供第一绝缘层。在第一绝缘层上第一单元沟槽中提供第一埋置电极。提供包覆层以覆盖第一表面。图形化该包覆层，以形成具有最小宽度大于第一绝缘层的厚度的第一开口和第二开口。第一开口分别地暴露邻接第一半导体台面的第一绝缘层的第一垂直部分。第二开口暴露位于第二半导体台面之间的第一单元沟槽的第一埋置电极。除去第一绝缘层的暴露部分，以形成在第一半导体台面和邻接的第一埋置电极其中的一个之间的凹部。在凹部和第一开口中沉积导电材料以形成第一接触结构，并在第二开口中沉积导电材料以形成第二接触结构。
另一个实施例指的是具有从第一表面延伸至半导体衬底中的第一单元沟槽结构和第二单元沟槽结构的半导体器件。第一半导体台面分隔第一单元沟槽结构和第二单元沟槽结构，而第二半导体台面分隔第一单元沟槽结构。第一单元沟槽结构分别包括第一埋置电极和第一绝缘层，其中第一绝缘层的第一垂直部分分隔第一埋置电极与第一半导体台面。包覆层位于第一表面上。半导体器件包括第一接触结构，其中每个第一接触结构包括在该包覆层的开口中的第一部分，以及在第一半导体台面其中的一个和直接邻接相应的第一半导体台面的第一埋置电极的其中的一个之间的。
通过阅读下面的具体实施方式和查看附图，本领域的技术人员将辨认出其他的特征和优点。
附图说明
附图包含在本说明书中以提供对本发明的进一步理解，且并入本说明书并构成说明书的一部分。附图举例说明了本发明的实施例，并且与说明书一起用来解释实施例的原理。因为通过参考下面的具体实施方式能更好地理解本发明，将容易领会其他的实施例和预期优点。
图1A是提供蚀刻掩膜之后的半导体衬底的一部分的示意性剖视图。
图1B是通过使用蚀刻掩膜在包覆层中提供开口之后的图1A的半导体衬底部分的示意性剖视图。
图1C是在第一单元沟槽结构和第一半导体台面之间形成凹部之后的图1B的半导体衬底部分的示意性剖视图。
图1D是在提供填满开口和凹部的固态的接触结构之后的图1C的半导体衬底部分的示意性剖视图。
图2是在开口和凹部中提供具有孔洞的接触结构之后的图1C的半导体衬底部分的示意性剖视图。
图3A示出了在第一埋置电极和第一半导体台面之间提供凹部之后的半导体衬底的一部分。
图3B示出了扩宽凹部之后的图3A的半导体衬底部分。
图3C举例说明了在开口和扩宽的凹部中提供接触结构之后的图3B的半导体衬底部分。
图4A是依据涉及IGBT的实施例的半导体器件的一部分的示意性透视图。
图4B举例说明了图4A的半导体器件沿剖面线B的横截面。
图4C举例说明了图4A的半导体器件沿剖面线C的截面。
图4D举例说明了图4A的半导体器件沿剖面线D的截面。
具体实施方式
下面的具体实施方式中参考了附图，附图构成本文的一部分，且附图以举例说明的方式示出了本发明可以实施的特定的实施例。应当理解的是，不脱离本发明的范围，可以利用其他实施例并作出结构或逻辑上的变化。例如，在一个实施例中举例说明或者描述的特征可用于其他实施例或者与其他实施例结合，以出产另外的实施例。本发明旨在包括这些修改和变化。使用特定语言描述的示例不应当理解为对所附权利要求的限制。附图不是按比例绘制，并且仅以说明为目的。为清楚起见，如果未作其他说明，在不同的附图中相同元件用一致的附图标记表示。
术语“具有(having)”、“包括(containing、including、comprising)”等等是开放性术语，该术语表明所陈述的结构、元件或者特征的存在，但并不排除其他的元件或者特征。冠词“一(a、an)”和“该(the)”旨在包括复数和单数，除非文中另有明确指明。术语“电连接(electrically connected)”描述电连接的元件之间的永久低电阻连接，例如连接元件之间的直接接触或者经由金属和/或高掺杂半导体的低电阻连接。术语“电耦接(electrically coupled)”表明可在电耦接的元件之间提供一个或者多个适用于信号传输的介入元件，例如临时地提供在第一状态时的低电阻连接以及在第二状态时的高电阻电去耦的可控元件。
附图举例说明了紧挨着掺杂类型“n”或“p”的用“-”或“+”表明的相对掺杂浓度。例如，“n-”意为掺杂浓度低于“n”掺杂区域的掺杂浓度，而“n+”掺杂区域比“n”掺杂区域具有更高的掺杂浓度。具有相同的相对掺杂浓度的掺杂区域不一定具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区域可具有相同或者不同的绝对掺杂浓度。
图1A至图1D涉及半导体衬底500a，其由单晶半导体材料组成或者包括单晶半导体材料的半导体层100a。单晶半导体材料可以是硅Si、碳化硅SiC、锗Ge、硅锗晶体SiGe、氮化镓GaN或者砷化镓GaAs。半导体衬底500a可以是硅晶圆，能制得多个完全相同的半导体裸片。半导体层100a具有平坦的第一表面101以及与第一表面101平行的第二表面102。第一和第二表面101、102的法线定义了垂直方向，且与该垂直方向正交的方向便是横向。
在半导体衬底500a的至少一部分中，可形成直接邻接第一表面101的第一导电类型的第一层。该第一导电类型的第一层与互补的第二导电类型的层可形成平坦的界面，该第二导电类型的层分隔第一导电类型的第一层与第一导电类型的第二层。该层与层之间的界面可与第一表面101平行。
如图中所描述的，第一导电类型可以是n型，而第二导电类型可以是p型。根据其他的实施例，第一导电类型可以是p型，而第二导电类型可以是n型。在图示部分之外，半导体层100a可包括另外的杂质区、本征区，以及可配置为构成电子电路的介电结构和导电结构。
第一单元沟槽结构和第二单元沟槽结构510、520从第一表面101延伸至半导体衬底500a中，其中第一单元沟槽结构和第二单元沟槽结构的埋置边沿比在第二导电类型的层和第一导电类型的第二层之间的pn-结距离第一表面101具有更远的距离。单元沟槽结构510、520提供在第一导电类型的第一层和第二导电类型的层中的部分，以使第一单元沟槽结构和第二单元沟槽结构510、520之间的半导体台面150具有分层结构，该分层结构具有直接邻接第一表面101的第一导电类型的源区110，和分隔源区110与部分的第一导电类型的漂移层120的第二导电类型的体区115。
第一单元沟槽结构510包括至少第一埋置电极515以及第一绝缘层516，该第一绝缘层516分隔第一埋置电极515与在第一单元沟槽结构和第二单元沟槽结构510、520范围之外的半导体衬底500a的半导体材料。
每个第二单元沟槽结构520包括第二埋置电极525以及第二绝缘层526，该第二绝缘层526分隔第二埋置电极525与在第一单元沟槽结构和第二单元沟槽结构510、520范围之外的半导体衬底500a的半导体材料。第一单元沟槽结构和第二单元沟槽结构510、520中的至少一个可包括另外的、分别与第一埋置电极或第二埋置电极515、525绝缘的埋置电极。
第一单元沟槽结构和第二单元沟槽结构510、520可具有相同的垂直尺寸和横向尺寸。根据其他的实施例，第一单元沟槽结构510宽于或者窄于第二单元沟槽结构520。可替代地或者另外地，第一单元沟槽结构510的垂直延伸超过或者低于第二单元沟槽结构520的垂直延伸。根据一个实施例，第一单元沟槽结构和第二单元沟槽结构510、520的垂直延伸皆可在500nm至20μm的范围内，例如在2μm至7μm的范围内。
第一埋置电极和第二埋置电极515、525和另外的埋置电极(若可以应用)，可由以下的一种或者多种导电材料提供，该导电材料包括多晶硅(polysilicon，其可以是被重掺杂的)、金属硅化物、碳C、金属(例如，铜或钨)、金属合金、金属氮化物、金属硅化物或者其他金属化合物(例如，氮化钛TiN、氮化钨TiW、氮化钽TaN等等)。例如，第一埋置电极515和/或第二埋置电极525具有包括两层或者多层的上述材料分层结构。第一埋置电极和第二埋置电极515、525可具有相同的结构并可包括相同的材料，或者可具有不同的结构和/或包括不同的材料。
第一绝缘层和第二绝缘层516、526可具有相同的厚度或者可具有不同的厚度。例如，第一绝缘层516可厚于第二绝缘层526。举例来说，第一绝缘层和第二绝缘层516、526可基于相同的材料，或者可由不同的材料组成或包含不同的材料比如半导体氧化物(例如氧化硅、氮化硅、氧化铝和二氧化铪)。根据一个实施例，第一绝缘层和第二绝缘层516、526中的至少一个具有包括一种或多种不同介电材料的分层结构。第一绝缘层和第二绝缘层的厚度可在30nm至200nm之间，例如在80nm和120nm之间的范围内。第二单元沟槽结构520可包括在第一表面101和第二埋置电极525之间的覆盖介电质210。第一单元沟槽结构510可包括或不包括对应于覆盖介电质210的结构。
第一埋置电极和第二埋置电极515、525可彼此电连接。根据图示的实施例，第一埋置电极和第二埋置电极515、525彼此电隔离，并且可连接到不同的信号或者电位。施加给第二埋置电极525的电位可控制电荷载流子在邻接的体区115中的分布，因此当施加给第二埋置电极525的电位超过预定的阈值电压时，沿第二绝缘层525可形成导电沟道。第二绝缘层526邻接体区115的部分是有效的栅极绝缘层。
在第一表面101上提供包覆层220，且包覆层220覆盖第一单元沟槽结构和第二单元沟槽结构510、520以及半导体台面150。包覆层220包括一个或者多个介电层，例如，每层由沉积的半导体氧化物(例如使用原硅酸四乙酯TEOS作为前体材料生成的二氧化硅、其他的氧化硅、氮化硅或者氮氧化硅)提供。举例来说，包覆层220的厚度可以是大约统一的，可在约100nm至1μm的范围内。
在包覆层220上沉积光致抗蚀剂层，并通过光刻技术图形化该光致抗蚀剂层，以形成蚀刻掩膜410。
图1A示出了包覆层220，其覆盖第一单和第二单元沟槽结构510、520以及第一和第二单元沟槽结构510、520之间的半导体台面150。蚀刻掩膜410中的掩膜开口405暴露包覆层220在第一绝缘层516的第一垂直部分的垂直投影中的部分，其中第一垂直部分邻接于该半导体台面150以分隔第一与第二单元沟槽结构510、520。掩膜开口405还暴露包覆层220处于直接邻接第一绝缘层516的相关部分的半导体台面150的部分的垂直投影中的部分，以及包覆层220处于直接邻接第一绝缘层516的相关部分的第一埋置电极515的部分的垂直投影中的部分。
蚀刻掩膜410覆盖包覆层220处于第二单元沟槽结构520的垂直投影中的部分，以及包覆层220处于第一绝缘层516的第二垂直部分的垂直投影中的部分，该第二垂直部分邻接第一单元沟槽510之间的半导体台面150。使用蚀刻掩膜410，显著地各向异性蚀刻使包覆层220的暴露部分凹进。与除去半导体台面150的单晶半导体材料和第一埋置电极515的材料比，该蚀刻以较高的速率除去包覆层220的材料。该蚀刻制程可包括对达到半导体台面150、第一绝缘层516的第一垂直部分和第一埋置电极515中的至少一个敏感的端点检测。
图1B示出了蚀刻后已达到第一表面101的包覆层220中的开口305x。开口305x暴露第一绝缘层516的第一垂直部分、直接邻接第一绝缘层516相关部分的第一埋置电极515的的部分，以及直接邻接第一绝缘层516相关部分的半导体台面150的部分。
在检测端点之后，在预定的时间内可执行原位过蚀刻，以使第一绝缘层516的暴露的第一垂直部分凹进。凹蚀除去第一绝缘层516的暴露部分，直至离第一表面101的距离达第二距离，该第二距离大于第一表面101与源区和体区110、115之间的界面之间的第一距离，且小于第一表面101与体区115和漂移区120之间的界面之间的第三距离。第二距离可以是至少200nm且至多1μm，例如在400μm至600μm之间。凹进第一绝缘层516的材料的除去速率可以是至少五倍的对于半导体材料和/或第一埋置电极515的材料的除去速率。
图1C示出了在相关的第一埋置电极515和相关的半导体台面150之间产生的凹部305y。由于绝缘层516的蚀刻的选择性，凹部在开口305x内自对准至第一单元沟槽结构510和相关的半导体台面150。在该设计中，半导体台面150的宽度可进一步减少，例如减少至低于400nm。
鉴于常规方法提供穿过包覆层材料的第一蚀刻制程，以及用于在半导体台面的半导体材料和埋置电极中提供接触凹槽的第二蚀刻制程，本实施例提供用于包覆层中的开口和沿着半导体台面150的凹部的一种结合蚀刻。该结合蚀刻可如一个原位制程在同一工具中执行。
沉积一种或者多种导电材料，以在半导体衬底500a的侧面上形成由第一表面101和接触结构305定义的第一电极结构310，该接触结构305电连接第一电极结构310与第一埋置电极515、半导体台面150(分隔第一和第二单元沟槽结构510、520)的体区115和源区110接触。提供第一电极结构310的步骤可包括一种或者多种导电材料的连续沉积。
根据一个实施例，可沉积具有5nm至100nm范围内的统一厚度的阻挡层311。该阻挡层可阻拦金属原子扩散到半导体衬底500a中，并且可以是氮化钛TiN层、氮化钽TaN层、钨化钛TiW层、钛Ti层或钽Ta层，或者可包括这些材料的层。
在阻挡层311上可沉积主层312。主层312可由下列材料组成或包含这些材料：钨或者基于钨的金属(比如钨化钛TiW)、重掺杂的多晶硅、碳C、铝Al、铜Cu或铝和铜的合金(比如AlCu或者AlSiCu)。这些层中的至少一层可提供多孔结构，或者可以以在凹部305y和/或开口305x中形成孔洞或小的空腔的方法沉积。凹部305y、开口305x中的孔洞和空腔减少机械应力。
图1D示出了包括阻挡层311和主层312的第一电极结构310。阻挡层311的厚度可小于图1C中凹部305y宽度的一半。根据另一个实施例，阻挡层311将凹部305y完全填满。主层312和阻挡层311的材料可完全填满包覆层220中的开口305x和半导体部分100中的凹部305y，以形成如图1D所示的固态的接触结构305。
图2涉及其他的实施例，其具有在凹部305y和开口305x中留有孔洞395的主层312。
图3A至图3C涉及包括凹部305y的扩宽的实施例。在第一埋置电极515与形成于第一单元沟槽结构和第二单元沟槽结构510、520之间且被包覆层220中的开口305x暴露的半导体台面150之间的第一绝缘层516的第一部分中，凹部305y可形成于第一埋置电极515和相关的半导体台面150之间。蚀刻中除去的第一埋置电极515的材料相对于除去半导体台面150的材料，蚀刻选择率可为至少5:1。蚀刻掩膜可以除去。
图3A示出了包覆层220中的开口305x与在第一埋置电极515和相关的半导体台面150之间的凹部305y。接触开口305分别地包括开口305x和凹部305y。第一蚀刻步骤在包覆层220中形成开口305，并可在第一表面101处停止。使用相同的蚀刻制程的第二蚀刻步骤，在预定时间内过蚀刻第一绝缘层516。使用不同的蚀刻制程，第三蚀刻步骤以蚀刻邻接的半导体台面150或者邻接的第一埋置电极515的部分或者两者为代价，扩宽至少凹部305y的开口。例如，短暂的硅各向同性蚀刻可以以比蚀刻半导体台面150的单晶半导体材料更高的蚀刻速率除去多晶材料(其可以用于第一埋置电极515)。
根据另一个实施例，第一蚀刻制程形成包覆层220中的开口305，并在第一表面101处停止。第二蚀刻步骤通过使用比第一蚀刻制程具有更低的选择率的蚀刻制程，以使一定量的第一埋置电极515与第一绝缘层516的材料同时凹进，形成宽的凹部305y。结果是，半导体台面150的宽度可本质上保持不变，以使沿第二单元沟槽结构520的沟道部分不受施加在凹部305y处的制程的影响。
根据另一个实施例，生成凹部305y的制程的蚀刻选择率随着时间逐步地减少，以使凹部305y的侧壁角度变得不那么陡。在两个制程中，在可用于第一埋置电极515的多晶硅材料的蚀刻速率高于半导体台面150的单晶半导体材料的蚀刻速率。扩宽凹部305y的制程使随后用一种或多种接触材料填充凹部305y变得容易，并且无需大量减少半导体台面150的尺寸。
根据一个实施例，通过凹部305y的侧壁可执行注入，以降低与体区115的接触电阻和闩锁效应的风险。例如，可执行BF2植入。该植入可通过RTA(快速热退火)而被激活，以沿被扩宽的凹部305y暴露的半导体台面150的侧壁部分形成重掺杂的接触区117。接触区117具有第二导电类型而且并未达到第二单元沟槽结构520，以避免由于BF2注入的杂质沿第二绝缘层526达到沟道而引起阈值电压的变化。
根据另一个实施例，通过扩宽的凹部305y的侧壁可执行等离子体注入，以形成适形的接触区117。由于等离子体注入相反地掺杂源区110的部分，所以给源区110提供足够高的净杂质浓度。
图3B示出了用于将第二导电类型的杂质导引入半导体台面150和第二导电类型的重掺杂接触区117暴露的侧壁部分的有角度的注入380，第二导电类型的重掺杂接触区117在有角度的植入380退火后产生。在锥形的凹部305y情况下，植入380可为垂直于第一表面101的正交植入。另外，相对于垂直方向该植入角度可大于零度。
可在包覆层220上沉积阻挡层311，其中阻挡层311沿着结合的接触开口305。主层312的沉积可完全填满接触开口305，或可在接触开口305中留下孔洞。
图3C示出了第一电极结构310和在接触开口305中形成的接触结构315。接触开口305在朝向相关的半导体台面150侧的斜率高于在朝向相关的第一埋置电极515的相反侧的斜率。
图4A至图4D举例说明了从多个完全相同的半导体裸片中的一个制得的半导体器件500，该半导体裸片的加工如同图1A至图1D的半导体衬底500a的部分。半导体器件500可以是功率开关器件，例如绝缘栅双极型晶体管IGBT(例如PT-IGBT(穿通型IGBT)或者IGFET)。
半导体器件500包括具有第一表面101和与第一表面101平行的第二表面102的半导体部分100。半导体部分100由单晶半导体材料提供，例如硅Si、碳化硅SiC、锗Ge、硅锗晶体SiGe、氮化镓GaN或者砷化镓GaAs。第一表面和第二表面101、102之间的最小距离选择为使漂移区120达到特定的电压阻断能力，例如90μm至110μm对应着1200V阻断的IGBT。涉及更高阻断的器件或者PT-IGBT器件的方法的其他的实施例，可提供具有表面101和102之间距离为几百微米(μm)厚度的半导体部分100。低电压IGFET可更薄，例如至少大约10微米。
半导体部分100可具有边沿长度在几毫米范围内的矩形。第一表面和第二表面101、102的法线定义了垂直方向，并且正交于该法线方向的方向是横向方向。
第一单元沟槽结构和第二单元沟槽结构510、520从第一表面101延伸至半导体部分100中。第一单元沟槽结构和第二单元沟槽结构510、520可具有相同的垂直尺寸和相同的横向尺寸。根据其他的实施例，第一单元沟槽结构和第二单元沟槽结构510、520的垂直尺寸和/或横向尺寸可不同于彼此。垂直延伸可在500nm至20μm的范围内，例如2μm至7μm。横向宽度可小于2μm，例如小于1.2μm。
第一单元沟槽结构510包括第一埋置电极515以及第一绝缘层516，第一绝缘层516分隔第一埋置电极515与在第一单元沟槽结构和第二单元沟槽结构510、520范围之外的半导体材料。第一绝缘层516可具有在50nm至150nm范围内的统一厚度，例如在80nm和120nm之间。第一单元沟槽结构510可包括或者不包括另外的导电结构，例如与第一埋置电极515介电绝缘的另外的电极。
第二单元沟槽520包括第二埋置电极525以及第二绝缘层526，第二绝缘层526介电绝缘第二埋置电极525与在第一单元沟槽结构和第二单元沟槽结构510、520范围之外的半导体材料。第二单元沟槽结构520可包括另外的导电结构，例如与第二埋置电极525介电绝缘的另外的电极。第一单元沟槽结构和第二单元沟槽结构510、520的数量可相等。其他实施例提供比第二单元沟槽结构520更多的第一单元沟槽结构510。例如，在两个第二单元沟槽结构520之间分别地提供至少两个第一单元沟槽结构510。第二单元沟槽结构520之间的半导体台面150可连接至或者不连接至源极电位。
第一单元沟槽结构和第二单元沟槽结构510、520可是以正规图像布置的平行的长条。根据其他的实施例，单元沟槽结构510、520的横向截面区域可以是圆、椭圆、卵型或者具有或没有圆角或者矩形(例如正方形)、或环形。例如，第一单元沟槽结构和第二单元沟槽结构510、520中的两个或者三个可形成具有两个或者三个同心环的布置，其中该环可以是圆、椭圆、椭圆状或者矩形(例如具有或者没有圆角的正方形)。
IGBT单元可在半导体部分100中朝向第一表面101的侧面处形成，其中IGBT单元的有源区分别地形成于分隔第一单元沟槽结构510和第二单元沟槽结构520的第一半导体台面150a中。在第一半导体台面150a中，第一导电类型的源区110可直接邻接第一表面101。源区110与第二导电类型的体区115形成第一pn结，其中源区和体区110、115之间的界面在第一距离d1处大致平行于第一表面101延伸。在距离第一表面101第三距离d3处，体区115与第一导电类型的漂移层120形成第二pn结。第一单元沟槽结构和第二单元沟槽结构510、520穿过源区110和体区115延伸至漂移层120中。
举例说明的实施例涉及场截止IGBT，半导体部分100包括直接邻接第二表面102的集电层130。集电层130可以是第二导电类型的连续的层。根据其他的实施例(例如涉及反向导通型IGBT的)，集电层130可包括第一导电类型的第一部分和第二导电类型的第二部分，其中第一部分和第二部分在一个横向方向上或者两个横向方向上交替。集电层130的平均净杂质浓度可以是至少1x 1016cm-3，例如至少5x 1017cm-3。
第二电极结构320直接邻接第二表面102。第二电极结构320电连接至集电层130，且可由铝Al、铜Cu或者铝或铜的合金(比如AlSi、AlCu或者AlSiCu)作为主成分而构成，或包含铝Al、铜Cu或者铝或铜的合金(比如AlSi、AlCu或者AlSiCu)作为主成分。根据其他的实施例，集电极320可包括一个、两个、三个或者多个子层，其中每个子层包括镍Ni、钛Ti、银Ag、金Au、钨W、铂Pt和/或钯Pd中的至少一种作为主成分。例如，子层可包括金属硅化物、金属氮化物、或包括Ni、Ti、Ag、Au、W、Pt和/或Pd的金属合金。对于IGBT，第二电极结构320提供集电极，该集电极可提供半导体器件500的集电端C，或可电连接至半导体器件500的集电端C。
在漂移层120中，可在集电层130和漂移区120之间提供场截止层128。场截止层128的平均净杂质浓度可在5x 1015cm-3至1x 1017cm-3之间。根据实施例，电场截止层128的平均净杂质浓度超过至少五倍的漂移区121的平均净杂质浓度。举例说明，漂移区121的的平均净杂质浓度可在5x 1012cm-3至5x 1014m-3之间。对于IGFET，第一导电类型的重掺杂的接触层替代集电层130，且第二电极结构320提供漏电极，该漏电极可提供半导体器件500的漏端，或可电连接至半导体器件500的漏端。
第二埋置电极525提供绝缘栅电极Ga。施加于绝缘栅电极Ga的电位控制少数载流子在体区115的沟道部分115a中的分布，其中沟道部分115a邻接在源区110和漂移层120之间的第二单元沟槽结构520。如果在正向偏压模式下，施加于绝缘栅电极Ga的电位超过预定阈值电压，则在体区115中沿第二绝缘层526(是有效的栅极绝缘层)形成第一导电类型的反型沟道，并且形成源区110和漂移层120之间的导通电流。绝缘栅电极Ga可电连接至第三电极结构330，该第三电极结构330可提供半导体器件500的栅端G或可电连接或电耦合至半导体器件500的栅端G。
第一单元沟槽结构510之间的第二半导体台面150b可包括或者可不包括源区110。在后面的情形下，体区115可在第一表面101和漂移层120之间延伸。
第一单元沟槽结构510提供可电连接至半导体器件500的发射端E的埋置源电极S。绝缘栅电极Ga与埋置源电极S绝缘。至少第二单元沟槽结构520可包括在第一表面101和第二埋置电极525之间的覆盖绝缘体210，以减少绝缘栅电极Ga和源区110之间的重叠。其他实施例可提供给一些或者所有第二半导体台面150b接触。
介电的包覆层220可将至少第二单元沟槽结构520和第二半导体台面150b与沉积在由第一表面101定义的侧面处的第一电极结构310介电绝缘。第一接触结构315电连接第一电极结构310与第一半导体台面150a和直接邻接第一半导体台面150a的第一单元沟槽结构510。第二接触结构316电连接第一电极结构310与不直接邻接第一半导体台面150a的其他第一单元沟槽结构510。
第一接触结构315中的每一个包括在包覆层220的开口中的第一部分315a以及在第一半导体台面150a和直接邻接第一半导体台面150a的第一单元沟槽结构510之间的第二部分315b。第二部分315b从第一表面101延伸至半导体部分100中。第一表面101和第二部分315b的埋置边沿之间的第二距离d2大于第一距离d1，且小于第三距离d3。
第一接触结构315的第二部分315b可具有大致垂直的侧壁。根据一个实施例，第二部分315b的侧壁随着距第一表面101的距离的增加而成锥形。
根据一个实施例，第一接触结构315的第二部分315b的第一侧壁歪向第一表面101，并且直接邻接第一半导体台面150a。第一接触结构315的第二部分315b的第二侧壁歪向第一表面101，并且直接邻接第一埋置电极515。朝向第一半导体台面150a的第一侧壁和朝向第一埋置电极515的第二侧壁可具有完全相同的斜角。相对于第一接触结构315的第二部分315b的第一侧壁，第二侧壁可以更大的角度偏离垂直于第一表面101的方向。
第一接触结构315的第二部分315b位于第一绝缘层516的第一部分的垂直投影中。第一绝缘层516可具有统一的宽度，其中第一绝缘层516的宽度可等于或者小于第一接触结构315的第二部分315b的宽度。第一接触结构315足够深以提供直接的接触给体区115。
重掺杂的接触区117可沿第一接触结构315的界面形成于第一半导体台面150a的体区115中。第二电极结构310以及第三电极结构330分别地可包括至少一个阻挡层311、331。举例说明，阻挡层可具有在5nm至100nm范围内的统一厚度，并且可由下列成分组成或包含下列成分：例如氮化钛TiN、氮化钽TaN、钨化钛TiW、钛Ti或钽Ta的层。主层312、332可由下列成分组成或包含下列成分：钨或者基于钨的金属(比如钨化钛TiW)、重掺杂的多晶硅、碳C、铝Al、铜Cu或者铝和铜的合金(例如AlCu或者AlSiCu)。
第一接触结构和第二接触结构315、316可以是固态的接触结构，可包括多孔层，或可包括如图2所示的孔洞。源区110可以窄的长条形式被提供，并且可在平行于长条状的第一单元沟槽结构和第二单元沟槽结构510、520的横向方向上与体区115的部分相间。
导致接触结构和半导体台面之间未对齐的不同的光刻层的不确定性和不等性，通常将最小台面宽度限制在约600nm。作为代替，图4A至4D中的半导体器件500有利于缩小半导体台面的宽度至小于300nm，例如小于200nm。
为增加短路承受度，进一步的实施例涉及第一沟槽结构和第二沟槽结构510、520的布局修改，以进一步减少有效沟道的宽度，例如通过分割第二单元沟槽结构520，或者通过局部地增加第二绝缘层526的厚度。
虽然本文中举例说明和描述了特定的实施例，但在不脱离本发明的范围情况下，本领域的普通技术人员可领会各种可替代所示和所描述的特定的实施例的替代和/或等效的实现方式。本申请旨在涵盖本文所讨论的特定的实施例的任何改编或者变化。因此，本发明旨在仅由权利要求及其等同物限制。
如上面已经提到的，上述实施例仅以说明为目的，并且不应以任何方式解释为对本申请范围的限制。

Claims (24)

1.一种绝缘栅双极型晶体管，包括：
第一单元沟槽结构，从第一表面延伸到半导体部分中，并且包括第一埋置电极和在所述第一埋置电极与所述半导体部分之间的第一绝缘体层；
第二单元沟槽结构，从所述第一表面延伸到所述半导体部分中，并且包括与所述半导体部分介电绝缘的第二埋置电极；
第一半导体台面，将所述第一单元沟槽结构与所述第二单元沟槽结构分开，并且包括源区和体区，其中所述源区从所述第一单元沟槽结构延伸到所述第二单元沟槽结构，并且其中所述体区在与所述第一表面相距第一距离处与所述源区形成第一pn结并且包括沿着所述第一半导体台面的侧壁部分的接触区；
第二半导体台面，将所述第一单元沟槽结构彼此分开；以及
第一接触结构，包括所述第一半导体台面与所述第一埋置电极之间的第二部分，所述第二部分与所述接触区直接邻接并且与所述第二半导体台面分开。
2.根据权利要求1所述的绝缘栅双极型晶体管，进一步包括：
所述体区的导电类型的集电极层，
其中所述集电极层沿着与所述第一表面相对的第二表面而形成在所述半导体部分中。
3.根据权利要求1所述的绝缘栅双极型晶体管，进一步包括：
集电极层，包括第一导电类型的第一部分和互补的第二导电类型的第二部分，其中所述集电极层的所述第一部分和所述第二部分沿着与所述第一表面相对的第二表面而形成在所述半导体部分中。
4.根据权利要求1所述的绝缘栅双极型晶体管，其中所述源区沿着所述第一表面延伸。
5.根据权利要求1所述的绝缘栅双极型晶体管，其中所述第一接触结构包括在包覆层的开口中的第一部分，其中所述包覆层在所述半导体部分与电极结构之间，并且其中所述第一接触结构的所述第一部分直接邻接所述第一接触结构的所述第二部分。
6.根据权利要求1所述的绝缘栅双极型晶体管，其中所述第二部分直接连接所述接触区和所述第一埋置电极。
7.根据权利要求1所述的绝缘栅双极型晶体管，其中所述第一接触结构的所述第二部分的第一侧壁直接邻接所述第一半导体台面，并且所述第一接触结构的所述第二部分的第二侧壁直接邻接所述第一埋置电极，并且所述第一侧壁和所述第二侧壁是直的。
8.根据权利要求1所述的绝缘栅双极型晶体管，其中所述第一接触结构的所述第二部分的第一侧壁直接邻接所述第一半导体台面，并且所述第一接触结构的所述第二部分的第二侧壁直接邻接所述第一埋置电极，并且所述第一侧壁和所述第二侧壁是垂直的。
9.根据权利要求1所述的绝缘栅双极型晶体管，其中所述第一接触结构的所述第二部分的第一侧壁直接邻接所述第一半导体台面，并且其中所述第一接触结构的所述第二部分的第二侧壁直接邻接所述第一埋置电极，并且至少所述第二侧壁以小于90度的角度向所述第一表面倾斜。
10.根据权利要求9所述的绝缘栅双极型晶体管，其中所述第一侧壁和所述第二侧壁随着与所述第一表面的距离的增加而逐渐变细，并且所述第二侧壁比所述第一接触结构的所述第二部分的所述第一侧壁从所述第一表面的法线向更高的角度偏离。
11.根据权利要求1所述的绝缘栅双极型晶体管，进一步包括：第二接触结构，每一个第二接触结构形成在包覆层的开口中并且直接邻接在两个所述第二半导体台面之间的所述第一埋置电极之一。
12.根据权利要求11所述的绝缘栅双极型晶体管，其中所述第二接触结构在所述第一埋置电极之上终止。
13.根据权利要求1所述的绝缘栅双极型晶体管，其中所述第一绝缘体层具有均匀的宽度。
14.根据权利要求1所述的绝缘栅双极型晶体管，其中所述第一绝缘体层的宽度小于或等于所述第一接触结构的所述第二部分的宽度。
15.根据权利要求1所述的绝缘栅双极型晶体管，其中所述第一接触结构的所述第二部分位于所述第一绝缘体层的第一垂直部分的垂直投影中。
16.一种绝缘栅双极型晶体管，包括：
第一单元沟槽结构，从第一表面延伸到半导体部分中，并且包括第一埋置电极和在所述第一埋置电极与所述半导体部分之间的第一绝缘体层；
第二单元沟槽结构，从所述第一表面延伸到所述半导体部分中，并且包括与所述半导体部分介电绝缘的第二埋置电极；
第一半导体台面，将所述第一单元沟槽结构与所述第二单元沟槽结构分开，并且包括源区和体区，其中所述源区从所述第一单元沟槽结构延伸到所述第二单元沟槽结构，并且包括沿着所述第一半导体台面的侧壁部分的源接触区，并且其中所述体区与所述源区形成第一pn结并且包括沿着所述第一半导体台面的侧壁部分的体接触区；以及
第一接触结构，包括所述第一半导体台面与所述第一埋置电极之间的第二部分，所述第二部分与所述源接触区和所述体接触区直接邻接，
其中与所述第二部分直接邻接的所述源接触区和所述体接触区至少沿着与所述第一表面平行的部分交替布置，
其中所述第二部分比所述源接触区在所述垂直方向上沿着所述第一半导体台面的所述侧壁向所述半导体部分中延伸得更远。
17.一种制造半导体器件的方法，所述方法包括：
提供从第一表面延伸至半导体部分中的第一单元沟槽结构和第二单元沟槽结构，其中所述第一单元沟槽结构包括第一埋置电极以及在所述第一埋置电极和半导体台面之间的第一绝缘层，所述半导体台面分隔所述第一单元沟槽结构和所述第二单元沟槽结构；
提供覆盖所述第一表面的包覆层；
图形化所述包覆层以形成具有最小宽度大于所述第一绝缘层的厚度的开口，所述开口暴露在所述第一表面处的所述第一绝缘层的第一垂直部分；
除去所述第一绝缘层的暴露部分以在所述半导体台面和所述第一埋置电极之间形成凹部；
在所述凹部和所述开口中提供接触结构；以及
在所述半导体台面中，形成第一导电类型的源区和互补的第二导电类型的体区，所述源区从所述第一单元沟槽结构沿所述第一表面延伸到所述第二单元沟槽结构，
其中所述接触结构包括所述包覆层的开口中的第一部分和所述半导体台面与所述第一埋置电极之间的第二部分，所述第二部分直接邻接所述半导体台面中的所述源区和所述体区，
其中所述第二部分比所述源区在所述垂直方向上沿着所述第一半导体台面的所述侧壁向所述半导体部分中延伸得更远。
18.根据权利要求17所述的方法，其中除所述第一绝缘层的所述第一垂直部分之外，所述开口被形成以暴露所述第一埋置电极的部分和所述半导体台面的部分。
19.根据权利要求17所述的方法，其中形成所述凹部的步骤包括沿所述半导体台面和所述第一埋置电极，选择性蚀刻所述第一绝缘层。
20.根据权利要求17所述的方法，其中在所述包覆层中形成所述开口以及在所述半导体台面和所述第一埋置电极之间形成所述凹部被结合在单个的原位制程中。
21.根据权利要求17所述的方法，进一步包括在提供所述接触结构之前，横向地扩宽所述凹部。
22.根据权利要求17所述的方法，其中形成所述凹部包括原位横向地扩宽所述凹部。
23.根据权利要求17所述的方法，进一步包括在提供所述接触结构之前，通过等离子体注入，在被所述凹部暴露的所述半导体台面的侧壁部分中注入所述第二导电类型的杂质。
24.根据权利要求17所述的方法，进一步包括在提供所述接触结构之前，通过离子束注入，在被所述凹部暴露的所述半导体台面的侧壁部分中注入所述第二导电类型的杂质。
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