CN104916635A - 半导体器件和集成电路 - Google Patents

Abstract

半导体器件和集成电路。一种半导体器件包括由传导材料制成的元件，所述元件布置在半导体衬底的表面之上。该元件包括如下的元件区域：没有到处于其之上或其之下的导电平面的电接触部与所述元件区域接界。在此，所述元件的背向半导体衬底的表面被结构化为具有突起或凹陷，并且所述元件区域的朝向半导体衬底的表面被较少地或不被结构化。

Description

半导体器件和集成电路

技术领域

本发明涉及一种半导体器件并且涉及具有该半导体器件的集成电路。

背景技术

功率电子设备的半导体器件例如用作功率开关，其在高截止能力的同时具有高载流能力。

一般而言寻求具有经改善的可靠性的半导体器件，其方式是，所述半导体器件例如在长运行时长内以及在极端运行条件下保持其截止能力。

因此，本发明的任务是说明一种经改善的半导体器件以及一种用于制造经改善的半导体器件的方法。

发明内容

根据本发明，该任务通过独立权利要求的主题来解决。有利的改进方案在从属权利要求中予以描述。

专业人员将在阅读下面的详细描述并且观察附图以后认识到附加的特征和优点。

附图说明

附上了附图以便提供对本发明实施例的进一步理解，并且这些附图被包含在公开内容中并构成其一部分。附图阐释了本发明的实施例并且与说明书一起用于阐述原理。本发明的其它实施例以及大量所意图的优点被立即认识到价值，因为其可以在参考下列详细描述的情况下被更好地理解。附图的元件不一定相对于彼此是比例正确的。相同的附图标记相应地说明相似部分。

图1A示出了半导体器件的俯视图。

图1B示出了图1A中示出的半导体器件的一部分的横截面图。

图2A和2B示意性地阐释了根据实施方式的在图1B中示出的半导体器件的一部分。

图3A和3B示出了根据另一实施方式的半导体器件的一部分的横截面图。

图4A和4B示出了半导体器件的另一实施方式的一部分的横截面图。

图5A示出了半导体器件的另一实施方式的一部分的横截面图。

图5B至5D示出了图5A中所示的半导体器件的俯视图。

图6阐释了用于制造半导体器件的方法；以及

图7阐释了根据另一实施方式的用于制造半导体器件的方法。

具体实施方式

在下面的详细描述中参考附图，所述附图构成公开内容的一部分并且其中为了阐释目的而示出了本发明可在其中实施的具体实施例。在此方面，诸如“上方”、“下方”、“前方”、“后方”、“在前”、“在后”等等的方向术语是在参考正在描述的图的取向的情况下使用的。由于本发明的实施例的部件可以以多种不同取向来定位，因此方向术语被用于阐释目的而绝不用作限制性的。能够理解，可以使用其它实施例并且进行结构或逻辑改变，而不偏离本发明的范围。因此，下面的详细描述不应从限制性意义上来理解，并且本发明的范围由所附权利要求书来确定。

在下面的描述中使用的术语“衬底”或“半导体衬底”包括每种具有半导体表面的基于半导体的结构。衬底和结构应当被理解为：其包括硅、绝缘体上硅（SOI）、蓝宝石上硅（SOS）、经掺杂和未经掺杂的半导体、由基半导体层或基本半导体层来支承的硅外延层以及其它半导体结构。例如，“衬底”或“半导体衬底”可以是单晶材料。半导体不需要基于硅。半导体同样可以是碳化硅、硅锗、锗、砷化锗或砷化镓或氮化镓。

在本公开中参考经掺杂的部分，比如第一或第二传导类型的经掺杂部分。能够清楚地理解的是，术语“第一”和“第二”传导类型可以涉及n型掺杂或p型掺杂的半导体部分或相反。这些部分可以通过众所周知的掺杂方法借助于掺杂物、比如作为针对硅材料的n型掺杂物的As、P、S、Sb来形成。针对硅材料的p型掺杂物的示例包括B、Al或In。

在本文中使用的用语“耦合”和/或“电耦合”不需要直接耦合，而是允许在“耦合”或“电耦合”的元件之间有元件。用语“电连接”应当说明彼此电连接的元件之间的低欧姆电连接。

图1A示出了根据一个实施方式的半导体器件1的俯视图。半导体器件1包括有源区域120以及布置在边缘处的边缘区域220。例如，半导体器件1可以以半导体芯片来实现，并且有源区域120布置在半导体芯片的中心区域中，而区域220布置在半导体芯片的边缘处。在半导体芯片的最外面的边缘处存在锯齿或裂缝框架225，在所述锯齿或裂缝框架225处例如在分离时各个半导体芯片被从半导体晶片中锯出。

在图1A中，半导体器件1被示为矩形、例如方形。但是显然，器件1可以采取每种任意形状。例如，角可以被倒圆，或者半导体器件1可以被实现为基本圆形、椭圆形、或者具有每种其它形状。有源区域120包含确定半导体器件的功能的器件部分，比如栅极、源极、漏极、阳极、阴极。例如，有源区域120可以是如下装置，其具有多个彼此平行布置并且彼此并联的、构造在半导体衬底中的器件单元。根据另一实施方式，有源区域120也可以包含仅仅一个器件单元。器件单元的示例是单极器件，比如MOSFET（金属氧化物半导体场效应晶体管）或肖特基二极管。另外的示例可以是双极器件，比如二极管、尤其是PIN二极管、双极晶体管、IGBT（绝缘栅双极晶体管）或晶闸管。此外，在有源区域120中，不同器件可以相互组合。

在布置在有源区域之外的边缘区域220中包含边缘包封部的元件。这些元件通常用于在侧向上降低半导体器件内的垂直电压，所述垂直电压例如可能为几百V或几千V。在合适构造的边缘区域的情况下保证半导体器件的截止能力。边缘区域中的边缘包封结构的示例包括下列之一或其组合：保护环、场板、结终端扩展（Junction Termination Extension, JTE）结构、横向变化掺杂（Variation of Lateral Doping, VLD）结构。

图1B现在示出了图1A中示出的半导体器件的边缘包封部的一部分的横截面图。在半导体器件100的第一主表面110中构造有不同的经掺杂的区域227、252。在此，图1B中左边示出的区域是裂缝框架225，其包含经掺杂区域227，所述经掺杂区域227可以是p型或n型掺杂的。经掺杂区域252是半导体器件的有源区域的一部分。绝缘层240以及必要时另外的层被布置在半导体器件的第一主表面110之上。边缘区域220布置在有源区域120与裂缝框架225之间。在边缘区域220中一方面设置有所谓的沟道截断电极251，该沟道截断电极251例如可以与漏极电势连接。此外，边缘区域220可以包括源极场板239，该源极场板239可以处于源极电势。通常，在源极场板239与沟道截断电极251之间，截止电压在侧向上被降低。沟道截断电极251例如被连接为使得其将等势线的走向影响得使得可以以合适方式降低截止电压。此外，可以在边缘区域220中布置所谓的栅极流道（Gate-Runner）235。栅极流道所具有的任务例如是，将有源区域中的栅极电势分布到相应栅电极上。在有源区域120中作为示例示出了前述器件之一。显然，所述器件可以以任意方式如前述那样来实施。此外，可以在半导体衬底100的下侧上设置另外的层，例如经掺杂的层、金属层等等，以便保证器件的功能。

图2A示出了边缘包封部220、尤其是沟道截断电极251的一部分的横截面图。所示横截面图示出了布置在半导体衬底100的第一主表面110之上的绝缘层240，该绝缘层240例如可以由氧化硅来制造。此外，可以在沟道截断电极251与半导体表面110之间布置传导层246、例如多晶硅层。另外，绝缘层240的一部分布置在传导层246与沟道截断电极251之间。另一绝缘层242布置在这些层之上，所述另一绝缘层242例如可以包含酰亚胺或者合适的其它绝缘体。此外，可以在酰亚胺层242之上布置合适的包封材料245、比如软性浇注体或塑胶。

已经确定了，当半导体器件在背向半导体衬底100的侧上的传导元件230、例如电极之一、例如沟道截断电极251具有与水平层相比扩大的表面时，可以改善半导体器件在较长时期内的可靠性。

例如，如图2A中所示，元件可以具有如下的元件区域：没有到处于其之上或其之下的导电平面的电接触部与所述元件区域接界。参考图2A中所示的结构，这意味着，该元件完全可以与其它器件或导电平面导电地连接。但是，接触部位于所示符号平面之前或之后的平面中。如图2A中所示，在元件的背向半导体衬底的表面上可以设置与朝向半导体衬底的表面相比扩大的表面。例如，元件230的背向半导体衬底100的表面2301可以被结构化，并且具有突起231和凹陷232。在此，元件230可以由仅仅一个传导层构造。可替代地也可以设想，元件230包含具有平坦表面的基层233以及结构化层234，该结构化层234例如可以由各个连接片以及布置在其间的间隙236构造，如在图2B中所阐释的那样。结构化层234可以由如下材料来制造：该材料可选择性地参考该材料从基层233中蚀刻出。此外，结构化层234例如可以由传导材料来制造。如果元件230包含基层233以及结构化层234，则突起的深度可以由结构化层234的层来调整。相应地，也可以调整元件230的表面相对于水平表面的扩大。元件230的宽度例如为大约10至300μm、进一步地示例性地在20和100μm之间，突出区域231例如可以具有100nm至50μm的宽度并分别具有合适选择的深度，其中元件的宽度和突出区域的宽度是分别沿着相同的方向测量的。例如，该深度可以被选择为使得表面以所期望的程度扩大。该深度例如可以为大于5nm至几μm、进一步地示例性地为大于100nm至1μm。图2B此外示出了沟道截断电极251的稍加改变的几何形状，其在侧面延伸超出绝缘层246的突出区域的侧边，并且其中传导层246具有稍小的侧向伸展。当然，沟道截断电极251的该几何形状可以被应用于半导体器件的任意其它实施方式。相反，图2B中所示的实施方式也可以以沟道截断电极的其它几何形状来实施。

图3A和3B阐释了元件230的具有元件230的扩大表面的可替代构型。在图3A中，相同的附图标记表示与图2A中相同的元件，使得省略对这些元件的详细描述。根据图3A，在元件230之上设置另一层237，该另一层237的表面2371是多孔的。根据一个构型，层237可以被构造成元件230之上的连续且均匀的层，并且接着通过合适的蚀刻方法被制为多孔的。但是可替代地还可能的是，通过沉积方法就已经生成多孔结构。多孔层的材料的示例包括可以作为多孔层来施加的任意传导材料，比如铜、铝或经掺杂的多晶硅。

根据图3B中所示的实施方式，元件230的表面2301本身被制为多孔的，使得在元件230的表面2301中设置多个小孔238。例如，孔238的直径可以为10－100nm。元件230的表面2301例如可以通过合适的蚀刻方法、例如阳极蚀刻或阳极氧化以及必要时随后除去所生成的氧化层而被制为多孔的。

图2A、2B、3A和3B中所示的半导体器件因此包括由传导材料制成的元件230，该元件230布置在半导体衬底100的表面110之上，具有如下元件区域：没有到处于其之上或其之下的导电平面的电接触部与该元件区域接界。元件区域的背向半导体衬底100的表面被结构化为具有突起或凹陷，并且元件区域的朝向半导体衬底100的表面被较少地或不被结构化。元件区域可以分别为任意小的，只要背向半导体衬底的表面被结构化为具有突起或凹陷。在此，术语“处于其之上或其之下的导电平面”例如包括布置在半导体器件的另一器件平面中的金属化层、埋在半导体衬底中或布置在其上的经掺杂的半导体层、半导体衬底本身或半导体衬底的区域。

例如，元件区域2301的背向半导体衬底的表面可以以光刻方式被结构化。根据一个实施方式，元件可以包括第一层和布置在第一层233之上的第二层234，并且第二层234可以被结构化。

根据另一实施方式，元件区域2301的背向半导体衬底的表面可以为多孔的，其中突起或凹陷由孔的部分来实现。可替代地，元件区域的背向半导体衬底的表面可以具有枝状晶体，并且突起或凹陷由枝状晶体的部分来实现。根据另一实施方式，凹陷232可以延伸直到元件区域的朝向半导体衬底的表面2300并因此形成开口。

例如，元件区域2300的朝向半导体衬底的表面可以是水平的。此外，元件区域的背向半导体衬底的表面2301、2371上的表面粗糙度可以比在元件区域的朝向半导体衬底的表面2300上更大。例如，表面粗糙度可以通过如下方式来确定：测量表面2300、2301、2371上的预先给定数目的例如均匀或随机分布的位置与参考平面相距的距离、确定平均值和标准偏差或方差。例如，背向半导体衬底的表面2301、2371可以具有与朝向半导体衬底的表面2300相比提高10％以上、根据另一实施方式提高50％以上以及尤其是提高100％以上的表面粗糙度。

例如，元件区域的朝向半导体衬底的表面2300可以是水平的，并且背向半导体衬底的表面2301、2371具有与水皮表面相比扩大的表面。因此，表面的扩大可以被实现而不扩大由于金属化而占据的芯片面积。半导体器件还包括处于元件230之上的绝缘层242。

在此，背向半导体衬底的表面2301可以具有突起234和凹陷236。可替代地，背向半导体衬底100的表面2301、2371可以是多孔的。

图4A、4B示出了另外的实施方式。根据图4A和4B，通过将布置在元件15之下的层进行合适的结构化来实现元件230的表面的扩大。更确切而言，层247的朝向元件230的表面被结构化为使得根据元件的层厚度d，元件的背向半导体衬底的表面具有与水平表面相比例如至少10％、30％或100％以上的扩大。例如，如图4A中所示，层246可以被结构化为使得其具有凹陷。在此，凹陷2471的深度1例如可以由蚀刻层247时的蚀刻时间来确定。凹陷的深度1被确定为使得在传导层230的预先给定的层厚度的情况下实现与水平表面相比的预先给定的扩大。在此，该预先给定的扩大例如可以具有至少10％、当然还可以具有任意更大的值，例如20％或30％或100％以上。根据另一实施方式，层247可以被结构化为使得其具有连接片以及连接片之间的空隙。也即在层247中构造开口。该情况在图4B中予以阐释。通过选择结构化层247的层厚度s，因此可以确定深度以及由此例如确定连接片2472的高度。相应地，元件的背向半导体衬底的表面2301在这里也可以具有与水平表面相比预先给定的扩大。例如，该扩大可以依赖于元件230的层厚度d。根据另一实施方式，开口的水平测量的面积之和在此可以至少示例性地为元件的水平测量的面积的5％、30％或50％。也就是说，用开口、例如接触部占据的元件面积至少示例性地为元件面积的5％、30％或50％。例如，开口可以被连贯地实施成连续开口或者也可以实施成中断的开口。

在图4A和4B中所示的实施方式中，元件230的表面的扩大在没有过高的附加加工成本以及不扩大金属化部的基面的情况下是可能的。

根据图5A中所示的实施方式，半导体器件在晶体管装置之外的边缘区域中包括场板或者至少两个场板片段，其中在所述场板中构造开口并且所述场板被布置在半导体衬底的表面之上，所述场板片段布置在半导体衬底的表面之上，所述场板片段与共同的接线端子连接。如图5B中所阐释的那样，场板例如可以包括多个、例如两个或三个彼此间隔开的场板片段230a、230b。场板片段230a、230b可以彼此完全地、例如沿着其整个长度在空间上分开。场板片段230a、230b可以与共同的电接线端子连接，使得它们被保持在一电势上。例如，场板片段230a、230b可以与漏极电势或源极电势连接。空间上彼此分开的场板片段例如可以平行延伸或者以其它方式彼此相邻地延伸。

如图5C中所阐释的那样，场板片段230a、230b也可以分段地在空间上彼此分开，或者局部地在空间上彼此连接。此外，如图5D中所阐释的那样，场板230可以具有开口230c，所述开口230c可以具有任意形状。

图5A示出了这些实施方式的横截面图。场板片段230a、230b的侧边203a、203b例如可以被构造为相对于水平表面、例如接界的绝缘层240的表面区域而言非垂直的。根据一个实施方式，侧边203a、203b与同相应场板片段230a、230b接界的表面区域之间的角度α被测量为小于90°、例如40至80°。通过调整用于蚀刻开口230c或者至少部分地分开场板片段230a、230b的方法的参数，可以将角度α调整到所期望的值。

根据图5A至5D中所示的实施方式，两个场板片段230a、230b的所得到的表面与单个元件或没有开口的元件相比被扩大，使得提高半导体器件的可靠性。在此，元件230的表面的扩大可以在没有过高附加加工成本以及不扩大金属化部的基面的情况下进行。场板片段230a、230b或场板230中的开口可以通过蚀刻方法在使用合适蚀刻掩模的情况下来制造。例如，相邻场板片段230a、230b之间的空隙以及场板230中的开口230c可以通过湿化学或等离子体蚀刻方法来蚀刻。

在本说明书中描述的元件230可以形成沟道截断电极251。但是可替代地，所述元件230也可以形成任何其它场电极、例如源极场板239。根据另一构型，在本申请的范围内描述的元件也可以布置在半导体器件的有源区域内。元件230可以由任意传导材料来制造、例如由铝或由其它金属或金属组合、例如TiW/Cu/TiN制成。此外，元件230也可以包含多晶硅。

图6阐释了用于制造半导体器件的方法。该方法包括：在半导体衬底的表面之上构造由传导材料制成的元件，其中元件区域的背向半导体衬底的表面被结构化为具有突起或凹陷（S100）并且元件区域的朝向半导体衬底的表面被较少地或者不被结构化，以及在元件之上构造绝缘层（S150）。根据一个实施方式，构造元件可以包含构造具有平坦表面的元件以及接下来用于生成多孔表面的方法。例如，该元件可以通过合适的蚀刻方法被制成多孔的。用于生成多孔表面的合适方法的示例例如包括阳极蚀刻或阳极氧化。

根据另一替代方案，该元件可以通过构造具有平坦表面的元件以及施加多孔层来构造。施加多孔层的示例例如包括所谓的等离子体尘埃法（Plasma-Dust-Verfahren）。在此，可以通过沉积参数以及可选地在其后执行的合适回火来有针对性地控制粒度大小。可通过该方法制造的金属化部的示例包括铜和铝。

根据另一构型，可以生长金属枝状晶体，这例如可以在铜或银金属化部的情况下执行。

根据另一实施方式，元件区域的背向半导体衬底的表面可以通过光刻来结构化。

根据一个实施方式，该元件可以被构造为一体的或者包括多个层。例如，该元件可以被构造为具有平坦表面。接着，可以施加结构化层并对其结构化。例如，结构化层可以选择性地被蚀刻到元件的材料，使得可以通过确定结构化层的层厚度来调整突起的高度以及由此调整表面扩大。

图7阐释了根据另一实施方式的用于制造半导体器件的方法。图7中所示的方法包括：在半导体衬底的表面之上构造结构化层（S200）；在结构化层之上构造由传导材料制成的元件（S220），其中结构化层的朝向该元件的表面被结构化为使得根据该元件的层厚度，该元件的背向半导体衬底的表面与水平表面相比具有10％或更多的扩大。

根据该实施方式，该元件可以通过构造和结构化布置在该元件之下的结构化层来构造。在此，结构化部例如可以进行得使得在该元件的预先给定的层厚度的情况下可以实现预先确定的表面扩大。根据一个构型，例如可以合适地测定结构化层的层厚度。结构化层可以通过局部地完全（参考结构化层的层厚度）除去结构化层来结构化。由此可以实现预先确定的表面扩大。可替代地，结构化层中的凹陷例如可以通过蚀刻来定义。通过测定凹陷的深度，同样可以实现预先确定的表面扩大。

根据另外的实施方式，用于扩大表面的不同措施也可以相互组合。

Claims (23)

1.半导体器件，包括：

由传导材料制成的元件，所述元件布置在半导体衬底的表面之上，具有如下的元件区域：没有到处于其之上或其之下的导电平面的电接触部与所述元件区域接界，

其中所述元件区域的背向半导体衬底的表面被结构化为具有突起或凹陷，并且所述元件区域的朝向半导体衬底的表面被较少地或不被结构化。

2.根据权利要求1所述的半导体器件，其中所述元件区域的背向半导体衬底的表面以光刻方式被结构化。

3.根据权利要求1所述的半导体器件，其中所述元件包括第一层和布置在第一层之上的第二层，并且第二层以光刻方式被结构化。

4.根据权利要求1所述的半导体器件，其中所述元件区域的背向半导体衬底的表面为多孔的，并且所述突起或凹陷由孔的部分来实现。

5.根据权利要求1所述的半导体器件，其中所述元件区域的背向半导体衬底的表面具有枝状晶体，并且所述突起或凹陷由枝状晶体的部分来实现。

6.根据权利要求1或2所述的半导体器件，其中所述凹陷延伸直到所述元件区域的朝向半导体衬底的表面。

7.根据前述权利要求之一所述的半导体器件，其中所述元件区域的朝向半导体衬底的表面是水平的。

8.根据前述权利要求之一所述的半导体器件，其中所述元件区域的背向半导体衬底的表面上的表面粗糙度比在所述元件区域的朝向半导体衬底的表面上更大。

9.根据前述权利要求之一所述的半导体器件，还包括：

有源区域，其具有在半导体衬底中构造的器件单元；以及

处于所述有源区域之外的边缘区域，

其中所述元件布置在边缘区域中。

10.根据权利要求9所述的半导体器件，其中所述有源区域包括多个彼此平行布置在半导体衬底中构造的器件单元。

11.半导体器件，包括：

由传导材料制成的元件，所述元件布置在半导体衬底的表面之上，以及

布置在所述元件下的层，该层朝向所述元件的表面被结构化为使得所述元件的背向半导体衬底的表面与水平表面相比具有10％或更大的扩大。

12.根据权利要求11所述的半导体器件，还包括：

有源区域，其具有在半导体衬底中构造的器件单元；以及

处于所述有源区域之外的边缘区域，

其中所述元件布置在边缘区域中。

13.根据权利要求12所述的半导体器件，其中所述有源区域包括多个彼此平行布置在半导体衬底中构造的器件单元。

14.根据权利要求12或13所述的半导体器件，其中所述层的朝向所述元件的表面被结构化为使得形成开口，所述开口延伸直到所述层的朝向所述元件的表面。

15.根据权利要求14所述的半导体器件，其中所述开口的水平测量的面积之和为所述元件的水平测量的面积的至少5％。

16.根据权利要求11至15之一所述的半导体器件，其中所述元件为场板。

17.根据权利要求16所述的半导体器件，其中所述场板与源极接线端子电连接。

18.根据权利要求11至15之一所述的半导体器件，其中所述元件为沟道截断场电极。

19.半导体器件，包括：

有源区域，其具有在半导体衬底中构造的器件单元；

处于所述有源区域之外的边缘区域；以及

场板，其在边缘区域中布置在半导体衬底的表面之上，其中所述场板具有开口或者至少两个彼此间隔开的场板片段。

20.根据权利要求19所述的半导体器件，其中所述有源区域包括多个彼此平行布置在半导体衬底中构造的器件单元。

21.根据权利要求20或21所述的半导体器件，其中所述场板的侧边以不同于90°的角度延伸。

22.根据权利要求19至21之一所述的半导体器件，其中所述场板具有至少两个彼此间隔开的场板片段，所述场板片段与共同的接线端子连接。

23.具有根据权利要求1至22之一所述的半导体器件的集成电路。