JPH05226370A - 電界効果型トランジスタおよびその製法 - Google Patents
電界効果型トランジスタおよびその製法Info
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- JPH05226370A JPH05226370A JP2677192A JP2677192A JPH05226370A JP H05226370 A JPH05226370 A JP H05226370A JP 2677192 A JP2677192 A JP 2677192A JP 2677192 A JP2677192 A JP 2677192A JP H05226370 A JPH05226370 A JP H05226370A
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- region
- gate
- semiconductor substrate
- gate region
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Abstract
(57)【要約】
【目的】 化合物半導体を用いたＦＥＴにおいて、ゲー
ト長を短かくしても基板を経由する漏れ電流による短チ
ャネル効果を抑制し、動作の一層の高速化を図ったＦＥ
Ｔおよびその製法を提供する。 【構成】 半導体基板のゲート領域形成場所の両側に高
濃度層のドレイン領域およびソース領域を形成し、その
のちゲート領域形成場所の表面をエッチングして凹部を
形成し、その凹部から不純物を注入し低濃度のゲート領
域を形成し、ドレイン領域およびソース領域の底面とゲ
ート領域の底面とをほぼ同一面かまたはゲート領域の底
面の方を深く形成する。
ト長を短かくしても基板を経由する漏れ電流による短チ
ャネル効果を抑制し、動作の一層の高速化を図ったＦＥ
Ｔおよびその製法を提供する。 【構成】 半導体基板のゲート領域形成場所の両側に高
濃度層のドレイン領域およびソース領域を形成し、その
のちゲート領域形成場所の表面をエッチングして凹部を
形成し、その凹部から不純物を注入し低濃度のゲート領
域を形成し、ドレイン領域およびソース領域の底面とゲ
ート領域の底面とをほぼ同一面かまたはゲート領域の底
面の方を深く形成する。
Description
【０００１】
【産業上の利用分野】本発明は電界効果型トランジスタ
（以下、ＦＥＴという）およびその製法に関する。さら
に詳しくは、高速動作が可能で高性能なＦＥＴに関す
る。
（以下、ＦＥＴという）およびその製法に関する。さら
に詳しくは、高速動作が可能で高性能なＦＥＴに関す
る。
【０００２】
【従来の技術】ＦＥＴは多数キャリアデバイスであるた
め、キャリアの蓄積効果がなく、本質的に高速動作が可
能であるが、さらに高速化のためにはチャンネル長を短
くすることと、移動度μの大きい半導体を用いることが
有効で、移動度μの大きいＧａＡｓなどの化合物半導体
を用いたショットキーゲートＦＦＴ（ＭＥＳＦＥＴ）が
有用されている。
め、キャリアの蓄積効果がなく、本質的に高速動作が可
能であるが、さらに高速化のためにはチャンネル長を短
くすることと、移動度μの大きい半導体を用いることが
有効で、移動度μの大きいＧａＡｓなどの化合物半導体
を用いたショットキーゲートＦＦＴ（ＭＥＳＦＥＴ）が
有用されている。
【０００３】この種のＦＥＴの断面構造説明図を図９に
示す。図９において、１はたとえば、ＧａＡｓなどの半
絶縁性の半導体基板で、不純物濃度が1014cm-3以下の弱
いｐ型基板、２、３はＳｉなどの不純物をイオン注入し
て形成したｎ+ 型の高濃度不純物領域で、それぞれドレ
イン領域およびソース領域を形成している。６はドレイ
ン領域２およびソース領域３よりは低濃度で、ドレイン
領域２などと同一導電型で形成されているゲート領域で
ある。８、９、10はそれぞれドレイン領域２、ソース領
域３およびゲート領域６の各電極である。
示す。図９において、１はたとえば、ＧａＡｓなどの半
絶縁性の半導体基板で、不純物濃度が1014cm-3以下の弱
いｐ型基板、２、３はＳｉなどの不純物をイオン注入し
て形成したｎ+ 型の高濃度不純物領域で、それぞれドレ
イン領域およびソース領域を形成している。６はドレイ
ン領域２およびソース領域３よりは低濃度で、ドレイン
領域２などと同一導電型で形成されているゲート領域で
ある。８、９、10はそれぞれドレイン領域２、ソース領
域３およびゲート領域６の各電極である。
【０００４】この種のＦＥＴの製法は半絶縁性半導体基
板１の表面にＳｉ+ をイオン注入することにより、低濃
度のｎ型領域を形成し、ゲート電極10を形成したのち再
度Ｓｉ+ をイオン打込みすると、高濃度のｎ+ 型領域が
ゲート電極10の両側に形成され、それぞれドレイン領域
２、ソース領域３となる。その後ドレイン電極８、ソー
ス電極９を形成することにより製造している。この低濃
度のｎ型領域を形成するには、たとえばＳｉ+ を60keV
の注入エネルギーで２×1012cm-2のドース量でイオン打
込みし、高濃度のｎ+ 型領域を形成するには、たとえば
Ｓｉ+ を200keVの注入エネルギーで４×1013cm-2のドー
ス量でイオン打込みすることにより形成している。この
注入エネルギーなどの差によりイオンの打込み深さは図
10に示すように、低濃度領域の形成は浅く、1015cm-3の
濃度以上の深さは、ｎ型領域であるゲート領域は0.14μ
ｍであるのに対し、ドレイン領域２およびソース領域３
は0.32μｍと、不純物濃度領域の深さが異なり、図９に
示すように段差Ｅが形成される。
板１の表面にＳｉ+ をイオン注入することにより、低濃
度のｎ型領域を形成し、ゲート電極10を形成したのち再
度Ｓｉ+ をイオン打込みすると、高濃度のｎ+ 型領域が
ゲート電極10の両側に形成され、それぞれドレイン領域
２、ソース領域３となる。その後ドレイン電極８、ソー
ス電極９を形成することにより製造している。この低濃
度のｎ型領域を形成するには、たとえばＳｉ+ を60keV
の注入エネルギーで２×1012cm-2のドース量でイオン打
込みし、高濃度のｎ+ 型領域を形成するには、たとえば
Ｓｉ+ を200keVの注入エネルギーで４×1013cm-2のドー
ス量でイオン打込みすることにより形成している。この
注入エネルギーなどの差によりイオンの打込み深さは図
10に示すように、低濃度領域の形成は浅く、1015cm-3の
濃度以上の深さは、ｎ型領域であるゲート領域は0.14μ
ｍであるのに対し、ドレイン領域２およびソース領域３
は0.32μｍと、不純物濃度領域の深さが異なり、図９に
示すように段差Ｅが形成される。
【０００５】
【発明が解決しようとする課題】叙上のように製造され
るＦＥＴの高性能化をはかるばあい、ゲート長を短縮さ
せることが最も効果的であるが、一方ではゲート長をサ
ブミクロン化すると閾値電圧が負の方向にシフトするな
ど、いわゆる短チャネル効果が著しくなるという問題が
ある。短チャネル効果の原因として、半絶縁性基板を流
れる漏れ電流が挙げられる。基板の漏れ電流はドレイン
領域２およびソース領域３の両ｎ+ 層間を半絶縁性基板
１（ＧａＡｓ）を通して流れる電流である（図９のＦ〜
Ｊ）。半絶縁性といっても僅かの伝導性はあり、ｎ+ 層
から注入された電子は高移動度で流れる。この種のＦＥ
Ｔでは、ゲート長の短縮に伴ない必然的に両ｎ+ 層間隔
も短くなるから、漏れ電流も増大する。漏れ電流を抑制
する対策として、イオンの注入エネルギーを下げて、ｎ
+ 層を薄層にすることも考えられるが、ｎ+ 層の薄層化
はそのシート抵抗、すなわち付加抵抗の増大という問題
がある。
るＦＥＴの高性能化をはかるばあい、ゲート長を短縮さ
せることが最も効果的であるが、一方ではゲート長をサ
ブミクロン化すると閾値電圧が負の方向にシフトするな
ど、いわゆる短チャネル効果が著しくなるという問題が
ある。短チャネル効果の原因として、半絶縁性基板を流
れる漏れ電流が挙げられる。基板の漏れ電流はドレイン
領域２およびソース領域３の両ｎ+ 層間を半絶縁性基板
１（ＧａＡｓ）を通して流れる電流である（図９のＦ〜
Ｊ）。半絶縁性といっても僅かの伝導性はあり、ｎ+ 層
から注入された電子は高移動度で流れる。この種のＦＥ
Ｔでは、ゲート長の短縮に伴ない必然的に両ｎ+ 層間隔
も短くなるから、漏れ電流も増大する。漏れ電流を抑制
する対策として、イオンの注入エネルギーを下げて、ｎ
+ 層を薄層にすることも考えられるが、ｎ+ 層の薄層化
はそのシート抵抗、すなわち付加抵抗の増大という問題
がある。
【０００６】本発明では叙上の問題に鑑み、ゲート長を
短縮し、ｎ+ 層間隔を短くしたばあいでも、基板の漏れ
電流を抑制するＦＥＴおよびその製法を提供することを
目的とする。
短縮し、ｎ+ 層間隔を短くしたばあいでも、基板の漏れ
電流を抑制するＦＥＴおよびその製法を提供することを
目的とする。
【０００７】
【課題を解決するための手段】本発明によるＦＥＴは、
半導体基板上に高濃度の同一導電型で横方向に形成され
たドレイン領域およびソース領域と、該ドレイン領域お
よびソース領域のあいだに前記導電型で低濃度に形成さ
れたゲート領域とからなる電界効果型トランジスタであ
って、少なくとも前記半導体基板の前記ゲート領域形成
場所の表面に凹部が形成され、前記ゲート領域の表面が
前記ドレイン領域およびソース領域の表面より前記半導
体基板の内部に露出し、前記ゲート領域、ドレイン領域
およびソース領域の底面がほぼ同一面に形成されるか、
または前記ゲート領域の底面が前記ドレイン領域および
ソース領域より深く形成されてなることを特徴とするも
のである。
半導体基板上に高濃度の同一導電型で横方向に形成され
たドレイン領域およびソース領域と、該ドレイン領域お
よびソース領域のあいだに前記導電型で低濃度に形成さ
れたゲート領域とからなる電界効果型トランジスタであ
って、少なくとも前記半導体基板の前記ゲート領域形成
場所の表面に凹部が形成され、前記ゲート領域の表面が
前記ドレイン領域およびソース領域の表面より前記半導
体基板の内部に露出し、前記ゲート領域、ドレイン領域
およびソース領域の底面がほぼ同一面に形成されるか、
または前記ゲート領域の底面が前記ドレイン領域および
ソース領域より深く形成されてなることを特徴とするも
のである。
【０００８】さらに本発明によるＦＥＴの製法は、半導
体基板のゲート領域形成場所の両側に高濃度不純物のド
レイン領域およびソース領域を形成し、前記ゲート領域
形成場所の表面に凹部を形成し、前記凹部の形成により
露出した部分の半導体基板に低濃度不純物のゲート領域
を形成し、前記ゲート領域の底面が前記ドレイン領域お
よびソース領域の底面とほぼ同じか深く形成されるよう
に前記凹部を形成することを特徴とするものである。
体基板のゲート領域形成場所の両側に高濃度不純物のド
レイン領域およびソース領域を形成し、前記ゲート領域
形成場所の表面に凹部を形成し、前記凹部の形成により
露出した部分の半導体基板に低濃度不純物のゲート領域
を形成し、前記ゲート領域の底面が前記ドレイン領域お
よびソース領域の底面とほぼ同じか深く形成されるよう
に前記凹部を形成することを特徴とするものである。
【０００９】
【作用】本発明によれば、ゲート領域６のｎ型層とドレ
イン領域２、ソース領域３のｎ+ 型の底面がほぼ同一面
か、むしろｎ型層の底面の方が半導体基板内部に入り込
んでいるため、図９に示したＥ部の段層がなくなり、ｎ
+ 層間の基板の漏れ電流のうち図９に示したＦ、Ｇ、Ｈ
の漏れ電流が発生しなくなる。図９に示した漏れ電流の
うちＩ、Ｊに相当する漏れ電流は、本発明によるＦＥＴ
においても残ることになるが、全体の漏れ電流のうち
Ｉ、Ｊによる割合は非常に小さく、Ｆ、Ｇ、Ｈの漏れ電
流を防ぐことにより、基板での漏れ電流を大幅に減少す
ることができる。
イン領域２、ソース領域３のｎ+ 型の底面がほぼ同一面
か、むしろｎ型層の底面の方が半導体基板内部に入り込
んでいるため、図９に示したＥ部の段層がなくなり、ｎ
+ 層間の基板の漏れ電流のうち図９に示したＦ、Ｇ、Ｈ
の漏れ電流が発生しなくなる。図９に示した漏れ電流の
うちＩ、Ｊに相当する漏れ電流は、本発明によるＦＥＴ
においても残ることになるが、全体の漏れ電流のうち
Ｉ、Ｊによる割合は非常に小さく、Ｆ、Ｇ、Ｈの漏れ電
流を防ぐことにより、基板での漏れ電流を大幅に減少す
ることができる。
【００１０】さらに、ｎ+ 層の厚さは従来と同様に厚く
形成されているため、シート抵抗は増大せず、悪影響を
生じることなく短チャネルを達成して、高速で動作す
る。
形成されているため、シート抵抗は増大せず、悪影響を
生じることなく短チャネルを達成して、高速で動作す
る。
【００１１】
【実施例】つぎに図面に基づき、本発明について詳細に
説明する。図１は本発明によるＦＥＴの断面説明図であ
る。図１において、図９と同じ部分には同じ符号を付し
てある。４はゲート領域形成場所の半導体基板１の表面
から、たとえばエッチングにより形成された凹部で、凹
部４の形成により、この部分では半導体基板の表面５が
半導体基板１の内部に露出する形となっている。
説明する。図１は本発明によるＦＥＴの断面説明図であ
る。図１において、図９と同じ部分には同じ符号を付し
てある。４はゲート領域形成場所の半導体基板１の表面
から、たとえばエッチングにより形成された凹部で、凹
部４の形成により、この部分では半導体基板の表面５が
半導体基板１の内部に露出する形となっている。
【００１２】本発明によるＦＥＴでは、この凹部４を形
成して露出した半導体基板の表面５からＳｉ+ をイオン
注入することにより、ゲート領域６であるｎ層およびド
レイン領域２、ソース領域３であるｎ+ 層の底面７はほ
ぼ同一平面になるように形成されている。すなわち、前
述のように不純物濃度に伴なうイオン注入エネルギーに
応じてイオン打込みの深さが異なり、不純物層の厚さが
異なるが、前述と同様にｎ+ 層の形成をＳｉ+ を200keV
の注入エネルギー、４×1013cm-2のドース量でイオン打
込みをして形成すると、ｎ+ 層の深さ（図１のＣ）は不
純物濃度が1015cm-3以上で0.32μｍとなる。一方ｎ層の
形成を、Ｓｉ+ を60keV の注入エネルギー、２×1012cm
-2のドース量でイオン打込みして形成すると、ｎ層の深
さ（図１のＢ）は不純物濃度が1015cm-3以上で0.14μｍ
となるため、凹部４の形成をその深さ（図１のＡ）が0.
18μｍとなるように、たとえば硫酸と過酸化水素の混合
溶液でエッチングすることにより行う。その結果Ｓｉ+
のイオン注入を前述の条件で行うことによりｎ+ 層およ
びｎ層の底面がほぼ同一面に形成できる。
成して露出した半導体基板の表面５からＳｉ+ をイオン
注入することにより、ゲート領域６であるｎ層およびド
レイン領域２、ソース領域３であるｎ+ 層の底面７はほ
ぼ同一平面になるように形成されている。すなわち、前
述のように不純物濃度に伴なうイオン注入エネルギーに
応じてイオン打込みの深さが異なり、不純物層の厚さが
異なるが、前述と同様にｎ+ 層の形成をＳｉ+ を200keV
の注入エネルギー、４×1013cm-2のドース量でイオン打
込みをして形成すると、ｎ+ 層の深さ（図１のＣ）は不
純物濃度が1015cm-3以上で0.32μｍとなる。一方ｎ層の
形成を、Ｓｉ+ を60keV の注入エネルギー、２×1012cm
-2のドース量でイオン打込みして形成すると、ｎ層の深
さ（図１のＢ）は不純物濃度が1015cm-3以上で0.14μｍ
となるため、凹部４の形成をその深さ（図１のＡ）が0.
18μｍとなるように、たとえば硫酸と過酸化水素の混合
溶液でエッチングすることにより行う。その結果Ｓｉ+
のイオン注入を前述の条件で行うことによりｎ+ 層およ
びｎ層の底面がほぼ同一面に形成できる。
【００１３】また、本発明の目的はｎ+ 層のあいだに半
絶縁性の半導体層が形成されないようにすることが目的
であるため、ｎ層がｎ+ 層より半導体基板側に深く形成
されることは差し支えない。すなわち、凹部４の形成を
深く形成してＡ寸法が大きくなっても問題はない。
絶縁性の半導体層が形成されないようにすることが目的
であるため、ｎ層がｎ+ 層より半導体基板側に深く形成
されることは差し支えない。すなわち、凹部４の形成を
深く形成してＡ寸法が大きくなっても問題はない。
【００１４】つぎに、本発明によるＦＥＴの製法につい
て説明する。図２〜４は本発明によるＦＥＴを形成する
各工程を示す図で、まず図２に示すように半絶縁性の半
導体基板（弱いｐ型）１のゲート領域形成場所上の表面
にマスクをして、その両側に高濃度不純物のドレイン領
域２およびソース領域３を形成する。具体例として、た
とえばＧａＡｓの半導体基板１にレジストにより第１の
マスク11を形成して、Ｓｉ+ を150 〜200keVの注入エネ
ルギー、１〜６×1013cm-2のドース量でイオン注入する
ことにより、高濃度のｎ+ 層であるドレイン領域２およ
びソース領域３を形成した。
て説明する。図２〜４は本発明によるＦＥＴを形成する
各工程を示す図で、まず図２に示すように半絶縁性の半
導体基板（弱いｐ型）１のゲート領域形成場所上の表面
にマスクをして、その両側に高濃度不純物のドレイン領
域２およびソース領域３を形成する。具体例として、た
とえばＧａＡｓの半導体基板１にレジストにより第１の
マスク11を形成して、Ｓｉ+ を150 〜200keVの注入エネ
ルギー、１〜６×1013cm-2のドース量でイオン注入する
ことにより、高濃度のｎ+ 層であるドレイン領域２およ
びソース領域３を形成した。
【００１５】つぎに、ゲート領域形成場所の半導体基板
１をエッチングして凹部４を形成する。具体例として
は、図３に示すように、前工程でゲート領域の表面に形
成した第１のマスク11を剥離し、ドレイン領域２および
ソース領域３の表面にレジストにより第２のマスク12を
形成し、硫酸と過酸化水素の混合溶液でエッチングし
た。このエッチングの深さは、前述のようにｎ+ 層の形
成深さとｎ層の形成深さの差、すなわち本実施例では
（0.32−0.14＝）0.18μｍになるように形成した。この
エッチング液は、他にもクエン酸と過酸化水素の混合液
を使用することもできるし、また凹部形成の深さは前述
の理由により、これにより深めに形成することもでき
る。
１をエッチングして凹部４を形成する。具体例として
は、図３に示すように、前工程でゲート領域の表面に形
成した第１のマスク11を剥離し、ドレイン領域２および
ソース領域３の表面にレジストにより第２のマスク12を
形成し、硫酸と過酸化水素の混合溶液でエッチングし
た。このエッチングの深さは、前述のようにｎ+ 層の形
成深さとｎ層の形成深さの差、すなわち本実施例では
（0.32−0.14＝）0.18μｍになるように形成した。この
エッチング液は、他にもクエン酸と過酸化水素の混合液
を使用することもできるし、また凹部形成の深さは前述
の理由により、これにより深めに形成することもでき
る。
【００１６】つぎに図４に示すように凹部４により露出
した部分の半導体基板表面５から不純物を導入して低濃
度不純物のゲート領域６を形成する。具体例としては、
半導体基板１の表面全面からＳｉ+ を60keV の注入エネ
ルギー、２×1012cm-2のドース量でイオン注入を行っ
た。この際、本来は凹部内のみにイオン注入を行えばよ
いため、他の部分はマスクをして行ってもよいが、ｎ+
層に低濃度の不純物をイオン打込みしても何ら影響がな
いため、全面からイオン注入を行った。またイオン注入
の注入エネルギーは前述の例に限らず、10〜60keV の範
囲であればよく、またドース量は１×1012〜３×1013cm
-2の範囲であればよい。
した部分の半導体基板表面５から不純物を導入して低濃
度不純物のゲート領域６を形成する。具体例としては、
半導体基板１の表面全面からＳｉ+ を60keV の注入エネ
ルギー、２×1012cm-2のドース量でイオン注入を行っ
た。この際、本来は凹部内のみにイオン注入を行えばよ
いため、他の部分はマスクをして行ってもよいが、ｎ+
層に低濃度の不純物をイオン打込みしても何ら影響がな
いため、全面からイオン注入を行った。またイオン注入
の注入エネルギーは前述の例に限らず、10〜60keV の範
囲であればよく、またドース量は１×1012〜３×1013cm
-2の範囲であればよい。
【００１７】そののち、シラン（ＳｉＨ4 ）、アンモニ
ア（ＮＨ3 ）、酸化二チッ素（Ｎ2Ｏ）をキャリアガス
のチッ素（Ｎ2 ）と共に導入して0.3 〜0.5Torr 、350
〜400 ℃でチッ化ケイ素膜を約500 オングストローム形
成し、770 〜820 ℃で10〜30分間、チッ素または水素雰
囲気中でアニールし、イオン注入により生じた結晶の損
傷を回復し、かつ注入不純物を活性化した。前述の保護
膜はチッ化ケイ素膜またはこれらの混合膜でもよい。
ア（ＮＨ3 ）、酸化二チッ素（Ｎ2Ｏ）をキャリアガス
のチッ素（Ｎ2 ）と共に導入して0.3 〜0.5Torr 、350
〜400 ℃でチッ化ケイ素膜を約500 オングストローム形
成し、770 〜820 ℃で10〜30分間、チッ素または水素雰
囲気中でアニールし、イオン注入により生じた結晶の損
傷を回復し、かつ注入不純物を活性化した。前述の保護
膜はチッ化ケイ素膜またはこれらの混合膜でもよい。
【００１８】つぎにドレイン領域２、ソース領域３およ
びゲート領域６にそれぞれ電極を形成し、図１に示すよ
うなＦＥＴにする。具体例としては、ドレイン領域８お
よびソース領域９はオーミックコンタクトを形成する必
要があるため、ゲート領域部分にレジストでマスクし、
レジストパターンを形成後ＡｕＧｅを1000〜4000オング
ストロームとＮｉを50〜200 オングストロームそれぞれ
蒸着し、レジスト膜を溶解させて不要部分の金属をリフ
トオフ除去した。そののち、350 〜480 ℃で５〜15分間
チッ素雰囲気中でシンターした。電極材料はＡｕＧｅ／
Ｎｉに限らず、オーミック金属材料なら他の材料でも使
用できる。
びゲート領域６にそれぞれ電極を形成し、図１に示すよ
うなＦＥＴにする。具体例としては、ドレイン領域８お
よびソース領域９はオーミックコンタクトを形成する必
要があるため、ゲート領域部分にレジストでマスクし、
レジストパターンを形成後ＡｕＧｅを1000〜4000オング
ストロームとＮｉを50〜200 オングストロームそれぞれ
蒸着し、レジスト膜を溶解させて不要部分の金属をリフ
トオフ除去した。そののち、350 〜480 ℃で５〜15分間
チッ素雰囲気中でシンターした。電極材料はＡｕＧｅ／
Ｎｉに限らず、オーミック金属材料なら他の材料でも使
用できる。
【００１９】さらにそののち、ドレイン領域２上および
ソース領域３上をレジストでマスクしてゲート領域上の
みを露出させ、Ｔｉ、Ｐｔ、Ａｕをそれぞれ500 、500
、3000オングストローム、この順で形成した。これは
半導体材料との接着性を考慮したもので、Ｔｉ／Ｐｂ／
Ａｕをそれぞれ前述と同じ厚さ形成したり、Ｎｉ／Ａｌ
をそれぞれ50／4000オングストローム形成したり、Ｔｉ
／Ａｌをそれぞれ50／4000オングストローム形成するこ
ともできる。
ソース領域３上をレジストでマスクしてゲート領域上の
みを露出させ、Ｔｉ、Ｐｔ、Ａｕをそれぞれ500 、500
、3000オングストローム、この順で形成した。これは
半導体材料との接着性を考慮したもので、Ｔｉ／Ｐｂ／
Ａｕをそれぞれ前述と同じ厚さ形成したり、Ｎｉ／Ａｌ
をそれぞれ50／4000オングストローム形成したり、Ｔｉ
／Ａｌをそれぞれ50／4000オングストローム形成するこ
ともできる。
【００２０】つぎに本発明による製法の他の実施例につ
いて説明する。図５〜８はその第２の実施例の製造工程
を示す図である。
いて説明する。図５〜８はその第２の実施例の製造工程
を示す図である。
【００２１】まず図５に示すように、ゲート領域形成場
所の半導体基板１表面に逆テーパ型のマスク13を形成
し、その両側にドレイン領域２およびソース領域３を形
成する。具体例としてはレジストで逆テーパのマスク13
を形成して前述の実施例と同じ条件でＳｉ+ のイオン打
込みを行ってドレイン領域２およびソース領域３を形成
した。
所の半導体基板１表面に逆テーパ型のマスク13を形成
し、その両側にドレイン領域２およびソース領域３を形
成する。具体例としてはレジストで逆テーパのマスク13
を形成して前述の実施例と同じ条件でＳｉ+ のイオン打
込みを行ってドレイン領域２およびソース領域３を形成
した。
【００２２】つぎに図６に示すように、低温度で成長可
能なＣＶＤ法により保護膜を形成する。具体例としては
エレクトロサイクロトロン レゾナンス(electrocyclot
ronresonance 、以下ＥＣＲという）デポジションによ
り酸化ケイ素膜、チッ化ケイ素膜を順にそれぞれ約300
0、1000オングスロームづつ堆積した。この保護膜を２
層で形成するのは、次工程で説明するように、ゲート領
域６周辺で凹部４の形成部分での、ドレイン領域２およ
びソース領域３の長さを調整できるようにしたもので、
そのような調整を必要としないばあいは、一層で形成し
てもよい。
能なＣＶＤ法により保護膜を形成する。具体例としては
エレクトロサイクロトロン レゾナンス(electrocyclot
ronresonance 、以下ＥＣＲという）デポジションによ
り酸化ケイ素膜、チッ化ケイ素膜を順にそれぞれ約300
0、1000オングスロームづつ堆積した。この保護膜を２
層で形成するのは、次工程で説明するように、ゲート領
域６周辺で凹部４の形成部分での、ドレイン領域２およ
びソース領域３の長さを調整できるようにしたもので、
そのような調整を必要としないばあいは、一層で形成し
てもよい。
【００２３】つぎに図７に示すように、ゲート領域形成
場所上のレジストを除去し、エッチングなどにより凹部
４を形成し、不純物を導入して低濃度不純物のゲート領
域６を形成する。具体例としては、レジストをアセトン
で溶解することにより、その上の保護膜もリフトオフで
除去した。そののち、濃度の淡いフッ酸により酸化ケイ
素膜のみを、選択的に横方向（図７のＤ）に数100 オン
グストロームエッチングした。さらにそののち、露出し
た半導体基板表面を前述の実施例と同じ条件でエッチン
グすることにより凹部４を形成し、前述の実施例と同じ
条件でＳｉ+ をイオン注入し、ゲート領域６を形成し
た。
場所上のレジストを除去し、エッチングなどにより凹部
４を形成し、不純物を導入して低濃度不純物のゲート領
域６を形成する。具体例としては、レジストをアセトン
で溶解することにより、その上の保護膜もリフトオフで
除去した。そののち、濃度の淡いフッ酸により酸化ケイ
素膜のみを、選択的に横方向（図７のＤ）に数100 オン
グストロームエッチングした。さらにそののち、露出し
た半導体基板表面を前述の実施例と同じ条件でエッチン
グすることにより凹部４を形成し、前述の実施例と同じ
条件でＳｉ+ をイオン注入し、ゲート領域６を形成し
た。
【００２４】前述の酸化ケイ素膜のみを数100 オングス
トローム横方向にエッチングするのは、つぎの理由によ
る。すなわち、チッ化ケイ素膜15の開口はゲート領域の
面積を決める働きをし、酸化ケイ素膜14の開口は凹部４
の大きさを決める働きをする。その結果、凹部４の下側
に形成されたｎ+ 層の長さを任意に設定できるものであ
る。この凹部４の下のｎ+ 層は長い程ゲート耐圧を向上
させるが、ｎ+ 層の厚さは薄いためシート抵抗が大きく
なる。したがって、所望の特性により、ゲート耐圧とシ
ート抵抗の兼ね合いで両者の開口部の大きさを選定する
ことができる。そののち、前述の実施例と同じ条件でア
ニールをし、イオン注入時に生じた結晶の損傷を回復
し、かつ不純物を活性化させた。
トローム横方向にエッチングするのは、つぎの理由によ
る。すなわち、チッ化ケイ素膜15の開口はゲート領域の
面積を決める働きをし、酸化ケイ素膜14の開口は凹部４
の大きさを決める働きをする。その結果、凹部４の下側
に形成されたｎ+ 層の長さを任意に設定できるものであ
る。この凹部４の下のｎ+ 層は長い程ゲート耐圧を向上
させるが、ｎ+ 層の厚さは薄いためシート抵抗が大きく
なる。したがって、所望の特性により、ゲート耐圧とシ
ート抵抗の兼ね合いで両者の開口部の大きさを選定する
ことができる。そののち、前述の実施例と同じ条件でア
ニールをし、イオン注入時に生じた結晶の損傷を回復
し、かつ不純物を活性化させた。
【００２５】つぎに図８に示すように、ドレイン電極
８、ソース電極９、ゲート電極10を形成する。具体例と
しては、レジストパターンを形成後、ＣＨＦ3 またはＣ
Ｆ4 とＯ2 およびＮ2 ガスを用いたＲＩＥまたはプラズ
マエッチングにより、チッ化ケイ素膜15および酸化ケイ
素膜14をエッチングして、前記の実施例と同様にオーミ
ック電極を形成し、シンターする。つぎにゲート電極を
前述の実施例と同様に形成する。このばあい、ドレイン
電極８およびソース電極９の周囲をマスクしてゲート電
極用金属が付着しないようにしてもよいが、全面に付着
してドレイン電極８およびソース電極９上にさらにゲー
ト電極用金属を付着してもよい。これはドレイン電極８
およびソース電極９はすでにドレイン領域２およびソー
ス領域３とオーミックコンタクトを形成しており、これ
らの電極金属とゲート電極用金属との電気接触は何ら不
都合がなく、逆にこれらの部分のみにマスクパターンを
形成するのは困難だからである。
８、ソース電極９、ゲート電極10を形成する。具体例と
しては、レジストパターンを形成後、ＣＨＦ3 またはＣ
Ｆ4 とＯ2 およびＮ2 ガスを用いたＲＩＥまたはプラズ
マエッチングにより、チッ化ケイ素膜15および酸化ケイ
素膜14をエッチングして、前記の実施例と同様にオーミ
ック電極を形成し、シンターする。つぎにゲート電極を
前述の実施例と同様に形成する。このばあい、ドレイン
電極８およびソース電極９の周囲をマスクしてゲート電
極用金属が付着しないようにしてもよいが、全面に付着
してドレイン電極８およびソース電極９上にさらにゲー
ト電極用金属を付着してもよい。これはドレイン電極８
およびソース電極９はすでにドレイン領域２およびソー
ス領域３とオーミックコンタクトを形成しており、これ
らの電極金属とゲート電極用金属との電気接触は何ら不
都合がなく、逆にこれらの部分のみにマスクパターンを
形成するのは困難だからである。
【００２６】この実施例によるＦＥＴは、ｎ+ 層とゲー
ト領域とがセルフアラインになっているため、前述の実
施例に比べて均一性、再現性の点でとくに優れている。
ト領域とがセルフアラインになっているため、前述の実
施例に比べて均一性、再現性の点でとくに優れている。
【００２７】以上説明した実施例では、半絶縁性基板と
してＧａＡｓの例で説明したが、この他にもＩｎＰなど
他の化合物半導体でも同様であることは言うまでもな
い。
してＧａＡｓの例で説明したが、この他にもＩｎＰなど
他の化合物半導体でも同様であることは言うまでもな
い。
【００２８】
【発明の効果】以上説明したように本発明によれば、化
合物半導体のＦＥＴで、ドレイン領域およびソース領域
の高濃度層の底面とゲート領域の低濃度層の底面をほぼ
同一面とするか、または低濃度層の方を深く形成してい
るため、ゲート長を短くしても基板を経由した漏れ電流
を大幅に減少でき、一層の高速動作をするＦＥＴをえら
れる。
合物半導体のＦＥＴで、ドレイン領域およびソース領域
の高濃度層の底面とゲート領域の低濃度層の底面をほぼ
同一面とするか、または低濃度層の方を深く形成してい
るため、ゲート長を短くしても基板を経由した漏れ電流
を大幅に減少でき、一層の高速動作をするＦＥＴをえら
れる。
【００２９】その結果、高周波数に対してもきわめて優
れた特性を発揮し、マイクロ波帯以上の高周波デバイス
として活用できる効果がある。
れた特性を発揮し、マイクロ波帯以上の高周波デバイス
として活用できる効果がある。
【図１】本発明の一実施例であるＦＥＴの断面構造の説
明図である。
明図である。
【図２】本発明の一実施例であるＦＥＴの製造工程の説
明図である。
明図である。
【図３】本発明の一実施例であるＦＥＴの製造工程の説
明図である。
明図である。
【図４】本発明の一実施例であるＦＥＴの製造工程の説
明図である。
明図である。
【図５】本発明の他の実施例であるＦＥＴの製造工程の
説明図である。
説明図である。
【図６】本発明の他の実施例であるＦＥＴの製造工程の
説明図である。
説明図である。
【図７】本発明の他の実施例であるＦＥＴの製造工程の
説明図である。
説明図である。
【図８】本発明の他の実施例であるＦＥＴの製造工程の
説明図である。
説明図である。
【図９】従来のＦＥＴの断面構造の説明図である。
【図１０】イオン注入の条件による半導体基板の表面か
らの深さに対する不純物濃度の関係を示す図である。
らの深さに対する不純物濃度の関係を示す図である。
１ 半導体基板 ２ ドレイン領域 ３ ソース領域 ４ 凹部 ６ ゲート領域 13 逆テーパのマスク 14 酸化ケイ素膜 15 チッ化ケイ素膜
Claims (5)
- 【請求項１】 半導体基板上に高濃度の同一導電型で横
方向に形成されたドレイン領域およびソース領域と、該
ドレイン領域およびソース領域のあいだに前記導電型で
低濃度に形成されたゲート領域とからなる電界効果型ト
ランジスタであって、少なくとも前記半導体基板の前記
ゲート領域形成場所の表面に凹部が形成され、前記ゲー
ト領域の表面が前記ドレイン領域およびソース領域の表
面より前記半導体基板の内部に露出し、前記ゲート領
域、ドレイン領域およびソース領域の底面がほぼ同一面
に形成されるか、または前記ゲート領域の底面が前記ド
レイン領域およびソース領域より深く形成されてなるこ
とを特徴とする電界効果型トランジスタ。 - 【請求項２】 半導体基板のゲート領域形成場所の両側
に高濃度不純物のドレイン領域およびソース領域を形成
し、前記ゲート領域形成場所の表面に凹部を形成し、前
記凹部の形成により露出した部分の半導体基板に低濃度
不純物のゲート領域を形成し、前記ゲート領域の底面が
前記ドレイン領域およびソース領域の底面とほぼ同じか
深く形成されるように前記凹部を形成することを特徴と
する電界効果型トランジスタの製法。 - 【請求項３】 前記高濃度不純物および前記低濃度不純
物の各領域の形成がイオン注入により形成されてなる請
求項２記載の電界効果型トランジスタの製法。 - 【請求項４】 前記ゲート領域形成場所の半導体基板表
面に逆テーパのマスクを形成したのち前記ドレイン領域
およびソース領域を形成し、前記逆テーパのマスクの周
囲に垂直方向から低温CVD 法により保護膜を形成し、該
保護膜をマスクとして前記凹部を形成することを特徴と
する請求項２記載の電界効果型トランジスタの製法。 - 【請求項５】 前記保護膜を酸化ケイ素膜とチッ化ケイ
素膜の２層で形成することを特徴とする請求項４記載の
電界効果型トランジスタの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2677192A JPH05226370A (ja) | 1992-02-13 | 1992-02-13 | 電界効果型トランジスタおよびその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2677192A JPH05226370A (ja) | 1992-02-13 | 1992-02-13 | 電界効果型トランジスタおよびその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226370A true JPH05226370A (ja) | 1993-09-03 |
Family
ID=12202563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2677192A Pending JPH05226370A (ja) | 1992-02-13 | 1992-02-13 | 電界効果型トランジスタおよびその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05226370A (ja) |
-
1992
- 1992-02-13 JP JP2677192A patent/JPH05226370A/ja active Pending
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