KR102526721B1 - 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터 및 그 제조 방법 - Google Patents
상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터 및 그 제조 방법 Download PDFInfo
- Publication number
- KR102526721B1 KR102526721B1 KR1020220103772A KR20220103772A KR102526721B1 KR 102526721 B1 KR102526721 B1 KR 102526721B1 KR 1020220103772 A KR1020220103772 A KR 1020220103772A KR 20220103772 A KR20220103772 A KR 20220103772A KR 102526721 B1 KR102526721 B1 KR 102526721B1
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor layer
- layer
- field effect
- disposed
- gallium nitride
- Prior art date
Links
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 title claims abstract description 171
- 229910002601 GaN Inorganic materials 0.000 title claims abstract description 153
- 230000005669 field effect Effects 0.000 title claims abstract description 136
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 63
- 239000004065 semiconductor Substances 0.000 claims abstract description 723
- 239000000758 substrate Substances 0.000 claims abstract description 222
- 238000000034 method Methods 0.000 claims abstract description 217
- 239000010410 layer Substances 0.000 claims description 1369
- 238000002161 passivation Methods 0.000 claims description 216
- 239000002019 doping agent Substances 0.000 claims description 108
- 239000012790 adhesive layer Substances 0.000 claims description 98
- 229910045601 alloy Inorganic materials 0.000 claims description 68
- 239000000956 alloy Substances 0.000 claims description 68
- 238000005530 etching Methods 0.000 claims description 22
- 229910052738 indium Inorganic materials 0.000 claims description 22
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 22
- 239000000203 mixture Substances 0.000 claims description 22
- 238000011084 recovery Methods 0.000 claims description 22
- 239000000853 adhesive Substances 0.000 claims description 14
- 230000001070 adhesive effect Effects 0.000 claims description 14
- 238000003780 insertion Methods 0.000 claims description 12
- 230000037431 insertion Effects 0.000 claims description 12
- 239000011777 magnesium Substances 0.000 claims description 4
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 claims description 2
- 229910052749 magnesium Inorganic materials 0.000 claims description 2
- 230000008569 process Effects 0.000 abstract description 92
- 229910052751 metal Inorganic materials 0.000 abstract description 91
- 239000002184 metal Substances 0.000 abstract description 91
- 238000000407 epitaxy Methods 0.000 abstract description 28
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 12
- 239000000463 material Substances 0.000 description 139
- 239000011651 chromium Substances 0.000 description 52
- 239000010936 titanium Substances 0.000 description 52
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 50
- 229910052710 silicon Inorganic materials 0.000 description 50
- 239000010703 silicon Substances 0.000 description 50
- 239000010949 copper Substances 0.000 description 46
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 44
- 150000001875 compounds Chemical class 0.000 description 43
- 150000004767 nitrides Chemical class 0.000 description 43
- 239000011810 insulating material Substances 0.000 description 40
- 150000002739 metals Chemical class 0.000 description 39
- 239000002356 single layer Substances 0.000 description 37
- 229910052782 aluminium Inorganic materials 0.000 description 34
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 34
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 33
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 32
- 238000000151 deposition Methods 0.000 description 31
- 230000008021 deposition Effects 0.000 description 31
- 238000010438 heat treatment Methods 0.000 description 31
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 27
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 27
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 27
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 26
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 26
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 26
- 229910052804 chromium Inorganic materials 0.000 description 26
- 229910052750 molybdenum Inorganic materials 0.000 description 26
- 239000011733 molybdenum Substances 0.000 description 26
- 229910052702 rhenium Inorganic materials 0.000 description 26
- WUAPFZMCVAUBPE-UHFFFAOYSA-N rhenium atom Chemical compound [Re] WUAPFZMCVAUBPE-UHFFFAOYSA-N 0.000 description 26
- 229910052715 tantalum Inorganic materials 0.000 description 26
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 26
- 229910052719 titanium Inorganic materials 0.000 description 26
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 26
- 229910052721 tungsten Inorganic materials 0.000 description 26
- 239000010937 tungsten Substances 0.000 description 26
- LEONUFNNVUYDNQ-UHFFFAOYSA-N vanadium atom Chemical compound [V] LEONUFNNVUYDNQ-UHFFFAOYSA-N 0.000 description 26
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 23
- 229910052581 Si3N4 Inorganic materials 0.000 description 23
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 23
- 229910052757 nitrogen Inorganic materials 0.000 description 22
- -1 Al 2 O 3 Chemical class 0.000 description 20
- 229910044991 metal oxide Inorganic materials 0.000 description 20
- 150000004706 metal oxides Chemical class 0.000 description 20
- 239000011521 glass Substances 0.000 description 18
- 239000010948 rhodium Substances 0.000 description 18
- 230000008901 benefit Effects 0.000 description 17
- 230000017525 heat dissipation Effects 0.000 description 17
- 239000010931 gold Substances 0.000 description 16
- 229910010293 ceramic material Inorganic materials 0.000 description 13
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 239000013078 crystal Substances 0.000 description 12
- 238000013461 design Methods 0.000 description 12
- 229910002704 AlGaN Inorganic materials 0.000 description 11
- 230000000694 effects Effects 0.000 description 11
- 239000010408 film Substances 0.000 description 11
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 11
- 239000002131 composite material Substances 0.000 description 10
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 9
- 229910052741 iridium Inorganic materials 0.000 description 9
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 9
- 229910052759 nickel Inorganic materials 0.000 description 9
- 238000010899 nucleation Methods 0.000 description 9
- 229910052763 palladium Inorganic materials 0.000 description 9
- 229910052697 platinum Inorganic materials 0.000 description 9
- 229910052703 rhodium Inorganic materials 0.000 description 9
- MHOVAHRLVXNVSD-UHFFFAOYSA-N rhodium atom Chemical compound [Rh] MHOVAHRLVXNVSD-UHFFFAOYSA-N 0.000 description 9
- 229910052707 ruthenium Inorganic materials 0.000 description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 8
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 8
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 8
- 229910052802 copper Inorganic materials 0.000 description 8
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 8
- 229910052737 gold Inorganic materials 0.000 description 8
- 229920000642 polymer Polymers 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 229910052709 silver Inorganic materials 0.000 description 8
- 239000004332 silver Substances 0.000 description 8
- 239000012780 transparent material Substances 0.000 description 8
- 230000007547 defect Effects 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 5
- 229910001374 Invar Inorganic materials 0.000 description 5
- 239000004642 Polyimide Substances 0.000 description 5
- 229910052799 carbon Inorganic materials 0.000 description 5
- 239000000919 ceramic Substances 0.000 description 5
- 239000004033 plastic Substances 0.000 description 5
- 229920001721 polyimide Polymers 0.000 description 5
- 238000005245 sintering Methods 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 230000002349 favourable effect Effects 0.000 description 3
- 230000001678 irradiating effect Effects 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 238000011160 research Methods 0.000 description 3
- 229910052594 sapphire Inorganic materials 0.000 description 3
- 239000010980 sapphire Substances 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 238000007735 ion beam assisted deposition Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 108091006149 Electron carriers Proteins 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000003908 quality control method Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
- H01L29/66901—Unipolar field-effect transistors with a PN junction gate, i.e. JFET with a PN homojunction gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
본 발명은 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터에 관한 것으로, 지지기판; 상기 지지기판의 일면에 배치되고, 제1 도전성을 가지는 제1 반도체층; 상기 지지기판과 상기 제1 반도체층의 사이에 배치되고, 상기 제1 도전성과 다른 제2 도전성을 가지고 일면이 상기 제1 반도체층의 제1 면에 접하도록 배치되는 제2 반도체층; 상기 제1 반도체층의 제2 면에 접하도록 배치되는 소스전극; 상기 제1 반도체층의 제3 면에 접하도록 배치되는 드레인전극, 상기 지지기판과 상기 제2 반도체층의 사이에 배치되고, 상기 제2 반도체층의 타면에 접하도록 배치되는 제1 게이트전극; 및 상기 제1 반도체층의 상기 제2 면 측에 배치되는 제2 게이트전극을 포함하고, 상기 제1 면으로부터 상기 제3 면까지의 길이는, 상기 제1 면으로부터 상기 제2 면까지의 길이보다 긴 것을 특징으로 한다.
본 발명에 따르면, 유기금속화학증착(Metal Organic Chemical Vapor Deposition, MOCVD) 기법을 이용한 재성장 공정 없이, 후막 에피택시(Epitaxy) 성장 기법 및 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 통해 전류 채널 게이트를 형성하고, 동시에 성능이 대폭적으로 개선될 수 있는 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터 및 그 제조 방법을 제공할 수 있다.
본 발명에 따르면, 유기금속화학증착(Metal Organic Chemical Vapor Deposition, MOCVD) 기법을 이용한 재성장 공정 없이, 후막 에피택시(Epitaxy) 성장 기법 및 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 통해 전류 채널 게이트를 형성하고, 동시에 성능이 대폭적으로 개선될 수 있는 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터 및 그 제조 방법을 제공할 수 있다.
Description
본 발명은 상이한 게이트 구조를 갖는 갈륨나이트라이드(GaN)계 접합형 전계 효과 트랜지스터 및 그 제조 방법에 관한 것으로, 보다 상세하게는 유기금속화학증착(Metal Organic Chemical Vapor Deposition, MOCVD) 기법을 이용한 재성장 공정 없이, 후막 에피택시(Epitaxy) 성장 기법 및 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 통해 전류 채널 게이트를 형성하고, 동시에 성능이 대폭적으로 개선될 수 있는 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터 및 그 제조 방법에 관한 것이다.
낮은 제조 비용과 기술의 성숙으로 인해, 전력반도체 용도의 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor) 및 IGBT(Insulated Gate Bipolar Transistor)와 같은 Si 기반의 트랜지스터는 전력 시장에서 지배적인 트랜지스터였다.
그러나 Si 기반 트랜지스터는 상대적으로 좁은 에너지 밴드갭, 낮은 열 안정성 및 낮은 열 전도성으로 인해 제한되어 작동 전류, 전압, 온도 범위가 낮고 에너지 효율이 낮은 문제점이 있으며, 최근에는 Si 전력 장치가 재료 특성에 의해 예측되는 이론적 한계에 봉착했다는 지적도 있다.
1986년 일본의 Akasaki 교수가 사파이어 기판 위에 우수한 갈륨나이트라이드(이하 "GaN"이라 함) 박막 형성을 성공시키면서 최근에는 GaN계 소자의 연구가 활발하게 이루어지고 있다. 이러한 GaN계 물질은 Si 등과 같은 다른 상용화된 반도체 물질과 비교하면 주파수와 항복전압이 높고, 효율이 높으며, 크기가 작은 트랜지스터를 용이하게 생산할 수 있고, 온(On) 저항이 낮은 등의 장점을 가지고 있다.
구체적으로, GaN계 물질은 전자 이동도 및 포화전자속도가 Si계 물질에 비하여 매우 빠르다. 전자 이동도는 전자가 전기장(전계) 아래에서 얼마나 빨리 이동할 수 있는지는 나타내는 지표이며, 또한, 포화전자속도는 매우 높은 전기장이 존재할 때 전자가 도달하는 최대속도를 나타내는 지표이다. 이러한 특성 때문에 GaN계 트랜지스터는 소형화하여도 목표로 하는 전류에 용이하게 도달할 수 있으며, 높은 주파수에서 동작할 수 있는 반도체로서의 응용가능성이 매우 크다.
또한, GaN계 물질의 높은 항복장(Breakdown Field)은 저항이 비슷할 때 GaN계 트랜지스터가 Si 트랜지스터보다 훨씬 더 높은 항복전압(Breakdown Voltage)을 갖는다는 것을 의미하며, GaN계 물질은 Si계 물질보다 2~3배 넓은 밴드갭을 가지고 있어, 물질의 전도성이 낮고, 고유 캐리어 농도가 낮아 누설 전류가 적으며, 고온에서 보다 안정적인 특징을 가지고 있다. 그리고 GaN계 물질은 물질자체의 유전율이 낮아 소자 내부의 커패시턴스를 줄일 수 있는 이점이 있다.
GaN계 물질을 이용한 연구 초기에는 주로 GaN를 채널로 하는 MESFET(Metal-Semiconductor Field Effect Transistor)의 형태로 구현되었으나, AlGaN/GaN 이종접합을 이용하는 경우 뛰어난 성능개선이 가능한 것으로 밝혀져 HEMT(High Electron Mobility Transistor), CAVET(Current Aperture Vertical Electron Transistor), JFET(Junction Field Effect Transistor), HFET(Heterojunction Field Effect Transistor)과 관련된 연구들이 집중적으로 이루어졌으며, 최근에는 Trench MOSFET과 관련된 연구들도 이루어졌다.
그러나 종래의 HEMT의 경우, Si 성장기판에 GaN을 성장시키므로, 두 물질의 큰 격자상수 및 열팽창계수의 차이로 인해 에피택시(Epitaxy) 성장 내부에 높은 밀도의 결정결함(예를 들어 관통전위 등)이 다수 발생하고 크랙이 발생하여, 소자의 성능 및 신뢰성이 저하되고 두께 증가에 제약이 걸리는 문제점이 있다. 특히, 이러한 관통전위들은 비방사 재결합 센터(Nonradiative Recombination Center)로 작용함과 더불어 대전된 스캐터링 센터(Charged Scattering Center)로 작용하여 전자 캐리어의 이동도에 악영향을 미치는 것으로 알려져 있는데, 수직 채널을 갖는 GaN계 트랜지스터의 경우 관통전위들이 캐리어의 이동방향인 수직방향을 따라 형성되어 소자의 성능 및 신뢰성을 크게 저하시키는 원인으로 작용한다.
또한, 종래의 HEMT의 경우, 소자 구동시에 드레인전극 방향의 게이트전극의 모서리에 전계가 집중되는 현상으로 인해 소자의 내전압이 열화되는 단점이 있고, 노멀리 오프(Normally OFF; Enhancement-mode, E-mode) 모드의 트랜지스터 소자 설계시에 별도의 초정밀 제어가 필요한 복잡한 공정(p형 반도체 (재)성장, 식각)이 추가되는 단점이 존재하며, 고출력 응용 분야에서 게이트전극과 드레인전극 거리를 소정의 값 이상으로 유지해야 하기 때문에 소자의 사이즈 축소에 제약을 가지는 단점이 존재한다.
또한, 종래의 HEMT의 경우, 소스전극 및 드레인전극에서 오믹접촉(Ohmic Contact)을 형성하기 위해 재성장 공정이 별도로 추가되는 단점이 존재하고, 고품질의 표면 패시베이션층(Passivation Layer)이 절대적으로 필요하며, 공정 마진이 좁은 이슈를 가지고, 수평 채널 구조의 단점과 Si 기판 상에서 GaN계 물질들이 성장됨으로써 발생되는 결정결함들이 큰 밀도(평방 센티미터당 1000개 초과)로 관찰되며, 이는 GaN 박막층이 안정적인 전자 사태(Avalanche) 조건을 유지할 수 없도록 유도하여, GaN 박막 스택이 물리적으로 그리고 비가역적으로 물성 저하(Degradation)되어 불안정한 불량모드(Catastrophic Failure Mode)를 발생시키는 문제점이 있다.
또한, 종래의 CAVET의 경우, 일반적으로 고비용의 GaN계 성장기판을 이용해야 하는 단점이 존재하고, 드리프트 GaN층, AlGaN층, p형 GaN층의 1회 재성장으로 인해 반도체 재성장시에 고난이도 기술이 필요한 단점이 존재하며, 수평 및 수직 방향 각각의 계면에서의 기능 저하와 불량 발생으로 인해 공정 수율이 낮은 문제점이 존재한다.
또한, 종래의 Trench CAVET의 경우, 임계 게이트 전압(Threshold Gate Voltage)을 상승시키기 위해 각 층이 전자 이동도가 상대적으로 낮은 반극성 면(Semi-polar Plane; 기울기)을 갖는 트렌치(Trench) 형상을 갖도록 재성장 및 팹(Fabrication, FAB) 공정기술을 이용하는데, 2회의 재성장과 난이도가 높은 팹 공정으로 인해 낮은 공정 수율과 함께 품질 관리가 어려운 단점이 존재한다.
또한, 종래의 JFET(HFET을 포함함)의 경우, CAVET과 마찬가지로 고비용의 GaN계 성장기판을 이용해야 하는 단점이 존재하고, 고품질의 p형 반도체(p-GaN, p-AlGaN, p-AlInN, p-AlGaInN)층 재성장 기술이 필요하여 현재로서는 이론적 성능에 미치지 못하고 있으며, 공정 수율이 높지 않은 문제점이 있다.
또한, 종래의 Trench MOSFET의 경우, 상술한 CAVET 및 JFET과 마찬가지로 고비용의 GaN계 성장기판을 이용해야 하는 단점이 존재하고, 소스전극 영역의 p형 반도체층 표면 상부에서 다수의 결정결함이 발생하므로 양호한 오믹접촉을 형성하기 어려운 문제점이 있다. 또한, 수직방향으로 형성되는 게이트 채널 영역에서 식각된 무극성 면(Non-polar Plane)으로 인해 p형 반도체층 측면의 전자 이동도가 매우 낮은 단점이 존재하고, 이러한 낮은 전자 이동도로 인하여 소자 내에서 높은 드레인전류를 얻기 위해서는 큰 게이트 바이어스(Bias)가 필요한 단점이 존재한다.
본 발명의 목적은, 상술한 종래의 문제점을 해결하기 위한 것으로, 유기금속화학증착(Metal Organic Chemical Vapor Deposition, MOCVD) 기법을 이용한 재성장 공정 없이, 후막 에피택시(Epitaxy) 성장 기법 및 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 통해 전류 채널 게이트를 형성하고, 동시에 성능이 대폭적으로 개선될 수 있는 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터 및 그 제조 방법을 제공함에 있다.
상기 목적은, 본 발명에 따라, 지지기판; 상기 지지기판의 일면에 배치되고, 제1 도전성을 가지는 제1 반도체층; 상기 지지기판과 상기 제1 반도체층의 사이에 배치되고, 상기 제1 도전성과 다른 제2 도전성을 가지고 일면이 상기 제1 반도체층의 제1 면에 접하도록 배치되는 제2 반도체층; 상기 제1 반도체층의 제2 면에 접하도록 배치되는 소스전극; 상기 제1 반도체층의 제3 면에 접하도록 배치되는 드레인전극, 상기 지지기판과 상기 제2 반도체층의 사이에 배치되고, 상기 제2 반도체층의 타면에 접하도록 배치되는 제1 게이트전극; 및 상기 제1 반도체층의 상기 제2 면 측에 배치되는 제2 게이트전극을 포함하고, 상기 제1 면으로부터 상기 제3 면까지의 길이는, 상기 제1 면으로부터 상기 제2 면까지의 길이보다 긴, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터에 의해 달성된다.
바람직하게는, 상기 제1 반도체층은, 상기 제2 반도체층과 수평하게 연장 형성되어 상기 제1 면이 상기 제2 반도체층과 접하는 컨덕션층과, 상기 컨덕션층의 일측에 상기 제2 반도체층과 대향하는 방향으로 수직하게 연장 형성되는 드리프트층을 포함하고, 상기 소스전극은, 상기 컨덕션층의 상기 제2 면에 접하도록 배치되고, 상기 드레인전극은, 상기 드리프트층의 상기 제3 면에 접하도록 배치될 수 있다.
바람직하게는, 상기 제1 반도체층의 상기 제2 면 및 상기 제3 면을 덮는 제1 패시베이션층을 더 포함하고, 상기 제1 패시베이션층에는, 상기 소스전극이 삽입되어 배치되도록 상기 컨덕션층의 상기 제2 면이 개구되는 제1 개구와, 상기 드레인전극이 삽입되어 배치되도록 상기 드리프트층의 상기 제3 면이 개구되는 제2 개구가 형성될 수 있다.
바람직하게는, 상기 제2 게이트전극은, 상기 제1 패시베이션층의 상면에 접하도록 배치될 수 있다.
바람직하게는, 상기 제1 패시베이션층에는, 상기 제2 게이트전극이 삽입되어 배치되도록 상기 컨덕션층의 상기 제2 면이 개구되는 삽입개구가 형성되고, 상기 제2 게이트전극은, 상기 삽입개구에 삽입되어 상기 제2 면에 접하도록 배치될 수 있다.
바람직하게는, 상기 컨덕션층의 내부에 삽입되어 배치되되, 상기 제2 게이트전극과 접하도록 배치되는 제3 반도체층을 더 포함하고, 상기 제3 반도체층은, 마그네슘이 분산된 AlxGa1-xN(0≤x≤1)를 포함할 수 있다.
바람직하게는, 상기 제2 반도체층과 상기 제1 게이트전극을 감싸도록 상기 제1 반도체층의 상기 제1 면을 덮는 제2 패시베이션층을 더 포함하고, 상기 제2 패시베이션층에는, 상기 제1 게이트전극이 노출되도록 개구되는 제3 개구가 형성될 수 있다.
바람직하게는, 상기 지지기판과 상기 제2 패시베이션층 사이에 배치되는 접착층을 더 포함할 수 있다.
바람직하게는, 상기 제1 반도체층과 상기 제2 반도체층은, AlxGa1-xN(0≤x≤1)를 포함할 수 있다.
바람직하게는, 상기 제1 반도체층은, n형 도펀트(dopant)가 첨가되거나 비의도적으로 도핑(unintentionally doped, UID)되어 n형 특성을 가지고, 상기 제2 반도체층은, p형 도펀트가 첨가되어 p형 특성을 가질 수 있다.
바람직하게는, 상기 컨덕션층의 두께는, 50nm 내지 1000nm로 형성되고, 상기 컨덕션층의 도핑농도는, 1×1017 atoms/㎤ 내지 1×1019 atoms/㎤ 일 수 있다.
바람직하게는, 상기 제2 반도체층의 두께는, 50nm 내지 1000nm로 형성되고, 상기 제2 반도체층의 도핑농도는, 1×1018 atoms/㎤ 내지 1×1020 atoms/㎤ 일 수 있다.
바람직하게는, 상기 제1 반도체층과 상기 제2 반도체층은, 그룹3족 원소인 인듐(In) 및 스칸디늄(Sc)을 포함하는 군에서 선택된 적어도 어느 하나의 원소를 합금(Alloy) 또는 도펀트(Dopant) 조성으로 포함할 수 있다.
상기 목적은, 본 발명에 따라, 지지기판; 상기 지지기판의 일면에 배치되고, 제1 도전성을 가지는 제1 반도체층; 상기 지지기판과 상기 제1 반도체층의 사이에 배치되고, 상기 제1 도전성과 다른 제2 도전성을 가지고 일면이 상기 제1 반도체층의 제1 면에 접하도록 배치되는 제2 반도체층; 상기 제1 반도체층의 제2 면에 접하도록 배치되는 소스전극; 상기 제1 반도체층의 제3 면에 접하도록 배치되는 드레인전극; 및 상기 제1 반도체층의 상기 제2 면 측에 배치되는 게이트전극을 포함하고, 상기 제1 면으로부터 상기 제3 면까지의 길이는, 상기 제1 면으로부터 상기 제2 면까지의 길이보다 긴, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터에 의해 달성된다.
바람직하게는, 상기 제1 반도체층은, 상기 제2 반도체층과 수평하게 연장 형성되어 상기 제1 면이 상기 제2 반도체층과 접하는 컨덕션층과, 상기 컨덕션층의 일측에 상기 제2 반도체층과 대향하는 방향으로 수직하게 연장 형성되는 드리프트층을 포함하고, 상기 소스전극은, 상기 컨덕션층의 상기 제2 면에 접하도록 배치되고, 상기 드레인전극은, 상기 드리프트층의 상기 제3 면에 접하도록 배치될 수 있다.
바람직하게는, 상기 제1 반도체층의 상기 제2 면 및 상기 제3 면을 덮는 제1 패시베이션층을 더 포함하고, 상기 제1 패시베이션층에는, 상기 소스전극이 삽입되어 배치되도록 상기 컨덕션층의 상기 제2 면이 개구되는 제1 개구와, 상기 드레인전극이 삽입되어 배치되도록 상기 드리프트층의 상기 제3 면이 개구되는 제2 개구가 형성될 수 있다.
바람직하게는, 상기 게이트전극은, 상기 제1 패시베이션층의 일면에 접하도록 배치되어 상기 제2 면 측에 배치될 수 있다.
바람직하게는, 상기 제2 반도체층을 감싸도록 상기 제1 반도체층의 상기 제1 면을 덮는 제2 패시베이션층을 더 포함할 수 있다.
바람직하게는, 상기 지지기판과 상기 제2 패시베이션층 사이에 배치되는 접착층을 더 포함할 수 있다.
바람직하게는, 상기 제1 반도체층과 상기 제2 반도체층은, AlxGa1-xN(0≤x≤1)를 포함할 수 있다.
바람직하게는, 상기 제1 반도체층은, n형 도펀트(dopant)가 첨가되거나 비의도적으로 도핑(unintentionally doped, UID)되어 n형 특성을 가지고, 상기 제2 반도체층은, p형 도펀트가 첨가되어 p형 특성을 가질 수 있다.
바람직하게는, 상기 컨덕션층의 두께는, 50nm 내지 1000nm로 형성되고, 상기 컨덕션층의 도핑농도는, 1×1017 atoms/㎤ 내지 1×1019 atoms/㎤ 일 수 있다.
바람직하게는, 상기 제2 반도체층의 두께는, 50nm 내지 1000nm로 형성되고, 상기 제2 반도체층의 도핑농도는, 1×1018 atoms/㎤ 내지 1×1020 atoms/㎤ 일 수 있다.
바람직하게는, 상기 제1 반도체층과 상기 제2 반도체층은, 그룹3족 원소인 인듐(In) 및 스칸디늄(Sc)을 포함하는 군에서 선택된 적어도 어느 하나의 원소를 합금(Alloy) 또는 도펀트(Dopant) 조성으로 포함할 수 있다.
상기 목적은, 본 발명에 따라, 지지기판; 상기 지지기판의 일면에 배치되고, 제1 도전성을 가지는 제1 반도체층; 상기 지지기판과 상기 제1 반도체층의 사이에 배치되고, 상기 제1 도전성과 다른 제2 도전성을 가지고 일면이 상기 제1 반도체층의 제1 면에 접하도록 배치되되, 기 설정된 간격으로 이격되어 배치되는 복수의 제2 반도체층; 상기 제1 반도체층의 제2 면에 접하도록 배치되는 소스전극; 상기 제1 반도체층의 제3 면에 접하도록 배치되는 드레인전극; 및 상기 지지기판과 상기 제2 반도체층의 사이에 배치되고, 복수의 상기 제2 반도체층의 타면에 각각 접하도록 배치되는 복수의 게이트전극을 포함하고, 상기 제1 면으로부터 상기 제3 면까지의 길이는, 상기 제1 면으로부터 상기 제2 면까지의 길이보다 긴, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터에 의해 달성된다.
바람직하게는, 상기 제1 반도체층은, 상기 제2 반도체층과 수평하게 연장 형성되어 상기 제1 면이 상기 제2 반도체층과 접하는 컨덕션층과, 상기 컨덕션층의 일측에 상기 제2 반도체층과 대향하는 방향으로 수직하게 연장 형성되는 드리프트층을 포함하고, 상기 소스전극은, 상기 컨덕션층의 상기 제2 면에 접하도록 배치되고, 상기 드레인전극은, 상기 드리프트층의 상기 제3 면에 접하도록 배치될 수 있다.
바람직하게는, 상기 제1 반도체층의 상기 제2 면 및 상기 제3 면을 덮는 제1 패시베이션층을 더 포함하고, 상기 제1 패시베이션층에는, 상기 소스전극이 삽입되어 배치되도록 상기 컨덕션층의 상기 제2 면이 개구되는 제1 개구와, 상기 드레인전극이 삽입되어 배치되도록 상기 드리프트층의 상기 제3 면이 개구되는 제2 개구가 형성될 수 있다.
바람직하게는, 복수의 상기 제2 반도체층과 복수의 상기 게이트전극을 감싸도록 상기 제1 반도체층의 상기 제1 면을 덮는 제2 패시베이션층을 더 포함할 수 있다.
바람직하게는, 상기 지지기판과 상기 제2 패시베이션층 사이에 배치되는 접착층을 더 포함할 수 있다.
바람직하게는, 상기 제1 반도체층과 상기 제2 반도체층은, AlxGa1-xN(0≤x≤1)를 포함할 수 있다.
바람직하게는, 상기 제1 반도체층은, n형 도펀트(dopant)가 첨가되거나 비의도적으로 도핑(unintentionally doped, UID)되어 n형 특성을 가지고, 상기 제2 반도체층은, p형 도펀트가 첨가되어 p형 특성을 가질 수 있다.
바람직하게는, 상기 컨덕션층의 두께는, 50nm 내지 1000nm로 형성되고, 상기 컨덕션층의 도핑농도는, 1×1017 atoms/㎤ 내지 1×1019 atoms/㎤ 일 수 있다.
바람직하게는, 상기 제2 반도체층의 두께는, 50nm 내지 1000nm로 형성되고, 상기 제2 반도체층의 도핑농도는, 1×1018 atoms/㎤ 내지 1×1020 atoms/㎤ 일 수 있다.
바람직하게는, 상기 제1 반도체층과 상기 제2 반도체층은, 그룹3족 원소인 인듐(In) 및 스칸디늄(Sc)을 포함하는 군에서 선택된 적어도 어느 하나의 원소를 합금(Alloy) 또는 도펀트(Dopant) 조성으로 포함할 수 있다.
상기 목적은, 본 발명에 따라, 성장기판 상에 러프층, 리커버리층, 제1 도전성을 가지는 제1 반도체층 및 상기 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층의 순서대로 에피택시(Epitaxy) 성장시키는 제1 단계; 상기 제2 반도체층 상에 제1 게이트전극을 배치시키는 제2 단계; 상기 제1 게이트전극 하부의 상기 제2 반도체층 및 상기 제1 반도체층의 일면을 부분적으로 식각하여 제1 면을 형성하는 제3 단계; 식각된 상기 제2 반도체층과 상기 제1 게이트전극을 감싸도록, 상기 제1 반도체층의 상기 제1 면을 덮는 제2 패시베이션층을 형성시키는 제4 단계; 상기 제2 패시베이션층에 상기 제1 게이트전극이 노출되도록 개구되는 제3 개구를 형성시키는 제5 단계; 지지기판의 일면에 접착제를 도포하고, 상기 제2 패시베이션층의 일면에 접착제를 도포한 후 서로 접착시켜 상기 지지기판과 상기 제2 패시베이션층 사이에 접착층을 형성시키는 제6 단계; 상기 성장기판을 제거한 후, 상기 러프층과 상기 리커버리층을 제거하여 상기 제1 반도체층의 타면을 노출시키는 제7 단계; 상기 제1 반도체층의 타면을 부분적으로 식각하여, 상기 제2 반도체층과 수평하게 연장 형성되어 상기 제1 면이 상기 제2 반도체층과 접하는 컨덕션층과, 상기 컨덕션층의 일측에 상기 제2 반도체층과 대향하는 방향으로 수직하게 연장 형성되는 드리프트층을 형성시키는 제8 단계; 상기 컨덕션층의 제2 면과 상기 드리프트층의 제3 면을 감싸도록 식각된 상기 제1 반도체층을 덮는 제1 패시베이션층을 형성시키는 제9 단계; 상기 제1 패시베이션층에 소스전극이 삽입되어 배치되도록 상기 컨덕션층의 상기 제2 면이 개구되는 제1 개구와, 상기 제1 패시베이션층에 드레인전극이 삽입되어 배치되도록 상기 드리프트층의 상기 제3 면이 개구되는 제2 개구를 형성시키는 제10 단계; 및 상기 제1 개구에 상기 소스전극을 삽입하여 배치시키고, 상기 제2 개구에 상기 드레인전극을 삽입하여 배치시키는 제11 단계를 포함하는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법에 의해 달성된다.
바람직하게는, 상기 제7 단계는, 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 상기 성장기판을 제거할 수 있다.
바람직하게는, 상기 제11 단계는, 상기 제1 패시베이션층의 상면에 접하도록 제2 게이트전극을 배치시킬 수 있다.
바람직하게는, 상기 제10 단계는, 상기 제1 패시베이션층에 제2 게이트전극이 삽입되어 배치되도록 상기 컨덕션층의 상기 제2 면이 개구되는 삽입개구를 형성시키고, 상기 제11 단계는, 상기 삽입개구에 상기 제2 게이트전극을 삽입하여 배치시킬 수 있다.
바람직하게는, 상기 제1 반도체층과 상기 제2 반도체층은, AlxGa1-xN(0≤x≤1)를 포함할 수 있다.
바람직하게는, 상기 제1 반도체층은, n형 도펀트(dopant)가 첨가되거나 비의도적으로 도핑(unintentionally doped, UID)되어 n형 특성을 가지고, 상기 제2 반도체층은, p형 도펀트가 첨가되어 p형 특성을 가질 수 있다.
바람직하게는, 상기 컨덕션층의 두께는, 50nm 내지 1000nm로 형성되고, 상기 컨덕션층의 도핑농도는, 1×1017 atoms/㎤ 내지 1×1019 atoms/㎤ 일 수 있다.
바람직하게는, 상기 제2 반도체층의 두께는, 50nm 내지 1000nm로 형성되고, 상기 제2 반도체층의 도핑농도는, 1×1018 atoms/㎤ 내지 1×1020 atoms/㎤ 일 수 있다.
바람직하게는, 상기 제1 반도체층과 상기 제2 반도체층은, 그룹3족 원소인 인듐(In) 및 스칸디늄(Sc)을 포함하는 군에서 선택된 적어도 어느 하나의 원소를 합금(Alloy) 또는 도펀트(Dopant) 조성으로 포함할 수 있다.
상기 목적은, 본 발명에 따라, 성장기판 상에 러프층, 리커버리층, 제1 도전성을 가지는 제1 반도체층 및 상기 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층의 순서대로 에피택시(Epitaxy) 성장시키는 제1 단계; 상기 제2 반도체층 및 상기 제1 반도체층의 일면을 부분적으로 식각하여 제1 면을 형성하는 제2 단계; 식각된 상기 제2 반도체층을 감싸도록, 상기 제1 반도체층의 상기 제1 면을 덮는 제2 패시베이션층을 형성시키는 제3 단계; 지지기판의 일면에 접착제를 도포하고, 상기 제2 패시베이션층의 일면에 접착제를 도포한 후 서로 접착시켜 상기 지지기판과 상기 제2 패시베이션층 사이에 접착층을 형성시키는 제4 단계; 상기 성장기판을 제거한 후, 상기 러프층과 상기 리커버리층을 제거하여 상기 제1 반도체층의 타면을 노출시키는 제5 단계; 상기 제1 반도체층의 타면을 부분적으로 식각하여, 상기 제2 반도체층과 수평하게 연장 형성되어 상기 제1 면이 상기 제2 반도체층과 접하는 컨덕션층과, 상기 컨덕션층의 일측에 상기 제2 반도체층과 대향하는 방향으로 수직하게 연장 형성되는 드리프트층을 형성시키는 제6 단계; 상기 컨덕션층의 제2 면과 상기 드리프트층의 제3 면을 감싸도록 식각된 상기 제1 반도체층을 덮는 제1 패시베이션층을 형성시키는 제7 단계; 상기 제1 패시베이션층에 소스전극이 삽입되어 배치되도록 상기 컨덕션층의 상기 제2 면이 개구되는 제1 개구와, 상기 제1 패시베이션층에 드레인전극이 삽입되어 배치되도록 상기 드리프트층의 상기 제3 면이 개구되는 제2 개구를 형성시키는 제8 단계; 및 상기 제1 개구에 상기 소스전극을 삽입하여 배치시키고, 상기 제2 개구에 상기 드레인전극을 삽입하여 배치시키며, 상기 제1 패시베이션층의 상면에 접하도록 게이트전극을 배치시키는 제9 단계를 포함하는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법에 의해 달성된다.
바람직하게는, 상기 제7 단계는, 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 상기 성장기판을 제거할 수 있다.
바람직하게는, 상기 제1 반도체층과 상기 제2 반도체층은, AlxGa1-xN(0≤x≤1)를 포함할 수 있다.
바람직하게는, 상기 제1 반도체층은, n형 도펀트(dopant)가 첨가되거나 비의도적으로 도핑(unintentionally doped, UID)되어 n형 특성을 가지고, 상기 제2 반도체층은, p형 도펀트가 첨가되어 p형 특성을 가질 수 있다.
바람직하게는, 상기 컨덕션층의 두께는, 50nm 내지 1000nm로 형성되고, 상기 컨덕션층의 도핑농도는, 1×1017 atoms/㎤ 내지 1×1019 atoms/㎤ 일 수 있다.
바람직하게는, 상기 제2 반도체층의 두께는, 50nm 내지 1000nm로 형성되고, 상기 제2 반도체층의 도핑농도는, 1×1018 atoms/㎤ 내지 1×1020 atoms/㎤ 일 수 있다.
바람직하게는, 상기 제1 반도체층과 상기 제2 반도체층은, 그룹3족 원소인 인듐(In) 및 스칸디늄(Sc)을 포함하는 군에서 선택된 적어도 어느 하나의 원소를 합금(Alloy) 또는 도펀트(Dopant) 조성으로 포함할 수 있다.
본 발명에 따르면, 유기금속화학증착(Metal Organic Chemical Vapor Deposition, MOCVD) 기법을 이용한 재성장 공정 없이, 후막 에피택시(Epitaxy) 성장 기법 및 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 통해 전류 채널 게이트를 형성하고, 동시에 성능이 대폭적으로 개선될 수 있는 갈륨나이트라이드(GaN)계 접합형 전계 효과 트랜지스터 및 그 제조 방법을 제공할 수 있다.
또한, 본 발명에 따르면, MOSFET, JFET, HEMT의 동작 특성을 동일 에피택시 구조 또는 간단한 에피택시 설계 변경을 통해 구현이 가능하다.
또한, 본 발명에 따르면, 컨덕션층의 식각을 통해 노멀리 오프(Normally OFF) 소자의 구현이 용이하다.
또한, 본 발명에 따르면, 에피택시(Epitaxy) 성장층에서 상대적으로 낮은 결정결함밀도를 갖는 고품질의 상부층을 이용하여 소자를 구현할 수 있으므로, 고출력 소자의 구현이 가능한 이점이 있다.
또한, 본 발명에 따르면, 레이저 리프트 오프 기법을 통해 제거된 성장기판은 재사용이 가능하고, p형 반도체(p-GaN, p-AlGaN, p-AlInN, p-AlGaInN)층의 재성장 공정이 추가로 필요하지 않기 때문에 공정의 단순화를 통한 원가절감이 가능한 이점이 있다.
또한, 본 발명에 따르면, 열전도도 특성이 좋지 않은 기존의 성장기판을 제거하고 고방열 지지기판으로 대체할 수 있으므로, 방열특성 개선에 따른 소자의 신뢰성이 향상되는 이점이 있다.
한편, 본 발명의 효과는 이상에서 언급한 효과들로 제한되지 않으며, 이하에서 설명할 내용으로부터 통상의 기술자에게 자명한 범위 내에서 다양한 효과들이 포함될 수 있다.
도 1은 본 발명의 제1 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터를 도시한 것이고,
도 2는 본 발명의 제1 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법의 순서도이고,
도 3 내지 도 5는 본 발명의 제1 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법에 따라 접합형 전계 효과 트랜지스터가 제조되는 과정을 도시한 것이고,
도 6은 본 발명의 제2 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터를 도시한 것이고,
도 7은 본 발명의 제2 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법의 순서도이고,
도 8 내지 도 10는 본 발명의 제1 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법에 따라 접합형 전계 효과 트랜지스터가 제조되는 과정을 도시한 것이고,
도 11은 본 발명의 제3 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터를 도시한 것이고,
도 12는 본 발명의 제3 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법의 순서도이고,
도 13 내지 도 14는 본 발명의 제3 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법에 따라 접합형 전계 효과 트랜지스터가 제조되는 과정을 도시한 것이고,
도 15는 본 발명의 제4 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터를 도시한 것이고,
도 16은 본 발명의 제5 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터를 도시한 것이고,
도 17은 본 발명의 제1 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법의 성장기판 상에 각 층이 에피택시(Epitaxy) 성장된 것을 도시한 것이다.
도 2는 본 발명의 제1 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법의 순서도이고,
도 3 내지 도 5는 본 발명의 제1 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법에 따라 접합형 전계 효과 트랜지스터가 제조되는 과정을 도시한 것이고,
도 6은 본 발명의 제2 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터를 도시한 것이고,
도 7은 본 발명의 제2 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법의 순서도이고,
도 8 내지 도 10는 본 발명의 제1 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법에 따라 접합형 전계 효과 트랜지스터가 제조되는 과정을 도시한 것이고,
도 11은 본 발명의 제3 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터를 도시한 것이고,
도 12는 본 발명의 제3 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법의 순서도이고,
도 13 내지 도 14는 본 발명의 제3 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법에 따라 접합형 전계 효과 트랜지스터가 제조되는 과정을 도시한 것이고,
도 15는 본 발명의 제4 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터를 도시한 것이고,
도 16은 본 발명의 제5 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터를 도시한 것이고,
도 17은 본 발명의 제1 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법의 성장기판 상에 각 층이 에피택시(Epitaxy) 성장된 것을 도시한 것이다.
이하, 본 발명의 일부 실시 예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다.
또한, 본 발명의 실시 예를 설명함에 있어서, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
또한, 본 발명의 실시 예의 구성요소를 설명함에 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제1 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드(GaN)계 접합형 전계 효과 트랜지스터(100)에 대해 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터를 도시한 것이다.
도 1에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드(GaN)계 접합형 전계 효과 트랜지스터(100)는 지지기판(110)과, 제1 반도체층(120)과, 제2 반도체층(130)과, 소스전극(140)과, 드레인전극(150)과, 제1 게이트전극(161)과, 제2 게이트전극(162)과, 제1 패시베이션층(170)과, 제2 패시베이션층(180)과, 접착층(190)을 포함한다.
지지기판(110)은 제1 반도체층(120) 및 제2 반도체층(130)을 지탱(Support)하는 것으로, 일면에 제1 반도체층(120)이 배치된다. 이러한 지지기판(110)은 투명기판일 수 있으며, 예를 들면, 용도에 따라 0.1mm 내지 3mm의 두께를 갖는 투명기판일 수 있다. 또한, 지지기판(110)은 실리콘(Si), 탄화실리콘(SiC), 질화실리콘(SiNx), 질화알루미늄(AlN), DLC(Diamon Like Carbon), 금속(Metal) 또는 합금(Alloy), 유리(Glass), 폴리이미드(Polyimide), 플라스틱(Plastic)을 포함하는 물질 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 또한, 실리콘(Si), 탄화실리콘(SiC), 질화실리콘(SiNx), 질화알루미늄(AlN) 지지기판(110)들은 단결정(Single Crystal) 미세조직체가 바람직하지만, 소결(Sintering) 공정을 거친 다결정(Poly Crystal) 미세조직체이어도 무방하다. 또한, 지지기판(110)은 경우에 따라, 다층으로 구성된 고방열의 라미네이트 복합체(Laminate Composite)의 적층 구조일 수 있으며, 대표적인 라미네이트 복합체는 수직방향으로 전기전도성(Electrically Conductivity)을 갖는 CMC(Cu/Mo/Cu), CIC(Cu/Invar/Cu) 등의 구조가 있고, 수직방향으로 비전기전도성(Electrically Non-conductivity)을 갖는 CCC(Cu/Ceramic/Cu) 구조가 있는데 여기서 Ceramic 물질은 질화알루미늄(AlN), 산화알루미늄(Al2O3), 질화실리콘(SiNx) 등일 수 있다.
제1 반도체층(120)은 제1 도전성을 가지는 것으로, 지지기판(110)의 일면에 배치된다.
제1 반도체층(120)은 III족-V족 화합물 반도체로 구현될 수 있다. 즉, 제1 반도체층(120)은 AlxGa1-xN(0≤x≤1)을 포함한 단일층 또는 다중층을 포함할 수 있으며, n형 도펀트(n-type dopant)가 첨가되거나 비의도적으로 도핑(Unintentionally Doped, UID)되어 n형 특성을 가질 수 있다. 또한, 제1 반도체층(120)은 필요에 따라, 인듐(In), 스칸디늄(Sc) 등의 그룹3족 원소를 합금(Alloy) 또는 도펀트(Dopant) 조성으로 포함할 수 있다.
제1 반도체층(120)은 보다 상세하게, 컨덕션층(121)(Conduction Layer)과, 드리프트층(122)(Drift Layer)을 포함하는데, 이때 컨덕션층(121)의 지지기판(110)을 향하는 면인 제1 면(S1)과, 컨덕션층(121)의 지지기판(110)과 대향하는 면인 제2 면(S2)과, 드리프트층(122)의 지지기판(110)과 대향하는 면인 제3 면(S3)을 포함한다.
이때, 제1 면(S1)으로부터 제3 면(S3)까지의 길이는, 제1 면(S1)으로부터 제2 면(S2)까지의 길이보다 길게 형성될 수 있으며, 이는 후술하는 드레인전극(150)이 드리프트층(122)의 제3 면(S3)에 배치되어 소스전극(140)보다 상대적으로 높은 위치에 배치될 수 있음을 의미한다.
즉, 드레인전극(150)이 소스전극(140)보다 상대적으로 높은 위치에 배치됨으로써 온(On) 저항 증가로 인해 소자의 항복전압 특성이 높아지며, 드레인전압이 높아짐에 따라 게이트전압과의 전압차로 인해 발생하는 핀치 오프(Pinch-off) 현상으로 인해 전류가 포화되는 현상을 개선하는 장점이 있다.
컨덕션층(121)은 제2 반도체층(130)과 수평하게 연장 형성되어 제1 면(S1)이 제2 반도체층(130)과 접하는 것으로, 이러한 컨덕션층(121)의 두께는 본 발명의 트랜지스터를 노멀리 오프(Normally OFF; Enhancement-mode, E-mode) 모드 또는 노멀리 온(Normally ON; Depletion-mode, D-mode) 모드의 트랜지스터 소자로 구동할지에 따라 조절될 수 있다.
이러한 컨덕션층(121)의 두께는 50nm 내지 1000nm로 형성되는 것이 바람직하며, 노멀리 오프 모드의 트랜지스터 소자로 구성하기 위해서는 일반적으로 500nm 이하의 두께로 형성된다. 또한, 컨덕션층(121)의 도핑농도는 n형 도펀트가 도핑된 1×1017 atoms/㎤ 내지 1×1019 atoms/㎤ 인 것이 바람직하다.
한편, 소스전극(140)의 컨택저항을 낮추기 위해서는 컨덕션층(121)의 도핑농도를 늘려주는 방향이 유리하지만, 반대로 컨덕션층(121)의 공핍영역의 두께를 강화시키기 위해서는 하기의 식과 같이 도핑농도를 낮추는 방향이 유리하기 때문에, 본 발명에서는 n형 도펀트가 부분적으로 도핑되지 않은 변조된 구조로도 설계될 수 있다.
NA > ND ⇒ Wn > Wp
여기서 NA는 제2 반도체층(130)의 도핑농도, ND는 제1 반도체층(120)의 도핑농도, Wn은 제1 반도체층(120)에 형성되는 공핍층의 두께, Wp는 제2 반도체층(130)에 형성되는 반도체의 두께를 각각 의미한다.
드리프트층(122)은 컨덕션층(121)의 일측에 제2 반도체층(130)과 대향하는 방향으로 수직하게 연장 형성되는 것으로, 이러한 드리프트층(122)의 두께는 0보다 클 수 있으며, 고전압의 고출력 소자 구현을 위해서는 드리프트층(122)의 두께를 늘려주는 것이 필요하다.
통상적으로 갈륨나이트라이드(GaN)계 소자의 경우, 드리프트층(122)의 두께 1㎛ 당 100V 전압을 상승시키는 효과가 있는 것으로 검증된 바 있다. 이에 따라, 1200V 이상의 고출력 소자의 구현을 위해서는 드리프트층(122)의 두께가 10㎛ 이상이 되도록 하는 것이 바람직하다.
제2 반도체층(130)은 제1 도전성과 다른 제2 도전성을 가지고 제1 반도체층(120)의 제1 면(S1)에 접하도록 배치되어 일면이 제1 반도체층(120)에 공핍 영역(Depletion Region)을 형성하는 것으로, 지지기판(110)과 제1 반도체층(120)의 사이에 배치된다.
제2 반도체층(130)은 III족-V족 화합물 반도체로 구현될 수 있다. 즉, 제2 반도체층(130)은 AlxGa1-xN(0≤x≤1)을 포함한 단일층 또는 다중층을 포함할 수 있으며, 제2 반도체층(130)은 p형 도펀트가 첨가되어 p형 특성을 가질 수 있다. 즉, 제2 반도체층(130)은 p-AlxGa1-xN(0≤x≤1) 반도체층(p형 도펀트가 첨가된 GaN 반도체층 또는 p형 도펀트가 첨가된 AlGaN 반도체층)을 포함할 수 있다. 또한, 제2 반도체층(130)은 필요에 따라, 인듐(In), 스칸디늄(Sc) 등의 그룹3족 원소를 합금(Alloy) 또는 도펀트(Dopant) 조성으로 포함할 수 있다.
또한, 제2 반도체층(130)은 제1 반도체층(120)에 형성된 공핍 영역(폭, 두께)의 확대가 용이하도록, 두께는 50nm 내지 1000nm로 형성되는 것이 바람직하고, 도핑농도는 1×1018 atoms/㎤ 내지 1×1020 atoms/㎤ 인 것이 바람직하다.
제2 반도체층(130)의 두께와 도핑농도는 컨덕션층(121)에 생기는 공핍 영역의 폭(두께)을 결정짓는 요소로, MOCVD, MBE 등 사용하는 성장 장비의 특성에 따라 다르게 설계할 수 있다. 한편, 공핍 영역의 폭(두께)가 얇을수록 미세 공정이 필요하게 되므로, 공핍 영역이 최대한 두껍게 형성될 수 있도록 제2 반도체층(130)을 설계하는 것이 바람직하다.
소스전극(140)은 제1 반도체층(120)의 컨덕션층(121)에 전기적으로 연결되는 것으로, 제1 반도체층(120)의 컨덕션층(121)의 제2 면(S2)에 접하도록 배치된다. 이러한 소스전극(140)은 제1 반도체층(120)의 컨덕션층(121)에 오믹접촉하는 물질로 구현될 수 있다. 예를 들면, 제1 반도체층(120)이 n형 도펀트가 첨가되어 n형 특성을 가질 경우, 소스전극(140)은 일함수(Work Function, eV) 값이 상대적으로 작고 공정중(증착 또는/및 열처리)에 그룹5족 질소(Nitrogen) 원소와 화합물을 형성하기에 유리한 금속(Metal), 이들의 합금(Alloy) 또는 질화물(Nitride)을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 이러한 특성을 갖는 대표적인 금속은 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 크롬(Cr), 바나듐(V), 텅스텐(W), 몰리브데늄(Mo), 레늄(Re) 등이 있다.
드레인전극(150)은 제1 반도체층(120)의 드리프트층(122)에 전기적으로 연결되는 것으로, 제1 반도체층(120)의 드리프트층(122)의 제3 면(S3)에 접하도록 배치된다. 이러한 드레인전극(150)은 제1 반도체층(120)의 컨덕션층(121)에 오믹접촉하는 물질로 구현될 수 있다. 예를 들면, 제1 반도체층(120)이 n형 도펀트가 첨가되어 n형 특성을 가질 경우, 드레인전극(150)은 일함수(Work Function, eV) 값이 상대적으로 작고 공정중(증착 또는/및 열처리)에 그룹5족 질소(Nitrogen) 원소와 화합물을 형성하기에 유리한 금속(Metal), 이들의 합금(Alloy) 또는 질화물(Nitride)을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 이러한 특성을 갖는 대표적인 금속은 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 크롬(Cr), 바나듐(V), 텅스텐(W), 몰리브데늄(Mo), 레늄(Re) 등이 있다.
제1 게이트전극(161)은 제2 반도체층(130)에 전기적으로 연결된 것으로, 지지기판(110)과 제2 반도체층(130)의 사이에 배치되어 제2 반도체층(130)의 타면에 접하도록 배치된다. 이러한 제1 게이트전극(161)은 우선적으로 제2 반도체층(130)에 오믹접촉하는 물질로 구현하는 것이 바람직하다. 예를 들면, 제2 반도체층(130)이 p형 도펀트가 첨가되어 p형 특성을 가질 경우, 제1 게이트전극(161)은 일함수(Work Function, eV) 값이 상대적으로 크고 공정중(증착 또는/및 열처리)에 그룹3족 원소와 화합물을 형성하기에 유리한 금속(Metal), 이들의 합금(Alloy) 또는 산화물(Oxide)을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 이러한 특성을 갖는 대표적인 금속은 팔라듐(Pd), 니켈(Ni), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 로듐(Rh) 등이 있다.
또한, 필요에 따라 제1 게이트전극(161)은 제2 반도체층(130)에 쇼트키접촉(Schottky Contact)하는 물질로 구현될 수도 있다. 예를 들면, 제1 게이트전극(161)은 일함수(Work Function, eV) 값이 상대적으로 작고 공정중(증착 또는/및 열처리)에 그룹5족 질소(Nitrogen) 원소와 화합물을 형성하기에 유리한 금속(Metal), 이들의 합금(Alloy) 또는 질화물(Nitride)을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 이러한 특성을 갖는 대표적인 금속은 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 크롬(Cr), 바나듐(V), 텅스텐(W), 몰리브데늄(Mo), 레늄(Re) 등이 있다.
한편, 기존의 트랜지스터의 구조에서는, 하나의 면에 제1 게이트전극(161)과 소스전극(140)이 함께 존재할 경우, 전기적 단락을 위해 기 설정된 거리를 가지고 분리되어 있어야 했으나, 본 발명은 컨덕션층(121)의 제1 면(S1)과, 제1 면(S1)에 대향되는 제2 면(S2)에 각각 제1 게이트전극(161)과 소스전극(140)이 분리되어 형성되므로, 제1 게이트전극(161)과 제2 반도체층(130)의 위치는 제1 면(S1)에 특별한 위치제한 없이 설계될 수 있는 장점이 있다.
제2 게이트전극(162)은 컨덕션층(121)을 사이에 두고 제2 반도체층(130)과 대향되는 위치에 배치되는 것으로, 제1 패시베이션층(170)의 상면에 접하도록 배치된다.
이러한 제2 게이트전극(162)은 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층으로 구성되는 제1 패시베이션층(170) 위에 놓이며, 이러한 제1 패시베이션층(170)과 접착력이 우수한 금속 또는 이들로 이루어진 합금들 중에서 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 이러한 특성을 갖는 대표적인 금속은 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 크롬(Cr), 바나듐(V), 텅스텐(W), 몰리브데늄(Mo), 레늄(Re) 등이 있다.
제1 패시베이션층(170)은 제1 반도체층(120)의 제2 면(S2) 및 제3 면(S3)을 덮는 것으로, 제1 반도체층(120)의 제2 면(S2) 및 제3 면(S3) 상에 배치된다. 제1 패시베이션층(170)은 절연성 물질로 구현될 수 있는데, 예를 들면 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
이러한 제1 패시베이션층(170)에는 소스전극(140)이 삽입되어 배치되도록 컨덕션층(121)의 제2 면(S2)이 개구되는 제1 개구(H1)와, 드레인전극(150)이 삽입되어 배치되도록 드리프트층(122)의 제3 면(S3)이 개구되는 제2 개구(H2)가 형성되는데, 이러한 제1 개구(H1)와 제2 개구(H2)를 통해 소스전극(140)과 드레인전극(150)이 각각 삽입되어 배치된 후 제1 반도체층(120)에 전기적으로 연결될 수 있다.
제2 패시베이션층(180)은 제2 반도체층(130)과 제1 게이트전극(161)을 감싸도록 제1 반도체층(120)의 제1 면(S1)을 덮는 것으로, 제2 반도체층(130)과 제1 게이트전극(161)을 감싸도록 제1 반도체층(120)과 접착층(190)의 사이에 배치된다. 제2 패시베이션층(180)은 절연물질로 구현될 수 있는데, 예를 들면 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
이러한 제2 패시베이션층(180)에는 제1 게이트전극(161)의 일면이 노출되도록 개구되는 제3 개구(H3)가 형성될 수 있다. 이러한 개구에는 접착층(190)이 침투하여 제1 게이트전극(161)에 접촉될 수 있다.
접착층(190)은 지지기판(110)과 제2 패시베이션층(180)을 서로 접착시키는 것으로, 지지기판(110)과 제2 패시베이션층(180) 사이에 배치된다. 이러한 접착층(190)은 유기 절연물질을 포함할 수 있으며, 투명물질로 구현될 수 있다.
보다 상세하게, SOG(Spin On Glass), HSQ(Hydrogen Silsesquioxane) 등의 유동성을 갖는 산화물(Flowable Oxide; FOx), BCB(Benzocyclobuene), 아크릴, SU-8 폴리머 등을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함할 수 있다. 또한, 트랜지스터 소자가 고방열과 열적 안정성이 요구되는 경우, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화알루미늄(Al2O3), 질화알루미늄(AlN) 등의 세라믹 물질, 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu) 등을 적어도 어느 하나의 물질을 포함할 수 있다.
한편, 접착층(190)은 지지기판(110) 측의 접착층(190)과 제2 패시베이션층(180) 측의 접착층(190)이 서로 접합됨으로써 형성되는데, 지지기판(110)과 제2 패시베이션층(180)이 서로 강한 밀착성을 가지며 접합될 수 있도록 지지기판(110) 측의 접착층(190)과 제2 패시베이션층(180) 측의 접착층(190)의 표면을 각각 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 통해 표면처리하는 것이 바람직하다.
상술한 바와 같은 지지기판(110)과, 제1 반도체층(120)과, 제2 반도체층(130)과, 소스전극(140)과, 드레인전극(150)과, 제1 게이트전극(161)과, 제2 게이트전극(162)과, 제1 패시베이션층(170)과, 제2 패시베이션층(180)과, 접착층(190)을 포함하는 본 발명의 제1 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터(100)에 따르면, 유기금속화학증착(Metal Organic Chemical Vapor Deposition, MOCVD) 기법을 이용한 재성장 공정 없이, 후막 에피택시(Epitaxy) 성장 기법 및 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 통해 전류 채널 게이트를 형성하고, 동시에 성능이 대폭적으로 개선될 수 있는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터를 제공할 수 있다.
또한, 본 발명에 따르면, MOSFET, JFET, HEMT의 동작 특성을 동일 에피택시 구조 또는 간단한 에피택시 설계 변경을 통해 구현이 가능하다.
또한, 본 발명에 따르면, 컨덕션층(121)의 식각을 통해 노멀리 오프(Normally OFF) 소자의 구현이 용이하다.
또한, 본 발명에 따르면, 에피택시(Epitaxy) 성장층에서 상대적으로 낮은 결정결함밀도를 갖는 고품질의 상부층을 이용하여 소자를 구현할 수 있으므로, 고출력 소자의 구현이 가능한 이점이 있다.
또한, 본 발명에 따르면, 레이저 리프트 오프 기법을 통해 제거된 성장기판(G)은 재사용이 가능하고, p형 반도체(p-GaN, p-AlGaN, p-AlInN, p-AlGaInN)층의 재성장 공정이 추가로 필요하지 않기 때문에 공정의 단순화를 통한 원가절감이 가능한 이점이 있다.
또한, 본 발명에 따르면, 열전도도 특성이 좋지 않은 기존의 성장기판(G)을 제거하고 고방열 지지기판(110)으로 대체할 수 있으므로, 방열특성 개선에 따른 소자의 신뢰성이 향상되는 이점이 있다.
또한, 본 발명에 따르면, Double Gate Channel 구조로 형성되므로, MOSFET과 JFET의 동작 특성을 동시에 구현할 수 있다. 예를 들면, MOSFET의 경우 High Noise 분야, JFET의 경우 Low Noise 분야에 주로 이용되는데, 본 발명의 구조의 경우 상술한 두 가지 응용분야를 동시에 구현할 수 있다.
또한, 본 발명에 따르면, 제1 게이트전극(161)과 제2 게이트전극(162)을 회로 설계 상 하나의 전압으로 병렬 설계할 경우 게이트전극의 문턱전압(turn-on Voltage)을 필요할 경우 높일 수 있다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제1 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드(GaN)계 접합형 전계 효과 트랜지스터의 제조 방법(S100)에 대해 상세히 설명한다.
도 2는 본 발명의 제1 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법의 순서도이고, 도 3 내지 도 5는 본 발명의 제1 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법에 따라 접합형 전계 효과 트랜지스터가 제조되는 과정을 도시한 것이다.
도 2 내지 도 5에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법(S100)은 제1 단계(S101)와, 제2 단계(S102)와, 제3 단계(S103)와, 제4 단계(S104)와, 제5 단계(S105)와, 제6 단계(S106)와, 제7 단계(S107)와, 제8 단계(S108)와, 제9 단계(S109)와, 제10 단계(S110)와, 제11 단계(S111)를 포함한다.
제1 단계(S101)는 성장기판(G) 상에 러프층(R1), 리커버리층(R2), 제1 도전성을 가지는 제1 반도체층(120) 및 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층(130)의 순서대로 에피택시(Epitaxy) 성장시켜 모재(母材)를 준비하는 단계이다.
한편, 도 17에 도시된 바와 같이, 제1 단계(S101)의 모재는 보다 상세하게, 성장기판(G)과, 시딩층(L)과, 러프층(R1)과, 리커버리층(R2)과, 제1 반도체층(120, 220, 320)과, 제2 반도체층(130, 230, 330)과, 드레인전극 접촉층(T1)과, 게이트전극 접촉층(T2)을 포함한다.
성장기판(G)은 시딩층(L), 러프층(R1), 리커버리층(R2), 제1 반도체층(120), 제2 반도체층(130), 드레인전극 접촉층(T1) 및 게이트전극 접촉층(T2)이 성장될 수 있는 기판으로, 예를 들면 성장기판(G)은 사파이어(Sapphire), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나의 물질을 포함하는 단결정(Single Crystal) 기판으로 형성될 수 있으나 이에 제한되지는 않으며, 비교적 저렴한 사파이어를 통해 형성되는 것이 바람직하다.
시딩층(L)은 스퍼터(Sputter) 또는 이온빔증착기(Ion-beam Assisted Deposition, IAD) 등의 물리증기증착법(PVD)으로 성막된 AIN 또는 AINO 등으로 형성될 수 있으나 이에 제한되지는 않으며, 시딩층(L)은 성장기판(G)과의 격자상수 및 열팽창계수를 완충시킬 수 있도록, 두께가 10nm 내지 100nm로 형성되는 것이 바람직하다.
러프층(R1)과 리커버리층(R2)은 관통전위를 저감시킴과 동시에 후속 단계의 성장기판(G) 분리시에 희생되는 층으로, 두께는 2000nm 내지 5000nm로 형성되는 것이 바람직하다.
제1 반도체층(120)은 III족-V족 화합물 반도체로 구현될 수 있다. 즉, 제1 반도체층(120)은 AlxGa1-xN(0≤x≤1)을 포함한 단일층 또는 다중층을 포함할 수 있으며, n형 도펀트(n-type dopant)가 첨가되거나 비의도적으로 도핑(Unintentionally Doped, UID)되어 n형 특성을 가질 수 있다. 또한, 제1 반도체층(120)은 필요에 따라, 인듐(In), 스칸디늄(Sc) 등의 그룹3족 원소를 합금(Alloy) 또는 도펀트(Dopant) 조성으로 포함할 수 있다.
제1 반도체층(120)은 보다 상세하게, 드레인전극(150) 접촉층(T1)과, 드리프트층(122)과, 컨덕션층(121)을 포함하는데, 이때 컨덕션층(121)의 지지기판(110)을 향하는 면인 제1 면(S1)과, 컨덕션층(121)의 지지기판(110)과 대향하는 면인 제2 면(S2)과, 드리프트층(122)의 지지기판(110)과 대향하는 면인 제3 면(S3)을 포함한다.
이때, 제1 면(S1)으로부터 제3 면(S3)까지의 길이는, 제1 면(S1)으로부터 제2 면(S2)까지의 길이보다 길게 형성될 수 있으며, 이는 후술하는 드레인전극(150)이 드리프트층(122)의 제3 면(S3)에 배치되어 소스전극(140)보다 상대적으로 높은 위치에 배치될 수 있음을 의미한다.
드레인전극 접촉층(T1)은 드레인전극(150)과 오믹접촉하는 것으로, 드레인전극(150)과 오믹접촉이 개선될 수 있도록 두께는 50nm 내지 100nm로 형성되는 것이 바람직하고, 도핑농도는 1×1017 atoms/㎤ 내지 1×1019 atoms/㎤ 인 것이 바람직하다.
드리프트층(122)은 컨덕션층(121)의 일측에 제2 반도체층(130)과 대향하는 방향으로 수직하게 연장 형성되는 것으로, 이러한 드리프트층(122)의 두께는 0보다 클 수 있으며, 고전압의 고출력 소자 구현을 위해서는 드리프트층(122)의 두께를 늘려주는 것이 필요하다.
통상적으로 갈륨나이트라이드(GaN)계 소자의 경우, 드리프트층(122)의 두께 1㎛ 당 100V 전압을 상승시키는 효과가 있는 것으로 검증된 바 있다. 이에 따라, 1200V 이상의 고출력 소자의 구현을 위해서는 드리프트층(122)의 두께가 10㎛ 이상이 되도록 하는 것이 바람직하다.
컨덕션층(121)은 제2 반도체층(130)과 수평하게 연장 형성되어 제1 면(S1)이 제2 반도체층(130)과 접하는 것으로, 이러한 컨덕션층(121)의 두께는 본 발명의 트랜지스터를 노멀리 오프(Normally OFF; Enhancement-mode, E-mode) 모드 또는 노멀리 온(Normally ON; Depletion-mode, D-mode) 모드의 트랜지스터 소자로 구동할지에 따라 조절될 수 있다.
이러한 컨덕션층(121)의 두께는 50nm 내지 1000nm로 형성되는 것이 바람직하며, 노멀리 오프 모드의 트랜지스터 소자로 구성하기 위해서는 일반적으로 500nm 이하의 두께로 형성된다. 또한, 컨덕션층(121)의 도핑농도는 n형 도펀트가 도핑된 1×1017 atoms/㎤ 내지 1×1019 atoms/㎤ 인 것이 바람직하다.
한편, 소스전극(140)의 컨택저항을 낮추기 위해서는 컨덕션층(121)의 도핑농도를 늘려주는 방향이 유리하지만, 반대로 컨덕션층(121)의 공핍영역의 두께를 강화시키기 위해서는 하기의 식과 같이 도핑농도를 낮추는 방향이 유리하기 때문에, 본 발명에서는 n형 도펀트가 부분적으로 도핑되지 않은 변조된 구조로도 설계될 수 있다.
NA > ND ⇒ Wn > Wp
여기서 NA는 제2 반도체층(130)의 도핑농도, ND는 제1 반도체층(120)의 도핑농도, Wn은 제1 반도체층(120)에 형성되는 공핍층의 두께, Wp는 제2 반도체층(130)에 형성되는 반도체의 두께를 각각 의미한다.
제2 반도체층(130)은 제1 도전성과 다른 제2 도전성을 가지고 제1 반도체층(120)의 제1 면(S1)에 접하도록 배치되어 일면이 제1 반도체층(120)에 공핍 영역(Depletion Region)을 형성하는 것으로, 지지기판(110)과 제1 반도체층(120)의 사이에 배치된다.
제2 반도체층(130)은 III족-V족 화합물 반도체로 구현될 수 있다. 즉, 제2 반도체층(130)은 AlxGa1-xN(0≤x≤1)을 포함한 단일층 또는 다중층을 포함할 수 있으며, 제2 반도체층(130)은 p형 도펀트가 첨가되어 p형 특성을 가질 수 있다. 즉, 제2 반도체층(130)은 p-AlxGa1-xN(0≤x≤1) 반도체층(p형 도펀트가 첨가된 GaN 반도체층 또는 p형 도펀트가 첨가된 AlGaN 반도체층)을 포함할 수 있다. 또한, 제2 반도체층(130)은 필요에 따라, 인듐(In), 스칸디늄(Sc) 등의 그룹3족 원소를 합금(Alloy) 또는 도펀트(Dopant) 조성으로 포함할 수 있다.
게이트전극 접촉층(T2)은 제2 반도체층(130) 사에 형성되어 제1 게이트전극(161)과 접촉하는 영역으로, 공핍 영역(층) 생성을 용이하게 할 수 있고 제1 게이트전극과의 오믹접촉이 개선될 수 있도록, p형 특성을 가지며 두께는 10nm 내지 50nm로 형성되는 것이 바람직하고, 도핑농도는 1×1019 atoms/㎤ 내지 5×1020 atoms/㎤ 인 것이 바람직하다.
한편, 게이트전극 접촉층(T2)의 상면에는 제1 게이트전극(161)과의 오믹접촉을 보다 개선할 수 있도록 n형 특성을 가진 층이 추가될 수 있는데, 이러한 층의 두께는 2nm 내지 10nm로 형성되는 것이 바람직하고, 도핑농도는 1×1017 atoms/㎤ 내지 1×1019 atoms/㎤ 인 것이 바람직하다.
제2 단계(S102)는 제2 반도체층(130) 상에 제1 게이트전극(161)을 배치시키는 단계이다. 여기서 제1 게이트전극(161)은 제2 반도체층(130)에 전기적으로 연결된 것으로, 지지기판(110)과 제2 반도체층(130)의 사이에 배치되어 제2 반도체층(130)의 타면에 접하도록 배치된다. 이러한 제1 게이트전극(161)은 우선적으로 제2 반도체층(130)에 오믹접촉하는 물질로 구현하는 것이 바람직하다. 예를 들면, 제2 반도체층(130)이 p형 도펀트가 첨가되어 p형 특성을 가질 경우, 제1 게이트전극(161)은 일함수(Work Function, eV) 값이 상대적으로 크고 공정중(증착 또는/및 열처리)에 그룹3족 원소와 화합물을 형성하기에 유리한 금속(Metal), 이들의 합금(Alloy) 또는 산화물(Oxide)을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 이러한 특성을 갖는 대표적인 금속은 팔라듐(Pd), 니켈(Ni), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 로듐(Rh) 등이 있다.
또한, 필요에 따라 제1 게이트전극(161)은 제2 반도체층(130)에 쇼트키접촉(Schottky Contact)하는 물질로 구현될 수도 있다. 예를 들면, 제1 게이트전극은 일함수(Work Function, eV) 값이 상대적으로 작고 공정중(증착 또는/및 열처리)에 그룹5족 질소(Nitrogen) 원소와 화합물을 형성하기에 유리한 금속(Metal), 이들의 합금(Alloy) 또는 질화물(Nitride)을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 이러한 특성을 갖는 대표적인 금속은 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 크롬(Cr), 바나듐(V), 텅스텐(W), 몰리브데늄(Mo), 레늄(Re) 등이 있다.
제3 단계(S103)는 제1 게이트전극(161) 하부의 제2 반도체층(130) 및 제1 반도체층(120)의 일면을 부분적으로 식각하여 제1 면(S1)을 형성하는 단계이다. 예를 들면, 제3 단계(S103)는 포토 리소그래피 공정 및 식각공정을 통해 제2 반도체층(130) 및 제1 반도체층(120)의 일면을 부분적으로 식각할 수 있다.
제4 단계(S104)는 식각된 상기 제2 반도체층(130)과 제1 게이트전극(161)을 감싸도록, 제1 반도체층(120)의 제1 면(S1)을 덮는 제2 패시베이션층(180)을 형성시키는 단계이다. 즉, 제2 패시베이션층(180)은 제2 반도체층(130)과 제1 게이트전극(161)을 감싸도록 제1 반도체층(120)의 제1 면(S1)을 덮는 것으로, 제2 반도체층(130)과 제1 게이트전극(161)을 감싸도록 제1 반도체층(120)과 접착층(190)의 사이에 배치된다. 제2 패시베이션층(180)은 절연물질로 구현될 수 있는데, 예를 들면 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
제5 단계(S105)는 제2 패시베이션층(180)에 제1 게이트전극(161)이 노출되도록 개구되는 제3 개구(H3)를 형성시키는 단계이다. 이러한 개구에는 후술하는 접착층(190)이 침투하여 제1 게이트전극(161)에 접촉될 수 있다.
제6 단계(S106)는 지지기판(110)의 일면에 접착제를 도포하고, 제2 패시베이션층(180)의 일면에 접착제를 도포한 후 서로 접착시켜 지지기판(110)과 제2 패시베이션층(180) 사이에 접착층(190)을 형성시키는 단계이다. 즉, 접착층(190)은 지지기판(110)과 제2 패시베이션층(180) 사이에 배치된다. 이러한 접착층(190)은 유기 절연물질을 포함할 수 있으며, 투명물질로 구현될 수 있다. 보다 상세하게, SOG(Spin On Glass), HSQ(Hydrogen Silsesquioxane) 등의 유동성을 갖는 산화물(Flowable Oxide; FOx), BCB(Benzocyclobuene), 아크릴, SU-8 폴리머 등을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함할 수 있다. 또한, 트랜지스터 소자가 고방열과 열적 안정성이 요구되는 경우, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화알루미늄(Al2O3), 질화알루미늄(AlN) 등의 세라믹 물질, 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu) 등을 적어도 어느 하나의 물질을 포함할 수 있다. 한편, 접착층(190)은 지지기판(110) 측의 접착층(190)과 제2 패시베이션층(180) 측의 접착층(190)이 서로 접합됨으로써 형성되는데, 지지기판(110)과 제2 패시베이션층(180)이 서로 강한 밀착성을 가지며 접합될 수 있도록 지지기판(110) 측의 접착층(190)과 제2 패시베이션층(180) 측의 접착층(190)의 표면을 각각 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 통해 표면처리하는 것이 바람직하다.
제7 단계(S107)는 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 성장기판(G)을 제거한 후, 러프층(R1)과 리커버리층(R2)을 제거하여 제1 반도체층(120)의 타면을 노출시키는 단계이다. 레이저 리프트 오프 기법이란, 수직형 갈륨나이트라이드계 전력반도체 소자(트랜지스터, 다이오드) 제조를 위해 균일한 광출력 및 빔 프로파일을 갖는 UV 파장 레이저 빔을 투명한 성장기판(G) 후면에 조사하여 에피택시(Epitaxy) 성장된 층을 성장기판(G)으로부터 분리하는 기법이다.
제8 단계(S108)는 제1 반도체층(120)의 타면을 부분적으로 식각하여, 제2 반도체층(130)과 수평하게 연장 형성되어 제1 면(S1)이 제2 반도체층(130)과 접하는 컨덕션층(121)과, 컨덕션층(121)의 일측에 제2 반도체층(130)과 대향하는 방향으로 수직하게 연장 형성되는 드리프트층(122)을 형성시키는 단계이다. 예를 들면, 제8 단계(S108)는 포토 리소그래피 공정 및 식각공정을 통해 제1 반도체층(120)의 타면을 부분적으로 식각할 수 있다.
제9 단계(S109)는 컨덕션층(121)의 제2 면(S2)과 드리프트층(122)의 제3 면(S3)을 감싸도록 식각된 제1 반도체층(120)을 덮는 제1 패시베이션층(170)을 형성시키는 단계이다. 즉, 제1 패시베이션층(170)은 제1 반도체층(120)의 제2 면(S2) 및 제3 면(S3)을 덮는 것으로, 제1 반도체층(120)의 제2 면(S2) 및 제3 면(S3) 상에 배치된다. 제1 패시베이션층(170)은 절연물질로 구현될 수 있는데, 예를 들면 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
제10 단계(S110)는 제1 패시베이션층(170)에 소스전극(140)이 삽입되어 배치되도록 컨덕션층(121)의 제2 면(S2)이 개구되는 제1 개구(H1)와, 제2 패시베이션층(180)에 드레인전극(150)이 삽입되어 배치되도록 드리프트층(122)의 제3 면(S3)이 개구되는 제2 개구(H2)를 형성시키는 단계이다.
제11 단계(S111)는 제1 개구(H1)에 소스전극(140)을 삽입하여 배치시키고, 제2 개구(H2)에 드레인전극(150)을 삽입하여 배치시키며, 제1 패시베이션층(170)의 상면에 접하도록 제2 게이트전극(162)을 배치시키는 단계이다.
여기서 소스전극(140)은 제1 반도체층(120)의 컨덕션층(121)에 전기적으로 연결되는 것으로, 제1 반도체층(120)의 컨덕션층(121)의 제2 면(S2)에 접하도록 배치된다. 이러한 소스전극(140)은 제1 반도체층(120)의 컨덕션층(121)에 오믹접촉하는 물질로 구현될 수 있다. 예를 들면, 제1 반도체층(120)이 n형 도펀트가 첨가되어 n형 특성을 가질 경우, 소스전극(140)은 일함수(Work Function, eV) 값이 상대적으로 작고 공정중(증착 또는/및 열처리)에 그룹5족 질소(Nitrogen) 원소와 화합물을 형성하기에 유리한 금속(Metal), 이들의 합금(Alloy) 또는 질화물(Nitride)을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 이러한 특성을 갖는 대표적인 금속은 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 크롬(Cr), 바나듐(V), 텅스텐(W), 몰리브데늄(Mo), 레늄(Re) 등이 있다.
또한, 드레인전극(150)은 제1 반도체층(120)의 드리프트층(122)에 전기적으로 연결되는 것으로, 제1 반도체층(120)의 드리프트층(122)의 제3 면(S3)에 접하도록 배치된다. 이러한 드레인전극(150)은 제1 반도체층(120)의 컨덕션층(121)에 오믹접촉하는 물질로 구현될 수 있다. 예를 들면, 제1 반도체층(120)이 n형 도펀트가 첨가되어 n형 특성을 가질 경우, 드레인전극(150)은 일함수(Work Function, eV) 값이 상대적으로 작고 공정중(증착 또는/및 열처리)에 그룹5족 질소(Nitrogen) 원소와 화합물을 형성하기에 유리한 금속(Metal), 이들의 합금(Alloy) 또는 질화물(Nitride)을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 이러한 특성을 갖는 대표적인 금속은 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 크롬(Cr), 바나듐(V), 텅스텐(W), 몰리브데늄(Mo), 레늄(Re) 등이 있다.
또한, 제2 게이트전극(162)은 컨덕션층(121)을 사이에 두고 제2 반도체층(130)과 대향되는 위치에 배치되는 것으로, 제1 패시베이션층(170)의 상면에 접하도록 배치된다.
이러한 제2 게이트전극(162)은 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층으로 구성되는 제1 패시베이션층(170) 위에 놓이며, 이러한 제1 패시베이션층(170)과 접착력이 우수한 금속 또는 이들로 이루어진 합금들 중에서 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 이러한 특성을 갖는 대표적인 금속은 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 크롬(Cr), 바나듐(V), 텅스텐(W), 몰리브데늄(Mo), 레늄(Re) 등이 있다.
상술한 바와 같은 제1 단계(S101)와, 제2 단계(S102)와, 제3 단계(S103)와, 제4 단계(S104)와, 제5 단계(S105)와, 제6 단계(S106)와, 제7 단계(S107)와, 제8 단계(S108)와, 제9 단계(S109)와, 제10 단계(S110)와, 제11 단계(S111)를 포함하는 본 발명의 제1 실시예에 따른 상이한 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법(S100)에 따르면, 유기금속화학증착(Metal Organic Chemical Vapor Deposition, MOCVD) 기법을 이용한 재성장 공정 없이, 후막 에피택시(Epitaxy) 성장 기법 및 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 통해 전류 채널 게이트를 형성하고, 동시에 성능이 대폭적으로 개선될 수 있는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법을 제공할 수 있다.
또한, 본 발명에 따르면, Double Gate Channel 구조로 형성되므로, MOSFET과 JFET의 동작 특성을 동시에 구현할 수 있다. 예를 들면, MOSFET의 경우 High Noise 분야, JFET의 경우 Low Noise 분야에 주로 이용되는데, 본 발명의 구조의 경우 상술한 두 가지 응용분야를 동시에 구현할 수 있다.
또한, 본 발명에 따르면, 제1 게이트전극(161)과 제2 게이트전극(162)을 회로 설계 상 하나의 전압으로 병렬 설계할 경우 게이트전극의 문턱전압(turn-on Voltage)을 필요할 경우 높일 수 있다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제2 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드(GaN)계 접합형 전계 효과 트랜지스터(200)에 대해 상세히 설명한다.
도 6은 본 발명의 제2 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터를 도시한 것이다.
도 6에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드(GaN)계 접합형 전계 효과 트랜지스터(200)는 지지기판(210)과, 제1 반도체층(220)과, 제2 반도체층(230)과, 소스전극(240)과, 드레인전극(250)과, 제1 게이트전극(261)과, 제2 게이트전극(262)과, 제1 패시베이션층(270)과, 제2 패시베이션층(280)과, 접착층(290)을 포함한다.
지지기판(210)은 제1 반도체층(220) 및 제2 반도체층(230)을 지탱(Support)하는 것으로, 일면에 제1 반도체층(220)이 배치된다. 이러한 지지기판(210)은 투명기판일 수 있으며, 예를 들면, 용도에 따라 0.1mm 내지 3mm의 두께를 갖는 투명기판일 수 있다. 또한, 지지기판(210)은 실리콘(Si), 탄화실리콘(SiC), 질화실리콘(SiNx), 질화알루미늄(AlN), DLC(Diamon Like Carbon), 금속(Metal) 또는 합금(Alloy), 유리(Glass), 폴리이미드(Polyimide), 플라스틱(Plastic)을 포함하는 물질 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 또한, 실리콘(Si), 탄화실리콘(SiC), 질화실리콘(SiNx), 질화알루미늄(AlN) 지지기판(210)들은 단결정(Single Crystal) 미세조직체가 바람직하지만, 소결(Sintering) 공정을 거친 다결정(Poly Crystal) 미세조직체이어도 무방하다. 또한, 지지기판(210)은 경우에 따라, 다층으로 구성된 고방열의 라미네이트 복합체(Laminate Composite)의 적층 구조일 수 있으며, 대표적인 라미네이트 복합체는 수직방향으로 전기전도성(Electrically Conductivity)을 갖는 CMC(Cu/Mo/Cu), CIC(Cu/Invar/Cu) 등의 구조가 있고, 수직방향으로 비전기전도성(Electrically Non-conductivity)을 갖는 CCC(Cu/Ceramic/Cu) 구조가 있는데 여기서 Ceramic 물질은 질화알루미늄(AlN), 산화알루미늄(Al2O3), 질화실리콘(SiNx) 등일 수 있다.
제1 반도체층(220)은 제1 도전성을 가지는 것으로, 지지기판(210)의 일면에 배치된다.
제1 반도체층(220)은 III족-V족 화합물 반도체로 구현될 수 있다. 즉, 제1 반도체층(220)은 AlxGa1-xN(0≤x≤1)을 포함한 단일층 또는 다중층을 포함할 수 있으며, n형 도펀트(n-type dopant)가 첨가되거나 비의도적으로 도핑(Unintentionally Doped, UID)되어 n형 특성을 가질 수 있다. 또한, 제1 반도체층(220)은 필요에 따라, 인듐(In), 스칸디늄(Sc) 등의 그룹3족 원소를 합금(Alloy) 또는 도펀트(Dopant) 조성으로 포함할 수 있다.
제1 반도체층(220)은 보다 상세하게, 컨덕션층(121)(Conduction Layer)과, 드리프트층(122)(Drift Layer)을 포함하는데, 이때 컨덕션층(121)의 지지기판(210)을 향하는 면인 제1 면(S1)과, 컨덕션층(121)의 지지기판(210)과 대향하는 면인 제2 면(S2)과, 드리프트층(122)의 지지기판(210)과 대향하는 면인 제3 면(S3)을 포함한다.
이때, 제1 면(S1)으로부터 제3 면(S3)까지의 길이는, 제1 면(S1)으로부터 제2 면(S2)까지의 길이보다 길게 형성될 수 있으며, 이는 후술하는 드레인전극(250)이 드리프트층(222)의 제3 면(S3)에 배치되어 소스전극(240)보다 상대적으로 높은 위치에 배치될 수 있음을 의미한다.
즉, 드레인전극(250)이 소스전극(240)보다 상대적으로 높은 위치에 배치됨으로써 온(On) 저항 증가로 인해 소자의 항복전압 특성이 높아지며, 드레인전압이 높아짐에 따라 게이트전압과의 전압차로 인해 발생하는 핀치 오프(Pinch-off) 현상으로 인해 전류가 포화되는 현상을 개선하는 장점이 있다.
컨덕션층(221)은 제2 반도체층(230)과 수평하게 연장 형성되어 제1 면(S1)이 제2 반도체층(230)과 접하는 것으로, 이러한 컨덕션층(221)의 두께는 본 발명의 트랜지스터를 노멀리 오프(Normally OFF; Enhancement-mode, E-mode) 모드 또는 노멀리 온(Normally ON; Depletion-mode, D-mode) 모드의 트랜지스터 소자로 구동할지에 따라 조절될 수 있다.
이러한 컨덕션층(221)의 두께는 50nm 내지 1000nm로 형성되는 것이 바람직하며, 노멀리 오프 모드의 트랜지스터 소자로 구성하기 위해서는 일반적으로 500nm 이하의 두께로 형성된다. 또한, 컨덕션층(221)의 도핑농도는 n형 도펀트가 도핑된 1×1017 atoms/㎤ 내지 1×1019 atoms/㎤ 인 것이 바람직하다.
한편, 소스전극(240)의 컨택저항을 낮추기 위해서는 컨덕션층(221)의 도핑농도를 늘려주는 방향이 유리하지만, 반대로 컨덕션층(221)의 공핍영역의 두께를 강화시키기 위해서는 하기의 식과 같이 도핑농도를 낮추는 방향이 유리하기 때문에, 본 발명에서는 n형 도펀트가 부분적으로 도핑되지 않은 변조된 구조로도 설계될 수 있다.
NA > ND ⇒ Wn > Wp
여기서 NA는 제2 반도체층(230)의 도핑농도, ND는 제1 반도체층(220)의 도핑농도, Wn은 제1 반도체층(220)에 형성되는 공핍층의 두께, Wp는 제2 반도체층(230)에 형성되는 반도체의 두께를 각각 의미한다.
드리프트층(222)은 컨덕션층(221)의 일측에 제2 반도체층(230)과 대향하는 방향으로 수직하게 연장 형성되는 것으로, 이러한 드리프트층(222)의 두께는 0보다 클 수 있으며, 고전압의 고출력 소자 구현을 위해서는 드리프트층(222)의 두께를 늘려주는 것이 필요하다.
통상적으로 갈륨나이트라이드(GaN)계 소자의 경우, 드리프트층(222)의 두께 1㎛ 당 100V 전압을 상승시키는 효과가 있는 것으로 검증된 바 있다. 이에 따라, 1200V 이상의 고출력 소자의 구현을 위해서는 드리프트층(222)의 두께가 10㎛ 이상이 되도록 하는 것이 바람직하다.
제2 반도체층(230)은 제1 도전성과 다른 제2 도전성을 가지고 제1 반도체층(220)의 제1 면(S1)에 접하도록 배치되어 일면이 제1 반도체층(220)에 공핍 영역(Depletion Region)을 형성하는 것으로, 지지기판(210)과 제1 반도체층(220)의 사이에 배치된다.
제2 반도체층(230)은 III족-V족 화합물 반도체로 구현될 수 있다. 즉, 제2 반도체층(230)은 AlxGa1-xN(0≤x≤1)을 포함한 단일층 또는 다중층을 포함할 수 있으며, 제2 반도체층(230)은 p형 도펀트가 첨가되어 p형 특성을 가질 수 있다. 즉, 제2 반도체층(230)은 p-AlxGa1-xN(0≤x≤1) 반도체층(p형 도펀트가 첨가된 GaN 반도체층 또는 p형 도펀트가 첨가된 AlGaN 반도체층)을 포함할 수 있다. 또한, 제2 반도체층(230)은 필요에 따라, 인듐(In), 스칸디늄(Sc) 등의 그룹3족 원소를 합금(Alloy) 또는 도펀트(Dopant) 조성으로 포함할 수 있다.
또한, 제2 반도체층(230)은 제1 반도체층(220)에 형성된 공핍 영역(폭, 두께)의 확대가 용이하도록, 두께는 50nm 내지 1000nm로 형성되는 것이 바람직하고, 도핑농도는 1×1018 atoms/㎤ 내지 1×1020 atoms/㎤ 인 것이 바람직하다.
제2 반도체층(230)의 두께와 도핑농도는 컨덕션층(221)에 생기는 공핍 영역의 폭(두께)을 결정짓는 요소로, MOCVD, MBE 등 사용하는 성장 장비의 특성에 따라 다르게 설계할 수 있다. 한편, 공핍 영역의 폭(두께)가 얇을수록 미세 공정이 필요하게 되므로, 공핍 영역이 최대한 두껍게 형성될 수 있도록 제2 반도체층(230)을 설계하는 것이 바람직하다.
소스전극(240)은 제1 반도체층(220)의 컨덕션층(221)에 전기적으로 연결되는 것으로, 제1 반도체층(220)의 컨덕션층(221)의 제2 면(S2)에 접하도록 배치된다. 이러한 소스전극(240)은 제1 반도체층(220)의 컨덕션층(221)에 오믹접촉하는 물질로 구현될 수 있다. 예를 들면, 제1 반도체층(220)이 n형 도펀트가 첨가되어 n형 특성을 가질 경우, 소스전극(240)은 일함수(Work Function, eV) 값이 상대적으로 작고 공정중(증착 또는/및 열처리)에 그룹5족 질소(Nitrogen) 원소와 화합물을 형성하기에 유리한 금속(Metal), 이들의 합금(Alloy) 또는 질화물(Nitride)을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 이러한 특성을 갖는 대표적인 금속은 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 크롬(Cr), 바나듐(V), 텅스텐(W), 몰리브데늄(Mo), 레늄(Re) 등이 있다.
드레인전극(250)은 제1 반도체층(220)의 드리프트층(222)에 전기적으로 연결되는 것으로, 제1 반도체층(220)의 드리프트층(222)의 제3 면(S3)에 접하도록 배치된다. 이러한 드레인전극(250)은 제1 반도체층(220)의 컨덕션층(221)에 오믹접촉하는 물질로 구현될 수 있다. 예를 들면, 제1 반도체층(220)이 n형 도펀트가 첨가되어 n형 특성을 가질 경우, 드레인전극(250)은 일함수(Work Function, eV) 값이 상대적으로 작고 공정중(증착 또는/및 열처리)에 그룹5족 질소(Nitrogen) 원소와 화합물을 형성하기에 유리한 금속(Metal), 이들의 합금(Alloy) 또는 질화물(Nitride)을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 이러한 특성을 갖는 대표적인 금속은 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 크롬(Cr), 바나듐(V), 텅스텐(W), 몰리브데늄(Mo), 레늄(Re) 등이 있다.
제1 게이트전극(261)은 제2 반도체층(230)에 전기적으로 연결된 것으로, 지지기판(210)과 제2 반도체층(230)의 사이에 배치되어 제2 반도체층(230)의 타면에 접하도록 배치된다. 이러한 제1 게이트전극(261)은 우선적으로 제2 반도체층(230)에 오믹접촉하는 물질로 구현하는 것이 바람직하다. 예를 들면, 제2 반도체층(230)이 p형 도펀트가 첨가되어 p형 특성을 가질 경우, 제1 게이트전극(261)은 일함수(Work Function, eV) 값이 상대적으로 크고 공정중(증착 또는/및 열처리)에 그룹3족 원소와 화합물을 형성하기에 유리한 금속(Metal), 이들의 합금(Alloy) 또는 산화물(Oxide)을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 이러한 특성을 갖는 대표적인 금속은 팔라듐(Pd), 니켈(Ni), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 로듐(Rh) 등이 있다.
또한, 필요에 따라 제1 게이트전극(261)은 제2 반도체층(230)에 쇼트키접촉(Schottky Contact)하는 물질로 구현될 수도 있다. 예를 들면, 제1 게이트전극(261)은 일함수(Work Function, eV) 값이 상대적으로 작고 공정중(증착 또는/및 열처리)에 그룹5족 질소(Nitrogen) 원소와 화합물을 형성하기에 유리한 금속(Metal), 이들의 합금(Alloy) 또는 질화물(Nitride)을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 이러한 특성을 갖는 대표적인 금속은 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 크롬(Cr), 바나듐(V), 텅스텐(W), 몰리브데늄(Mo), 레늄(Re) 등이 있다.
한편, 기존의 트랜지스터의 구조에서는, 하나의 면에 제1 게이트전극(261)과 소스전극(240)이 함께 존재할 경우, 전기적 단락을 위해 기 설정된 거리를 가지고 분리되어 있어야 했으나, 본 발명은 컨덕션층(221)의 제1 면(S1)과, 제1 면(S1)에 대향되는 제2 면(S2)에 각각 제1 게이트전극(261)과 소스전극(240)이 분리되어 형성되므로, 제1 게이트전극(261)과 제2 반도체층(230)의 위치는 제1 면(S1)에 특별한 위치제한 없이 설계될 수 있는 장점이 있다.
제2 게이트전극(262)은 컨덕션층(221)을 사이에 두고 제2 반도체층(230)과 대향되는 위치에 배치되어 제1 반도체층(220)의 컨덕션층(221)에 전기적으로 연결되는 것으로, 제1 반도체층(220)의 컨덕션층(221)의 제2 면(S2)에 접하도록 배치된다.
이러한 제2 게이트전극(262)은 제1 반도체층(230)에 쇼트키접촉(Schottky Contact)하는 물질로 구현될 수 있다. 예를 들면, 제2 게이트전극(262)은 일함수(Work Function, eV) 값이 상대적으로 크고 공정중(증착 또는/및 열처리)에 그룹3족 원소와 화합물을 형성하기에 유리한 금속(Metal), 이들의 합금(Alloy) 또는 산화물(Oxide)을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 이러한 특성을 갖는 대표적인 금속은 팔라듐(Pd), 니켈(Ni), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 로듐(Rh) 등이 있다.
제1 패시베이션층(270)은 제1 반도체층(220)의 제2 면(S2) 및 제3 면(S3)을 덮는 것으로, 제1 반도체층(220)의 제2 면(S2) 및 제3 면(S3) 상에 배치된다. 제1 패시베이션층(270)은 절연성 물질로 구현될 수 있는데, 예를 들면 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
이러한 제1 패시베이션층(270)에는 소스전극(240)이 삽입되어 배치되도록 컨덕션층(221)의 제2 면(S2)이 개구되는 제1 개구(H1)와, 드레인전극(250)이 삽입되어 배치되도록 드리프트층(222)의 제3 면(S3)이 개구되는 제2 개구(H2)와, 제2 게이트전극(262)이 삽입되어 배치되도록 컨덕션층(221)의 제2 면(S2)이 개구되는 삽입개구(PH)가 형성되는데, 이러한 제1 개구(H1), 제2 개구(H2) 및 삽입개구(PH)를 통해 소스전극(240), 드레인전극(250) 및 제2 게이트전극(262)이 각각 삽입되어 배치된 후 제1 반도체층(220)에 전기적으로 연결될 수 있다.
제2 패시베이션층(280)은 제2 반도체층(230)과 제1 게이트전극(261)을 감싸도록 제1 반도체층(220)의 제1 면(S1)을 덮는 것으로, 제2 반도체층(230)과 제1 게이트전극(261)을 감싸도록 제1 반도체층(220)과 접착층(290)의 사이에 배치된다. 제2 패시베이션층(280)은 절연물질로 구현될 수 있는데, 예를 들면 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
이러한 제2 패시베이션층(280)에는 제1 게이트전극(261)의 일면이 노출되도록 개구되는 제3 개구(H3)가 형성될 수 있다. 이러한 제3 개구(H3)에는 접착층(290)이 침투하여 제1 게이트전극(261)에 접촉될 수 있다.
접착층(290)은 지지기판(210)과 제2 패시베이션층(280)을 서로 접착시키는 것으로, 지지기판(210)과 제2 패시베이션층(280) 사이에 배치된다. 이러한 접착층(290)은 유기 절연물질을 포함할 수 있으며, 투명물질로 구현될 수 있다.
보다 상세하게, SOG(Spin On Glass), HSQ(Hydrogen Silsesquioxane) 등의 유동성을 갖는 산화물(Flowable Oxide; FOx), BCB(Benzocyclobuene), 아크릴, SU-8 폴리머 등을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함할 수 있다. 또한, 트랜지스터 소자가 고방열과 열적 안정성이 요구되는 경우, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화알루미늄(Al2O3), 질화알루미늄(AlN) 등의 세라믹 물질, 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu) 등을 적어도 어느 하나의 물질을 포함할 수 있다.
한편, 접착층(290)은 지지기판(210) 측의 접착층(290)과 제2 패시베이션층(280) 측의 접착층(290)이 서로 접합됨으로써 형성되는데, 지지기판(210)과 제2 패시베이션층(280)이 서로 강한 밀착성을 가지며 접합될 수 있도록 지지기판(210) 측의 접착층(290)과 제2 패시베이션층(280) 측의 접착층(290)의 표면을 각각 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 통해 표면처리하는 것이 바람직하다.
상술한 바와 같은 지지기판(210)과, 제1 반도체층(220)과, 제2 반도체층(230)과, 소스전극(240)과, 드레인전극(250)과, 제1 게이트전극(261)과, 제2 게이트전극(262)과, 제1 패시베이션층(270)과, 제2 패시베이션층(280)과, 접착층(290)을 포함하는 본 발명의 제2 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터(200)에 따르면, 유기금속화학증착(Metal Organic Chemical Vapor Deposition, MOCVD) 기법을 이용한 재성장 공정 없이, 후막 에피택시(Epitaxy) 성장 기법 및 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 통해 전류 채널 게이트를 형성하고, 동시에 성능이 대폭적으로 개선될 수 있는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터를 제공할 수 있다.
또한, 본 발명에 따르면, 쇼트키 접촉을 하는 제2 게이트전극(262)에 의해 공핍영역의 두께가 강화되는 효과가 있다. 이에 따라, Normally-OFF 구동을 위한 컨덕션층(221)의 두께를 늘려줄 수 있으므로, Remain GaN Etching 공정의 마진 확보가 유리한 장점이 있다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제2 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드(GaN)계 접합형 전계 효과 트랜지스터의 제조 방법(S200)에 대해 상세히 설명한다.
도 7은 본 발명의 제2 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법의 순서도이고, 도 8 내지 도 10는 본 발명의 제2 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법에 따라 접합형 전계 효과 트랜지스터가 제조되는 과정을 도시한 것이다.
도 7 내지 도 10에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법(S200)은 제1 단계(S201)와, 제2 단계(S202)와, 제3 단계(S203)와, 제4 단계(S204)와, 제5 단계(S205)와, 제6 단계(S206)와, 제7 단계(S207)와, 제8 단계(S208)와, 제9 단계(S209)와, 제10 단계(S210)와, 제11 단계(S211)를 포함한다.
제1 단계(S201)는 성장기판(G) 상에 러프층(R1), 리커버리층(R2), 제1 도전성을 가지는 제1 반도체층(220) 및 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층(230)의 순서대로 에피택시(Epitaxy) 성장시켜 모재(母材)를 준비하는 단계이다.
한편, 도 15에 도시된 바와 같이, 제1 단계(S201)의 모재는 보다 상세하게, 성장기판(G)과, 시딩층(L)과, 러프층(R1)과, 리커버리층(R2)과, 제1 반도체층(220)과, 제2 반도체층(230)과, 드레인전극 접촉층(T1)과, 게이트전극 접촉층(T2)을 포함한다.
이때, 성장기판(G)과, 시딩층(L)과, 러프층(R1)과, 리커버리층(R2)과, 제1 반도체층(220)과, 제2 반도체층(230)과, 드레인전극 접촉층(T1)과, 게이트전극 접촉층(T2)은 상술한 본 발명의 제1 실시예에 따른 상이한 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법(S100)에서의 것과 동일하므로, 중복 설명은 생략한다.
제2 단계(S202)는 제2 반도체층(230) 상에 제1 게이트전극(261)을 배치시키는 단계이다. 여기서 제1 게이트전극(261)은 제2 반도체층(230)에 전기적으로 연결된 것으로, 지지기판(210)과 제2 반도체층(230)의 사이에 배치되어 제2 반도체층(230)의 타면에 접하도록 배치된다. 이러한 제1 게이트전극(261)은 우선적으로 제2 반도체층(230)에 오믹접촉하는 물질로 구현하는 것이 바람직하다. 예를 들면, 제2 반도체층(230)이 p형 도펀트가 첨가되어 p형 특성을 가질 경우, 제1 게이트전극(261)은 일함수(Work Function, eV) 값이 상대적으로 크고 공정중(증착 또는/및 열처리)에 그룹3족 원소와 화합물을 형성하기에 유리한 금속(Metal), 이들의 합금(Alloy) 또는 산화물(Oxide)을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 이러한 특성을 갖는 대표적인 금속은 팔라듐(Pd), 니켈(Ni), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 로듐(Rh) 등이 있다.
또한, 필요에 따라 제1 게이트전극(261)은 제2 반도체층(230)에 쇼트키접촉(Schottky Contact)하는 물질로 구현될 수도 있다. 예를 들면, 게이트전극은 일함수(Work Function, eV) 값이 상대적으로 작고 공정중(증착 또는/및 열처리)에 그룹5족 질소(Nitrogen) 원소와 화합물을 형성하기에 유리한 금속(Metal), 이들의 합금(Alloy) 또는 질화물(Nitride)을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 이러한 특성을 갖는 대표적인 금속은 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 크롬(Cr), 바나듐(V), 텅스텐(W), 몰리브데늄(Mo), 레늄(Re) 등이 있다.
제3 단계(S203)는 제1 게이트전극(261) 하부의 제2 반도체층(230) 및 제1 반도체층(220)의 일면을 부분적으로 식각하여 제1 면(S1)을 형성하는 단계이다. 예를 들면, 제3 단계(S203)는 포토 리소그래피 공정 및 식각공정을 통해 제2 반도체층(230) 및 제1 반도체층(220)의 일면을 부분적으로 식각할 수 있다.
제4 단계(S204)는 식각된 상기 제2 반도체층(230)과 제1 게이트전극(261)을 감싸도록, 제1 반도체층(220)의 제1 면(S1)을 덮는 제2 패시베이션층(280)을 형성시키는 단계이다. 즉, 제2 패시베이션층(280)은 제2 반도체층(230)과 제1 게이트전극(261)을 감싸도록 제1 반도체층(220)의 제1 면(S1)을 덮는 것으로, 제2 반도체층(230)과 제1 게이트전극(261)을 감싸도록 제1 반도체층(220)과 접착층(290)의 사이에 배치된다. 제2 패시베이션층(280)은 절연물질로 구현될 수 있는데, 예를 들면 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
제5 단계(S205)는 제2 패시베이션층(280)에 제1 게이트전극(261)이 노출되도록 개구되는 제3 개구(H3)를 형성시키는 단계이다. 이러한 개구에는 후술하는 접착층(290)이 침투하여 제1 게이트전극(261)에 접촉될 수 있다.
제6 단계(S206)는 지지기판(210)의 일면에 접착제를 도포하고, 제2 패시베이션층(280)의 일면에 접착제를 도포한 후 서로 접착시켜 지지기판(210)과 제2 패시베이션층(280) 사이에 접착층(290)을 형성시키는 단계이다. 즉, 접착층(290)은 지지기판(210)과 제2 패시베이션층(280) 사이에 배치된다. 이러한 접착층(290)은 유기 절연물질을 포함할 수 있으며, 투명물질로 구현될 수 있다. 보다 상세하게, SOG(Spin On Glass), HSQ(Hydrogen Silsesquioxane) 등의 유동성을 갖는 산화물(Flowable Oxide; FOx), BCB(Benzocyclobuene), 아크릴, SU-8 폴리머 등을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함할 수 있다. 또한, 트랜지스터 소자가 고방열과 열적 안정성이 요구되는 경우, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화알루미늄(Al2O3), 질화알루미늄(AlN) 등의 세라믹 물질, 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu) 등을 적어도 어느 하나의 물질을 포함할 수 있다. 한편, 접착층(290)은 지지기판(210) 측의 접착층(290)과 제2 패시베이션층(280) 측의 접착층(290)이 서로 접합됨으로써 형성되는데, 지지기판(210)과 제2 패시베이션층(280)이 서로 강한 밀착성을 가지며 접합될 수 있도록 지지기판(210) 측의 접착층(290)과 제2 패시베이션층(280) 측의 접착층(290)의 표면을 각각 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 통해 표면처리하는 것이 바람직하다.
제7 단계(S207)는 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 성장기판(G)을 제거한 후, 러프층(R1)과 리커버리층(R2)을 제거하여 제1 반도체층(220)의 타면을 노출시키는 단계이다. 레이저 리프트 오프 기법이란, 수직형 갈륨나이트라이드계 전력반도체 소자(트랜지스터, 다이오드) 제조를 위해 균일한 광출력 및 빔 프로파일을 갖는 UV 파장 레이저 빔을 투명한 성장기판(G) 후면에 조사하여 에피택시(Epitaxy) 성장된 층을 성장기판(G)으로부터 분리하는 기법이다.
제8 단계(S208)는 제1 반도체층(220)의 타면을 부분적으로 식각하여, 제2 반도체층(230)과 수평하게 연장 형성되어 제1 면(S1)이 제2 반도체층(230)과 접하는 컨덕션층(221)과, 컨덕션층(221)의 일측에 제2 반도체층(230)과 대향하는 방향으로 수직하게 연장 형성되는 드리프트층(222)을 형성시키는 단계이다. 예를 들면, 제8 단계(S208)는 포토 리소그래피 공정 및 식각공정을 통해 제1 반도체층(220)의 타면을 부분적으로 식각할 수 있다.
한편, 제1 반도체층(220)의 타면 식각 시, 제2 면(S2)에는 후술하는 제4 실시예에서의 제3 반도체층이 삽입될 수 있는 공간이 추가로 형성될 수 있다. 이러한 제3 반도체층은 공핍영역의 두께를 강화시키기 위해 컨덕션층의 내부에 삽입되어 배치되는 것으로, 컨덕션층의 제2 면(S2) 측에 제2 게이트전극과 접하도록 삽입되어 배치된다. 이러한 제3 반도체층은 마그네슘이 분산된 질화갈륨(Mg diffused GaN)을 포함하는 단일층 또는 다중층을 포함할 수 있다.
제9 단계(S209)는 컨덕션층(221)의 제2 면(S2)과 드리프트층(222)의 제3 면(S3)을 감싸도록 식각된 제1 반도체층(220)을 덮는 제1 패시베이션층(270)을 형성시키는 단계이다. 즉, 제1 패시베이션층(270)은 제1 반도체층(220)의 제2 면(S2) 및 제3 면(S3)을 덮는 것으로, 제1 반도체층(220)의 제2 면(S2) 및 제3 면(S3) 상에 배치된다. 제1 패시베이션층(270)은 절연물질로 구현될 수 있는데, 예를 들면 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
제10 단계(S210)는 제1 패시베이션층(270)에 소스전극(240)이 삽입되어 배치되도록 컨덕션층(221)의 제2 면(S2)이 개구되는 제1 개구(H1)와, 제2 패시베이션층(280)에 드레인전극(250)이 삽입되어 배치되도록 드리프트층(222)의 제3 면(S3)이 개구되는 제2 개구(H2)와, 제1 패시베이션층(270)에 제2 게이트전극(262)이 삽입되어 배치되도록 컨덕션층(221)의 제2 면(S2)이 개구되는 삽입개구(PH)를 형성시키는 단계이다.
제11 단계(S211)는 제1 개구(H1)에 소스전극(240)을 삽입하여 배치시키고, 제2 개구(H2)에 드레인전극(250)을 삽입하여 배치시키며, 삽입개구(PH)에 제2 게이트전극(262)을 삽입하여 배치시키는 단계이다.
여기서 소스전극(240)은 제1 반도체층(220)의 컨덕션층(221)에 전기적으로 연결되는 것으로, 제1 반도체층(220)의 컨덕션층(221)의 제2 면(S2)에 접하도록 배치된다. 이러한 소스전극(240)은 제1 반도체층(220)의 컨덕션층(221)에 오믹접촉하는 물질로 구현될 수 있다. 예를 들면, 제1 반도체층(220)이 n형 도펀트가 첨가되어 n형 특성을 가질 경우, 소스전극(240)은 일함수(Work Function, eV) 값이 상대적으로 작고 공정중(증착 또는/및 열처리)에 그룹5족 질소(Nitrogen) 원소와 화합물을 형성하기에 유리한 금속(Metal), 이들의 합금(Alloy) 또는 질화물(Nitride)을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 이러한 특성을 갖는 대표적인 금속은 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 크롬(Cr), 바나듐(V), 텅스텐(W), 몰리브데늄(Mo), 레늄(Re) 등이 있다.
또한, 드레인전극(250)은 제1 반도체층(220)의 드리프트층(222)에 전기적으로 연결되는 것으로, 제1 반도체층(220)의 드리프트층(222)의 제3 면(S3)에 접하도록 배치된다. 이러한 드레인전극(250)은 제1 반도체층(220)의 컨덕션층(221)에 오믹접촉하는 물질로 구현될 수 있다. 예를 들면, 제1 반도체층(220)이 n형 도펀트가 첨가되어 n형 특성을 가질 경우, 드레인전극(250)은 일함수(Work Function, eV) 값이 상대적으로 작고 공정중(증착 또는/및 열처리)에 그룹5족 질소(Nitrogen) 원소와 화합물을 형성하기에 유리한 금속(Metal), 이들의 합금(Alloy) 또는 질화물(Nitride)을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 이러한 특성을 갖는 대표적인 금속은 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 크롬(Cr), 바나듐(V), 텅스텐(W), 몰리브데늄(Mo), 레늄(Re) 등이 있다.
또한, 제2 게이트전극(262)은 컨덕션층(221)을 사이에 두고 제2 반도체층(230)과 대향되는 위치에 배치되어 제1 반도체층(220)의 컨덕션층(221)에 전기적으로 연결되는 것으로, 제1 반도체층(220)의 컨덕션층(221)의 제2 면(S2)에 접하도록 배치된다. 이러한 제2 게이트전극(262)은 제1 반도체층(230)에 쇼트키접촉(Schottky Contact)하는 물질로 구현될 수 있다. 예를 들면, 제2 게이트전극(262)은 일함수(Work Function, eV) 값이 상대적으로 크고 공정중(증착 또는/및 열처리)에 그룹3족 원소와 화합물을 형성하기에 유리한 금속(Metal), 이들의 합금(Alloy) 또는 산화물(Oxide)을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 이러한 특성을 갖는 대표적인 금속은 팔라듐(Pd), 니켈(Ni), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 로듐(Rh) 등이 있다.
상술한 바와 같은 제1 단계(S201)와, 제2 단계(S202)와, 제3 단계(S203)와, 제4 단계(S204)와, 제5 단계(S205)와, 제6 단계(S206)와, 제7 단계(S207)와, 제8 단계(S208)와, 제9 단계(S209)와, 제10 단계(S210)와, 제11 단계(S211)를 포함하는 본 발명의 제2 실시예에 따른 상이한 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법(S200)에 따르면, 유기금속화학증착(Metal Organic Chemical Vapor Deposition, MOCVD) 기법을 이용한 재성장 공정 없이, 후막 에피택시(Epitaxy) 성장 기법 및 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 통해 전류 채널 게이트를 형성하고, 동시에 성능이 대폭적으로 개선될 수 있는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법을 제공할 수 있다.
또한, 본 발명에 따르면, 쇼트키 접촉을 하는 제2 게이트전극(262)에 의해 공핍영역의 두께가 강화되는 효과가 있다. 이에 따라, Normally-OFF 구동을 위한 컨덕션층(221)의 두께를 늘려줄 수 있으므로, Remain GaN Etching 공정의 마진 확보가 유리한 장점이 있다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제3 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드(GaN)계 접합형 전계 효과 트랜지스터(300)에 대해 상세히 설명한다.
도 11은 본 발명의 제3 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터를 도시한 것이다.
도 11에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드(GaN)계 접합형 전계 효과 트랜지스터(300)는 지지기판(310)과, 제1 반도체층(320)과, 제2 반도체층(330)과, 소스전극(340)과, 드레인전극(350)과, 게이트전극(360)과, 제1 패시베이션층(370)과, 제2 패시베이션층(380)과, 접착층(390)을 포함한다.
지지기판(310)은 제1 반도체층(320) 및 제2 반도체층(330)을 지탱(Support)하는 것으로, 일면에 제1 반도체층(320)이 배치된다. 이러한 지지기판(310)은 투명기판일 수 있으며, 예를 들면, 용도에 따라 0.1mm 내지 3mm의 두께를 갖는 투명기판일 수 있다. 또한, 지지기판(310)은 실리콘(Si), 탄화실리콘(SiC), 질화실리콘(SiNx), 질화알루미늄(AlN), DLC(Diamon Like Carbon), 금속(Metal) 또는 합금(Alloy), 유리(Glass), 폴리이미드(Polyimide), 플라스틱(Plastic)을 포함하는 물질 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 또한, 실리콘(Si), 탄화실리콘(SiC), 질화실리콘(SiNx), 질화알루미늄(AlN) 지지기판(310)들은 단결정(Single Crystal) 미세조직체가 바람직하지만, 소결(Sintering) 공정을 거친 다결정(Poly Crystal) 미세조직체이어도 무방하다. 또한, 지지기판(310)은 경우에 따라, 다층으로 구성된 고방열의 라미네이트 복합체(Laminate Composite)의 적층 구조일 수 있으며, 대표적인 라미네이트 복합체는 수직방향으로 전기전도성(Electrically Conductivity)을 갖는 CMC(Cu/Mo/Cu), CIC(Cu/Invar/Cu) 등의 구조가 있고, 수직방향으로 비전기전도성(Electrically Non-conductivity)을 갖는 CCC(Cu/Ceramic/Cu) 구조가 있는데 여기서 Ceramic 물질은 질화알루미늄(AlN), 산화알루미늄(Al2O3), 질화실리콘(SiNx) 등일 수 있다.
제1 반도체층(320)은 제1 도전성을 가지는 것으로, 지지기판(310)의 일면에 배치된다.
제1 반도체층(320)은 III족-V족 화합물 반도체로 구현될 수 있다. 즉, 제1 반도체층(320)은 AlxGa1-xN(0≤x≤1)을 포함한 단일층 또는 다중층을 포함할 수 있으며, n형 도펀트(n-type dopant)가 첨가되거나 비의도적으로 도핑(Unintentionally Doped, UID)되어 n형 특성을 가질 수 있다. 또한, 제1 반도체층(320)은 필요에 따라, 인듐(In), 스칸디늄(Sc) 등의 그룹3족 원소를 합금(Alloy) 또는 도펀트(Dopant) 조성으로 포함할 수 있다.
제1 반도체층(320)은 보다 상세하게, 컨덕션층(321)(Conduction Layer)과, 드리프트층(322)(Drift Layer)을 포함하는데, 이때 컨덕션층(321)의 지지기판(310)을 향하는 면인 제1 면(S1)과, 컨덕션층(321)의 지지기판(310)과 대향하는 면인 제2 면(S2)과, 드리프트층(322)의 지지기판(310)과 대향하는 면인 제3 면(S3)을 포함한다.
이때, 제1 면(S1)으로부터 제3 면(S3)까지의 길이는, 제1 면(S1)으로부터 제2 면(S2)까지의 길이보다 길게 형성될 수 있으며, 이는 후술하는 드레인전극(350)이 드리프트층(322)의 제3 면(S3)에 배치되어 소스전극(340)보다 상대적으로 높은 위치에 배치될 수 있음을 의미한다.
즉, 드레인전극(350)이 소스전극(340)보다 상대적으로 높은 위치에 배치됨으로써 온(On) 저항 증가로 인해 소자의 항복전압 특성이 높아지며, 드레인전압이 높아짐에 따라 게이트전압과의 전압차로 인해 발생하는 핀치 오프(Pinch-off) 현상으로 인해 전류가 포화되는 현상을 개선하는 장점이 있다.
컨덕션층(321)은 제2 반도체층(330)과 수평하게 연장 형성되어 제1 면(S1)이 제2 반도체층(330)과 접하는 것으로, 이러한 컨덕션층(321)의 두께는 본 발명의 트랜지스터를 노멀리 오프(Normally OFF; Enhancement-mode, E-mode) 모드 또는 노멀리 온(Normally ON; Depletion-mode, D-mode) 모드의 트랜지스터 소자로 구동할지에 따라 조절될 수 있다.
이러한 컨덕션층(321)의 두께는 50nm 내지 1000nm로 형성되는 것이 바람직하며, 노멀리 오프 모드의 트랜지스터 소자로 구성하기 위해서는 일반적으로 500nm 이하의 두께로 형성된다. 또한, 컨덕션층(321)의 도핑농도는 n형 도펀트가 도핑된 1×1017 atoms/㎤ 내지 1×1019 atoms/㎤ 인 것이 바람직하다.
한편, 소스전극(340)의 컨택저항을 낮추기 위해서는 컨덕션층(321)의 도핑농도를 늘려주는 방향이 유리하지만, 반대로 컨덕션층(321)의 공핍영역의 두께를 강화시키기 위해서는 하기의 식과 같이 도핑농도를 낮추는 방향이 유리하기 때문에, 본 발명에서는 n형 도펀트가 부분적으로 도핑되지 않은 변조된 구조로도 설계될 수 있다.
NA > ND ⇒ Wn > Wp
여기서 NA는 제2 반도체층(330)의 도핑농도, ND는 제1 반도체층(320)의 도핑농도, Wn은 제1 반도체층(320)에 형성되는 공핍층의 두께, Wp는 제2 반도체층(330)에 형성되는 반도체의 두께를 각각 의미한다.
드리프트층(322)은 컨덕션층(321)의 일측에 제2 반도체층(330)과 대향하는 방향으로 수직하게 연장 형성되는 것으로, 이러한 드리프트층(322)의 두께는 0보다 클 수 있으며, 고전압의 고출력 소자 구현을 위해서는 드리프트층(322)의 두께를 늘려주는 것이 필요하다.
통상적으로 갈륨나이트라이드(GaN)계 소자의 경우, 드리프트층(322)의 두께 1㎛ 당 100V 전압을 상승시키는 효과가 있는 것으로 검증된 바 있다. 이에 따라, 1200V 이상의 고출력 소자의 구현을 위해서는 드리프트층(322)의 두께가 10㎛ 이상이 되도록 하는 것이 바람직하다.
제2 반도체층(330)은 제1 도전성과 다른 제2 도전성을 가지고 제1 반도체층(320)의 제1 면(S1)에 접하도록 배치되어 일면이 제1 반도체층(320)에 공핍 영역(Depletion Region)을 형성하는 것으로, 지지기판(310)과 제1 반도체층(320)의 사이에 배치된다.
제2 반도체층(330)은 III족-V족 화합물 반도체로 구현될 수 있다. 즉, 제2 반도체층(330)은 AlxGa1-xN(0≤x≤1)을 포함한 단일층 또는 다중층을 포함할 수 있으며, 제2 반도체층(330)은 p형 도펀트가 첨가되어 p형 특성을 가질 수 있다. 즉, 제2 반도체층(330)은 p-AlxGa1-xN(0≤x≤1) 반도체층(p형 도펀트가 첨가된 GaN 반도체층 또는 p형 도펀트가 첨가된 AlGaN 반도체층)을 포함할 수 있다. 또한, 제2 반도체층(330)은 필요에 따라, 인듐(In), 스칸디늄(Sc) 등의 그룹3족 원소를 합금(Alloy) 또는 도펀트(Dopant) 조성으로 포함할 수 있다.
또한, 제2 반도체층(330)은 제1 반도체층(320)에 형성된 공핍 영역(폭, 두께)의 확대가 용이하도록, 두께는 50nm 내지 1000nm로 형성되는 것이 바람직하고, 도핑농도는 1×1018 atoms/㎤ 내지 1×1020 atoms/㎤ 인 것이 바람직하다.
제2 반도체층(330)의 두께와 도핑농도는 컨덕션층(321)에 생기는 공핍 영역의 폭(두께)을 결정짓는 요소로, MOCVD, MBE 등 사용하는 성장 장비의 특성에 따라 다르게 설계할 수 있다. 한편, 공핍 영역의 폭(두께)가 얇을수록 미세 공정이 필요하게 되므로, 공핍 영역이 최대한 두껍게 형성될 수 있도록 제2 반도체층(330)을 설계하는 것이 바람직하다.
소스전극(340)은 제1 반도체층(320)의 컨덕션층(321)에 전기적으로 연결되는 것으로, 제1 반도체층(320)의 컨덕션층(321)의 제2 면(S2)에 접하도록 배치된다. 이러한 소스전극(340)은 제1 반도체층(320)의 컨덕션층(321)에 오믹접촉하는 물질로 구현될 수 있다. 예를 들면, 제1 반도체층(320)이 n형 도펀트가 첨가되어 n형 특성을 가질 경우, 소스전극(340)은 일함수(Work Function, eV) 값이 상대적으로 작고 공정중(증착 또는/및 열처리)에 그룹5족 질소(Nitrogen) 원소와 화합물을 형성하기에 유리한 금속(Metal), 이들의 합금(Alloy) 또는 질화물(Nitride)을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 이러한 특성을 갖는 대표적인 금속은 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 크롬(Cr), 바나듐(V), 텅스텐(W), 몰리브데늄(Mo), 레늄(Re) 등이 있다.
드레인전극(350)은 제1 반도체층(320)의 드리프트층(322)에 전기적으로 연결되는 것으로, 제1 반도체층(320)의 드리프트층(322)의 제3 면(S3)에 접하도록 배치된다. 이러한 드레인전극(350)은 제1 반도체층(320)의 컨덕션층(321)에 오믹접촉하는 물질로 구현될 수 있다. 예를 들면, 제1 반도체층(320)이 n형 도펀트가 첨가되어 n형 특성을 가질 경우, 드레인전극(350)은 일함수(Work Function, eV) 값이 상대적으로 작고 공정중(증착 또는/및 열처리)에 그룹5족 질소(Nitrogen) 원소와 화합물을 형성하기에 유리한 금속(Metal), 이들의 합금(Alloy) 또는 질화물(Nitride)을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 이러한 특성을 갖는 대표적인 금속은 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 크롬(Cr), 바나듐(V), 텅스텐(W), 몰리브데늄(Mo), 레늄(Re) 등이 있다.
게이트전극(360)은 컨덕션층(321)을 사이에 두고 제2 반도체층(330)과 대향되는 위치에 배치되는 것으로, 후술하는 제1 패시베이션층(370)의 상면에 접하도록 배치된다.
이러한 게이트전극(360)은 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층으로 구성되는 제1 패시베이션층(370) 위에 놓이며, 이러한 제1 패시베이션층(370)과 접착력이 우수한 금속 또는 이들로 이루어진 합금들 중에서 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 이러한 특성을 갖는 대표적인 금속은 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 크롬(Cr), 바나듐(V), 텅스텐(W), 몰리브데늄(Mo), 레늄(Re) 등이 있다.
제1 패시베이션층(370)은 제1 반도체층(320)의 제2 면(S2) 및 제3 면(S3)을 덮는 것으로, 제1 반도체층(320)의 제2 면(S2) 및 제3 면(S3) 상에 배치된다. 제1 패시베이션층(370)은 절연성 물질로 구현될 수 있는데, 예를 들면 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
이러한 제1 패시베이션층(370)에는 소스전극(340)이 삽입되어 배치되도록 컨덕션층(321)의 제2 면(S2)이 개구되는 제1 개구(H1)와, 드레인전극(350)이 삽입되어 배치되도록 드리프트층(322)의 제3 면(S3)이 개구되는 제2 개구(H2)가 형성되는데, 이러한 제1 개구(H1)와 제2 개구(H2)를 통해 소스전극(340)과 드레인전극(350)이 각각 삽입되어 배치된 후 제1 반도체층(320)에 전기적으로 연결될 수 있다.
제2 패시베이션층(380)은 제2 반도체층(330)을 감싸도록 제1 반도체층(320)의 제1 면(S1)을 덮는 것으로, 제2 반도체층(330)을 감싸도록 제1 반도체층(320)과 접착층(390)의 사이에 배치된다. 제2 패시베이션층(380)은 절연물질로 구현될 수 있는데, 예를 들면 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
접착층(390)은 지지기판(310)과 제2 패시베이션층(380)을 서로 접착시키는 것으로, 지지기판(310)과 제2 패시베이션층(380) 사이에 배치된다. 이러한 접착층(390)은 유기 절연물질을 포함할 수 있으며, 투명물질로 구현될 수 있다.
보다 상세하게, SOG(Spin On Glass), HSQ(Hydrogen Silsesquioxane) 등의 유동성을 갖는 산화물(Flowable Oxide; FOx), BCB(Benzocyclobuene), 아크릴, SU-8 폴리머 등을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함할 수 있다. 또한, 트랜지스터 소자가 고방열과 열적 안정성이 요구되는 경우, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화알루미늄(Al2O3), 질화알루미늄(AlN) 등의 세라믹 물질, 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu) 등을 적어도 어느 하나의 물질을 포함할 수 있다.
한편, 접착층(390)은 지지기판(310) 측의 접착층(390)과 제2 패시베이션층(380) 측의 접착층(390)이 서로 접합됨으로써 형성되는데, 지지기판(310)과 제2 패시베이션층(380)이 서로 강한 밀착성을 가지며 접합될 수 있도록 지지기판(310) 측의 접착층(390)과 제2 패시베이션층(380) 측의 접착층(390)의 표면을 각각 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 통해 표면처리하는 것이 바람직하다.
상술한 바와 같은 지지기판(310)과, 제1 반도체층(320)과, 제2 반도체층(330)과, 소스전극(340)과, 드레인전극(350)과, 게이트전극(360)과, 제1 패시베이션층(370)과, 제2 패시베이션층(380)과, 접착층(390)을 포함하는 본 발명의 제3 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터(300)에 따르면, 유기금속화학증착(Metal Organic Chemical Vapor Deposition, MOCVD) 기법을 이용한 재성장 공정 없이, 후막 에피택시(Epitaxy) 성장 기법 및 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 통해 전류 채널 게이트를 형성하고, 동시에 성능이 대폭적으로 개선될 수 있는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터를 제공할 수 있다.
또한, 본 발명에 따르면, 간단한 설계 변경을 통해 MOSFET을 구현할 수 있는 효과가 있다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제3 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드(GaN)계 접합형 전계 효과 트랜지스터의 제조 방법(S300)에 대해 상세히 설명한다.
도 12는 본 발명의 제3 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법의 순서도이고, 도 13 내지 도 14는 본 발명의 제3 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법에 따라 접합형 전계 효과 트랜지스터가 제조되는 과정을 도시한 것이다.
도 12 내지 도 14에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법(S300)은 제1 단계(S301)와, 제2 단계(S302)와, 제3 단계(S303)와, 제4 단계(S304)와, 제5 단계(S305)와, 제6 단계(S306)와, 제7 단계(S307)와, 제8 단계(S308)와, 제9 단계(S309)를 포함한다.
제1 단계(S301)는 성장기판(G) 상에 러프층(R1), 리커버리층(R2), 제1 도전성을 가지는 제1 반도체층(320) 및 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층(330)의 순서대로 에피택시(Epitaxy) 성장시켜 모재(母材)를 준비하는 단계이다.
한편, 도 15에 도시된 바와 같이, 제1 단계(S301)의 모재는 보다 상세하게, 성장기판(G)과, 시딩층(L)과, 러프층(R1)과, 리커버리층(R2)과, 제1 반도체층(320)과, 제2 반도체층(330)과, 드레인전극 접촉층(T1)과, 게이트전극 접촉층(T2)을 포함한다.
이때, 성장기판(G)과, 시딩층(L)과, 러프층(R1)과, 리커버리층(R2)과, 제1 반도체층(320)과, 제2 반도체층(330)과, 드레인전극 접촉층(T1)과, 게이트전극 접촉층(T2)은 상술한 본 발명의 제1 실시예에 따른 상이한 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법(S100)에서의 것과 동일하므로, 중복 설명은 생략한다.
제2 단계(S302)는 제2 반도체층(330) 및 제1 반도체층(320)의 일면을 부분적으로 식각하여 제1 면(S1)을 형성하는 단계이다. 예를 들면, 제2 단계(S302)는 포토 리소그래피 공정 및 식각공정을 통해 제2 반도체층(330) 및 제1 반도체층(320)의 일면을 부분적으로 식각할 수 있다.
제3 단계(S303)는 식각된 상기 제2 반도체층(330)을 감싸도록, 제1 반도체층(320)의 제1 면(S1)을 덮는 제2 패시베이션층(380)을 형성시키는 단계이다. 즉, 제2 패시베이션층(380)은 제2 반도체층(330)을 감싸도록 제1 반도체층(320)의 제1 면(S1)을 덮는 것으로, 제2 반도체층(330)을 감싸도록 제1 반도체층(320)과 접착층(390)의 사이에 배치된다. 제2 패시베이션층(380)은 절연물질로 구현될 수 있는데, 예를 들면 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
제4 단계(S304)는 지지기판(310)의 일면에 접착제를 도포하고, 제2 패시베이션층(380)의 일면에 접착제를 도포한 후 서로 접착시켜 지지기판(310)과 제2 패시베이션층(380) 사이에 접착층(390)을 형성시키는 단계이다. 즉, 접착층(390)은 지지기판(310)과 제2 패시베이션층(380) 사이에 배치된다. 이러한 접착층(390)은 유기 절연물질을 포함할 수 있으며, 투명물질로 구현될 수 있다. 보다 상세하게, SOG(Spin On Glass), HSQ(Hydrogen Silsesquioxane) 등의 유동성을 갖는 산화물(Flowable Oxide; FOx), BCB(Benzocyclobuene), 아크릴, SU-8 폴리머 등을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함할 수 있다. 또한, 트랜지스터 소자가 고방열과 열적 안정성이 요구되는 경우, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화알루미늄(Al2O3), 질화알루미늄(AlN) 등의 세라믹 물질, 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu) 등을 적어도 어느 하나의 물질을 포함할 수 있다. 한편, 접착층(390)은 지지기판(310) 측의 접착층(390)과 제2 패시베이션층(380) 측의 접착층(390)이 서로 접합됨으로써 형성되는데, 지지기판(310)과 제2 패시베이션층(380)이 서로 강한 밀착성을 가지며 접합될 수 있도록 지지기판(310) 측의 접착층(390)과 제2 패시베이션층(380) 측의 접착층(390)의 표면을 각각 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 통해 표면처리하는 것이 바람직하다.
제5 단계(S305)는 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 성장기판(G)을 제거한 후, 러프층(R1)과 리커버리층(R2)을 제거하여 제1 반도체층(320)의 타면을 노출시키는 단계이다. 레이저 리프트 오프 기법이란, 수직형 갈륨나이트라이드계 전력반도체 소자(트랜지스터, 다이오드) 제조를 위해 균일한 광출력 및 빔 프로파일을 갖는 UV 파장 레이저 빔을 투명한 성장기판(G) 후면에 조사하여 에피택시(Epitaxy) 성장된 층을 성장기판(G)으로부터 분리하는 기법이다.
제6 단계(S306)는 제1 반도체층(320)의 타면을 부분적으로 식각하여, 제2 반도체층(330)과 수평하게 연장 형성되어 제1 면(S1)이 제2 반도체층(330)과 접하는 컨덕션층(321)과, 컨덕션층(321)의 일측에 제2 반도체층(330)과 대향하는 방향으로 수직하게 연장 형성되는 드리프트층(322)을 형성시키는 단계이다. 예를 들면, 제6 단계(S306)는 포토 리소그래피 공정 및 식각공정을 통해 제1 반도체층(320)의 타면을 부분적으로 식각할 수 있다.
제7 단계(S307)는 컨덕션층(321)의 제2 면(S2)과 드리프트층(322)의 제3 면(S3)을 감싸도록 식각된 제1 반도체층(320)을 덮는 제1 패시베이션층(370)을 형성시키는 단계이다. 즉, 제1 패시베이션층(370)은 제1 반도체층(320)의 제2 면(S2) 및 제3 면(S3)을 덮는 것으로, 제1 반도체층(320)의 제2 면(S2) 및 제3 면(S3) 상에 배치된다. 제1 패시베이션층(370)은 절연물질로 구현될 수 있는데, 예를 들면 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
제8 단계(S308)는 제1 패시베이션층(370)에 소스전극(340)이 삽입되어 배치되도록 컨덕션층(321)의 제2 면(S2)이 개구되는 제1 개구(H1)와, 제2 패시베이션층(380)에 드레인전극(350)이 삽입되어 배치되도록 드리프트층(322)의 제3 면(S3)이 개구되는 제2 개구(H2)를 형성시키는 단계이다.
제9 단계(S309)는 제1 개구(H1)에 소스전극(340)을 삽입하여 배치시키고, 제2 개구(H2)에 드레인전극(350)을 삽입하여 배치시키며, 제1 패시베이션층(370)의 상면에 접하도록 게이트전극을 배치시키는 단계이다.
여기서 소스전극(340)은 제1 반도체층(320)의 컨덕션층(321)에 전기적으로 연결되는 것으로, 제1 반도체층(320)의 컨덕션층(321)의 제2 면(S2)에 접하도록 배치된다. 이러한 소스전극(340)은 제1 반도체층(320)의 컨덕션층(321)에 오믹접촉하는 물질로 구현될 수 있다. 예를 들면, 제1 반도체층(320)이 n형 도펀트가 첨가되어 n형 특성을 가질 경우, 소스전극(340)은 일함수(Work Function, eV) 값이 상대적으로 작고 공정중(증착 또는/및 열처리)에 그룹5족 질소(Nitrogen) 원소와 화합물을 형성하기에 유리한 금속(Metal), 이들의 합금(Alloy) 또는 질화물(Nitride)을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 이러한 특성을 갖는 대표적인 금속은 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 크롬(Cr), 바나듐(V), 텅스텐(W), 몰리브데늄(Mo), 레늄(Re) 등이 있다.
또한, 드레인전극(350)은 제1 반도체층(320)의 드리프트층(322)에 전기적으로 연결되는 것으로, 제1 반도체층(320)의 드리프트층(322)의 제3 면(S3)에 접하도록 배치된다. 이러한 드레인전극(350)은 제1 반도체층(320)의 컨덕션층(321)에 오믹접촉하는 물질로 구현될 수 있다. 예를 들면, 제1 반도체층(320)이 n형 도펀트가 첨가되어 n형 특성을 가질 경우, 드레인전극(350)은 일함수(Work Function, eV) 값이 상대적으로 작고 공정중(증착 또는/및 열처리)에 그룹5족 질소(Nitrogen) 원소와 화합물을 형성하기에 유리한 금속(Metal), 이들의 합금(Alloy) 또는 질화물(Nitride)을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 이러한 특성을 갖는 대표적인 금속은 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 크롬(Cr), 바나듐(V), 텅스텐(W), 몰리브데늄(Mo), 레늄(Re) 등이 있다.
또한, 게이트전극(360)은 컨덕션층(321)을 사이에 두고 제2 반도체층(330)과 대향되는 위치에 배치되는 것으로, 후술하는 제1 패시베이션층(370)의 상면에 접하도록 배치된다.
이러한 게이트전극(360)은 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층으로 구성되는 제1 패시베이션층(370) 위에 놓이며, 이러한 제1 패시베이션층(370)과 접착력이 우수한 금속 또는 이들로 이루어진 합금들 중에서 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 이러한 특성을 갖는 대표적인 금속은 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 크롬(Cr), 바나듐(V), 텅스텐(W), 몰리브데늄(Mo), 레늄(Re) 등이 있다.
상술한 바와 같은 제1 단계(S301)와, 제2 단계(S302)와, 제3 단계(S303)와, 제4 단계(S304)와, 제5 단계(S305)와, 제6 단계(S306)와, 제7 단계(S307)와, 제8 단계(S308)와, 제9 단계(S309)를 포함하는 본 발명의 제3 실시예에 따른 상이한 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법(S300)에 따르면, 유기금속화학증착(Metal Organic Chemical Vapor Deposition, MOCVD) 기법을 이용한 재성장 공정 없이, 후막 에피택시(Epitaxy) 성장 기법 및 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 통해 전류 채널 게이트를 형성하고, 동시에 성능이 대폭적으로 개선될 수 있는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법을 제공할 수 있다.
또한, 본 발명에 따르면, 간단한 설계 변경을 통해 MOSFET을 구현할 수 있는 효과가 있다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제4 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드(GaN)계 접합형 전계 효과 트랜지스터(400)에 대해 상세히 설명한다.
도 15는 본 발명의 제4 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터를 도시한 것이다.
도 15에 도시된 바와 같이, 본 발명의 제4 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드(GaN)계 접합형 전계 효과 트랜지스터(400)는 지지기판(410)과, 제1 반도체층(420)과, 제2 반도체층(431)과, 제3 반도체층(432)과, 소스전극(440)과, 드레인전극(450)과, 제1 게이트전극(461)과, 제2 게이트전극(462)과, 제1 패시베이션층(470)과, 제2 패시베이션층(480)과, 접착층(490)을 포함한다.
지지기판(410)은 제1 반도체층(420) 및 제2 반도체층(431)을 지탱(Support)하는 것으로, 일면에 제1 반도체층(420)이 배치된다. 이러한 지지기판(410)은 투명기판일 수 있으며, 예를 들면, 용도에 따라 0.1mm 내지 3mm의 두께를 갖는 투명기판일 수 있다. 또한, 지지기판(410)은 실리콘(Si), 탄화실리콘(SiC), 질화실리콘(SiNx), 질화알루미늄(AlN), DLC(Diamon Like Carbon), 금속(Metal) 또는 합금(Alloy), 유리(Glass), 폴리이미드(Polyimide), 플라스틱(Plastic)을 포함하는 물질 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 또한, 실리콘(Si), 탄화실리콘(SiC), 질화실리콘(SiNx), 질화알루미늄(AlN) 지지기판(410)들은 단결정(Single Crystal) 미세조직체가 바람직하지만, 소결(Sintering) 공정을 거친 다결정(Poly Crystal) 미세조직체이어도 무방하다. 또한, 지지기판(410)은 경우에 따라, 다층으로 구성된 고방열의 라미네이트 복합체(Laminate Composite)의 적층 구조일 수 있으며, 대표적인 라미네이트 복합체는 수직방향으로 전기전도성(Electrically Conductivity)을 갖는 CMC(Cu/Mo/Cu), CIC(Cu/Invar/Cu) 등의 구조가 있고, 수직방향으로 비전기전도성(Electrically Non-conductivity)을 갖는 CCC(Cu/Ceramic/Cu) 구조가 있는데 여기서 Ceramic 물질은 질화알루미늄(AlN), 산화알루미늄(Al2O3), 질화실리콘(SiNx) 등일 수 있다.
제1 반도체층(420)은 제1 도전성을 가지는 것으로, 지지기판(410)의 일면에 배치된다.
제1 반도체층(420)은 III족-V족 화합물 반도체로 구현될 수 있다. 즉, 제1 반도체층(420)은 AlxGa1-xN(0≤x≤1)을 포함한 단일층 또는 다중층을 포함할 수 있으며, n형 도펀트(n-type dopant)가 첨가되거나 비의도적으로 도핑(Unintentionally Doped, UID)되어 n형 특성을 가질 수 있다. 또한, 제1 반도체층(420)은 필요에 따라, 인듐(In), 스칸디늄(Sc) 등의 그룹3족 원소를 합금(Alloy) 또는 도펀트(Dopant) 조성으로 포함할 수 있다.
제1 반도체층(420)은 보다 상세하게, 컨덕션층(421)(Conduction Layer)과, 드리프트층(422)(Drift Layer)을 포함하는데, 이때 컨덕션층(421)의 지지기판(410)을 향하는 면인 제1 면(S1)과, 컨덕션층(121)의 지지기판(410)과 대향하는 면인 제2 면(S2)과, 드리프트층(422)의 지지기판(410)과 대향하는 면인 제3 면(S3)을 포함한다.
이때, 제1 면(S1)으로부터 제3 면(S3)까지의 길이는, 제1 면(S1)으로부터 제2 면(S2)까지의 길이보다 길게 형성될 수 있으며, 이는 후술하는 드레인전극(450)이 드리프트층(422)의 제3 면(S3)에 배치되어 소스전극(440)보다 상대적으로 높은 위치에 배치될 수 있음을 의미한다.
즉, 드레인전극(450)이 소스전극(440)보다 상대적으로 높은 위치에 배치됨으로써 온(On) 저항 증가로 인해 소자의 항복전압 특성이 높아지며, 드레인전압이 높아짐에 따라 게이트전압과의 전압차로 인해 발생하는 핀치 오프(Pinch-off) 현상으로 인해 전류가 포화되는 현상을 개선하는 장점이 있다.
컨덕션층(421)은 제2 반도체층(431)과 수평하게 연장 형성되어 제1 면(S1)이 제2 반도체층(431)과 접하는 것으로, 이러한 컨덕션층(421)의 두께는 본 발명의 트랜지스터를 노멀리 오프(Normally OFF; Enhancement-mode, E-mode) 모드 또는 노멀리 온(Normally ON; Depletion-mode, D-mode) 모드의 트랜지스터 소자로 구동할지에 따라 조절될 수 있다.
이러한 컨덕션층(421)의 두께는 50nm 내지 1000nm로 형성되는 것이 바람직하며, 노멀리 오프 모드의 트랜지스터 소자로 구성하기 위해서는 일반적으로 500nm 이하의 두께로 형성된다. 또한, 컨덕션층(421)의 도핑농도는 n형 도펀트가 도핑된 1×1017 atoms/㎤ 내지 1×1019 atoms/㎤ 인 것이 바람직하다.
한편, 소스전극(440)의 컨택저항을 낮추기 위해서는 컨덕션층(421)의 도핑농도를 늘려주는 방향이 유리하지만, 반대로 컨덕션층(421)의 공핍영역의 두께를 강화시키기 위해서는 하기의 식과 같이 도핑농도를 낮추는 방향이 유리하기 때문에, 본 발명에서는 n형 도펀트가 부분적으로 도핑되지 않은 변조된 구조로도 설계될 수 있다.
NA > ND ⇒ Wn > Wp
여기서 NA는 제2 반도체층(430)의 도핑농도, ND는 제1 반도체층(420)의 도핑농도, Wn은 제1 반도체층(420)에 형성되는 공핍층의 두께, Wp는 제2 반도체층(430)에 형성되는 반도체의 두께를 각각 의미한다.
드리프트층(422)은 컨덕션층(421)의 일측에 제2 반도체층(431)과 대향하는 방향으로 수직하게 연장 형성되는 것으로, 이러한 드리프트층(422)의 두께는 0보다 클 수 있으며, 고전압의 고출력 소자 구현을 위해서는 드리프트층(422)의 두께를 늘려주는 것이 필요하다.
통상적으로 갈륨나이트라이드(GaN)계 소자의 경우, 드리프트층(422)의 두께 1㎛ 당 100V 전압을 상승시키는 효과가 있는 것으로 검증된 바 있다. 이에 따라, 1200V 이상의 고출력 소자의 구현을 위해서는 드리프트층(422)의 두께가 10㎛ 이상이 되도록 하는 것이 바람직하다.
제2 반도체층(431)은 제1 도전성과 다른 제2 도전성을 가지고 제1 반도체층(420)의 제1 면(S1)에 접하도록 배치되어 일면이 제1 반도체층(420)에 공핍 영역(Depletion Region)을 형성하는 것으로, 지지기판(410)과 제1 반도체층(420)의 사이에 배치된다.
제2 반도체층(431)은 III족-V족 화합물 반도체로 구현될 수 있다. 즉, 제2 반도체층(431)은 AlxGa1-xN(0≤x≤1)을 포함한 단일층 또는 다중층을 포함할 수 있으며, 제2 반도체층(431)은 p형 도펀트가 첨가되어 p형 특성을 가질 수 있다. 즉, 제2 반도체층(431)은 p-AlxGa1-xN(0≤x≤1) 반도체층(p형 도펀트가 첨가된 GaN 반도체층 또는 p형 도펀트가 첨가된 AlGaN 반도체층)을 포함할 수 있다. 또한, 제2 반도체층(431)은 필요에 따라, 인듐(In), 스칸디늄(Sc) 등의 그룹3족 원소를 합금(Alloy) 또는 도펀트(Dopant) 조성으로 포함할 수 있다.
또한, 제2 반도체층(431)은 제1 반도체층(420)에 형성된 공핍 영역(폭, 두께)의 확대가 용이하도록, 두께는 50nm 내지 1000nm로 형성되는 것이 바람직하고, 도핑농도는 1×1018 atoms/㎤ 내지 1×1020 atoms/㎤ 인 것이 바람직하다.
제2 반도체층(431)의 두께와 도핑농도는 컨덕션층(421)에 생기는 공핍 영역의 폭(두께)을 결정짓는 요소로, MOCVD, MBE 등 사용하는 성장 장비의 특성에 따라 다르게 설계할 수 있다. 한편, 공핍 영역의 폭(두께)가 얇을수록 미세 공정이 필요하게 되므로, 공핍 영역이 최대한 두껍게 형성될 수 있도록 제2 반도체층(431)을 설계하는 것이 바람직하다.
소스전극(440)은 제1 반도체층(420)의 컨덕션층(421)에 전기적으로 연결되는 것으로, 제1 반도체층(420)의 컨덕션층(421)의 제2 면(S2)에 접하도록 배치된다. 이러한 소스전극(440)은 제1 반도체층(420)의 컨덕션층(421)에 오믹접촉하는 물질로 구현될 수 있다. 예를 들면, 제1 반도체층(420)이 n형 도펀트가 첨가되어 n형 특성을 가질 경우, 소스전극(440)은 일함수(Work Function, eV) 값이 상대적으로 작고 공정중(증착 또는/및 열처리)에 그룹5족 질소(Nitrogen) 원소와 화합물을 형성하기에 유리한 금속(Metal), 이들의 합금(Alloy) 또는 질화물(Nitride)을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 이러한 특성을 갖는 대표적인 금속은 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 크롬(Cr), 바나듐(V), 텅스텐(W), 몰리브데늄(Mo), 레늄(Re) 등이 있다.
드레인전극(450)은 제1 반도체층(420)의 드리프트층(422)에 전기적으로 연결되는 것으로, 제1 반도체층(420)의 드리프트층(422)의 제3 면(S3)에 접하도록 배치된다. 이러한 드레인전극(450)은 제1 반도체층(420)의 컨덕션층(421)에 오믹접촉하는 물질로 구현될 수 있다. 예를 들면, 제1 반도체층(420)이 n형 도펀트가 첨가되어 n형 특성을 가질 경우, 드레인전극(450)은 일함수(Work Function, eV) 값이 상대적으로 작고 공정중(증착 또는/및 열처리)에 그룹5족 질소(Nitrogen) 원소와 화합물을 형성하기에 유리한 금속(Metal), 이들의 합금(Alloy) 또는 질화물(Nitride)을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 이러한 특성을 갖는 대표적인 금속은 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 크롬(Cr), 바나듐(V), 텅스텐(W), 몰리브데늄(Mo), 레늄(Re) 등이 있다.
제1 게이트전극(461)은 제2 반도체층(431)에 전기적으로 연결된 것으로, 지지기판(410)과 제2 반도체층(431)의 사이에 배치되어 제2 반도체층(431)의 타면에 접하도록 배치된다. 이러한 제1 게이트전극(461)은 우선적으로 제2 반도체층(431)에 오믹접촉하는 물질로 구현하는 것이 바람직하다. 예를 들면, 제2 반도체층(431)이 p형 도펀트가 첨가되어 p형 특성을 가질 경우, 제1 게이트전극(461)은 일함수(Work Function, eV) 값이 상대적으로 크고 공정중(증착 또는/및 열처리)에 그룹3족 원소와 화합물을 형성하기에 유리한 금속(Metal), 이들의 합금(Alloy) 또는 산화물(Oxide)을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 이러한 특성을 갖는 대표적인 금속은 팔라듐(Pd), 니켈(Ni), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 로듐(Rh) 등이 있다.
또한, 필요에 따라 제1 게이트전극(461)은 제2 반도체층(431)에 쇼트키접촉(Schottky Contact)하는 물질로 구현될 수도 있다. 예를 들면, 제1 게이트전극(461)은 일함수(Work Function, eV) 값이 상대적으로 작고 공정중(증착 또는/및 열처리)에 그룹5족 질소(Nitrogen) 원소와 화합물을 형성하기에 유리한 금속(Metal), 이들의 합금(Alloy) 또는 질화물(Nitride)을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 이러한 특성을 갖는 대표적인 금속은 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 크롬(Cr), 바나듐(V), 텅스텐(W), 몰리브데늄(Mo), 레늄(Re) 등이 있다.
한편, 기존의 트랜지스터의 구조에서는, 하나의 면에 제1 게이트전극(461)과 소스전극(440)이 함께 존재할 경우, 전기적 단락을 위해 기 설정된 거리를 가지고 분리되어 있어야 했으나, 본 발명은 컨덕션층(421)의 제1 면(S1)과, 제1 면(S1)에 대향되는 제2 면(S2)에 각각 제1 게이트전극(461)과 소스전극(440)이 분리되어 형성되므로, 제1 게이트전극(461)과 제2 반도체층(431)의 위치는 제1 면(S1)에 특별한 위치제한 없이 설계될 수 있는 장점이 있다.
제2 게이트전극(462)은 컨덕션층(421)을 사이에 두고 제2 반도체층(431)과 대향되는 위치에 배치되어 제1 반도체층(420)의 컨덕션층(421)에 전기적으로 연결되는 것으로, 제1 반도체층(420)의 컨덕션층(421)의 제2 면(S2)에 접하도록 배치된다.
이러한 제2 게이트전극(462)은 제1 반도체층(230)에 쇼트키접촉(Schottky Contact)하는 물질로 구현될 수 있다. 예를 들면, 제2 게이트전극(462)은 일함수(Work Function, eV) 값이 상대적으로 크고 공정중(증착 또는/및 열처리)에 그룹3족 원소와 화합물을 형성하기에 유리한 금속(Metal), 이들의 합금(Alloy) 또는 산화물(Oxide)을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 이러한 특성을 갖는 대표적인 금속은 팔라듐(Pd), 니켈(Ni), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 로듐(Rh) 등이 있다.
제1 패시베이션층(470)은 제1 반도체층(420)의 제2 면(S2) 및 제3 면(S3)을 덮는 것으로, 제1 반도체층(420)의 제2 면(S2) 및 제3 면(S3) 상에 배치된다. 제1 패시베이션층(470)은 절연성 물질로 구현될 수 있는데, 예를 들면 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
이러한 제1 패시베이션층(470)에는 소스전극(440)이 삽입되어 배치되도록 컨덕션층(421)의 제2 면(S2)이 개구되는 제1 개구(H1)와, 드레인전극(450)이 삽입되어 배치되도록 드리프트층(422)의 제3 면(S3)이 개구되는 제2 개구(H2)와, 제2 게이트전극(462)이 삽입되어 배치되도록 컨덕션층(421)의 제2 면(S2)이 개구되는 삽입개구(PH)가 형성되는데, 이러한 제1 개구(H1), 제2 개구(H2) 및 삽입개구(PH)를 통해 소스전극(440), 드레인전극(450) 및 제2 게이트전극(462)이 각각 삽입되어 배치된 후 제1 반도체층(420)에 전기적으로 연결될 수 있다.
제3 반도체층(432)은 공핍영역의 두께를 강화시키기 위해 컨덕션층(421)의 내부에 삽입되어 배치되는 것으로, 컨덕션층(421)의 제2 면(S2) 측에 제2 게이트전극(462)과 접하도록 삽입되어 배치된다.
이러한 제3 반도체층(432)은 마그네슘이 분산된 질화갈륨(Mg diffused GaN)을 포함하는 단일층 또는 다중층을 포함할 수 있으며, 에피택시로 재성장한 층이 아닌 제2 반도체층(431) 내에 부분적으로 삽입된 구조로 형성될 수 있다.
이러한 제3 반도체층(432)에 따르면, 공핍영역의 두께가 강화되는 효과가 있으며, Normally-OFF 구동을 위한 컨덕션층의 두께를 늘려줄 수 있으므로, Remain GaN Etching 공정 마진의 확보가 유리한 장점이 있다.
제2 패시베이션층(480)은 제2 반도체층(431)과 제1 게이트전극(461)을 감싸도록 제1 반도체층(420)의 제1 면(S1)을 덮는 것으로, 제2 반도체층(431)과 제1 게이트전극(461)을 감싸도록 제1 반도체층(420)과 접착층(490)의 사이에 배치된다. 제2 패시베이션층(480)은 절연물질로 구현될 수 있는데, 예를 들면 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
이러한 제2 패시베이션층(480)에는 제1 게이트전극(461)의 일면이 노출되도록 개구되는 제3 개구(H3)가 형성될 수 있다. 이러한 제3 개구(H3)에는 접착층(490)이 침투하여 제1 게이트전극(461)에 접촉될 수 있다.
접착층(490)은 지지기판(410)과 제2 패시베이션층(480)을 서로 접착시키는 것으로, 지지기판(410)과 제2 패시베이션층(480) 사이에 배치된다. 이러한 접착층(490)은 유기 절연물질을 포함할 수 있으며, 투명물질로 구현될 수 있다.
보다 상세하게, SOG(Spin On Glass), HSQ(Hydrogen Silsesquioxane) 등의 유동성을 갖는 산화물(Flowable Oxide; FOx), BCB(Benzocyclobuene), 아크릴, SU-8 폴리머 등을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함할 수 있다. 또한, 트랜지스터 소자가 고방열과 열적 안정성이 요구되는 경우, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화알루미늄(Al2O3), 질화알루미늄(AlN) 등의 세라믹 물질, 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu) 등을 적어도 어느 하나의 물질을 포함할 수 있다.
한편, 접착층(490)은 지지기판(410) 측의 접착층(490)과 제2 패시베이션층(480) 측의 접착층(490)이 서로 접합됨으로써 형성되는데, 지지기판(410)과 제2 패시베이션층(480)이 서로 강한 밀착성을 가지며 접합될 수 있도록 지지기판(410) 측의 접착층(490)과 제2 패시베이션층(480) 측의 접착층(490)의 표면을 각각 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 통해 표면처리하는 것이 바람직하다.
상술한 바와 같은 지지기판(410)과, 제1 반도체층(420)과, 제2 반도체층(431)과, 소스전극(440)과, 드레인전극(450)과, 제1 게이트전극(461)과, 제2 게이트전극(462)과, 제1 패시베이션층(470)과, 제2 패시베이션층(480)과, 접착층(490)을 포함하는 본 발명의 제4 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터(400)에 따르면, 유기금속화학증착(Metal Organic Chemical Vapor Deposition, MOCVD) 기법을 이용한 재성장 공정 없이, 후막 에피택시(Epitaxy) 성장 기법 및 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 통해 전류 채널 게이트를 형성하고, 동시에 성능이 대폭적으로 개선될 수 있는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터를 제공할 수 있다.
또한, 본 발명에 따르면, 제3 반도체층(432)에 의해 공핍영역의 두께가 강화되는 효과가 있다. 이에 따라, Normally-OFF 구동을 위한 컨덕션층(221)의 두께를 늘려줄 수 있으므로, Remain GaN Etching 공정의 마진 확보가 유리한 장점이 있다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제5 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드(GaN)계 접합형 전계 효과 트랜지스터(500)에 대해 상세히 설명한다.
도 16은 본 발명의 제5 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터를 도시한 것이다.
도 16에 도시된 바와 같이, 본 발명의 제5 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드(GaN)계 접합형 전계 효과 트랜지스터(500)는 지지기판(510)과, 제1 반도체층(520)과, 제2 반도체층(530)과, 소스전극(540)과, 드레인전극(550)과, 제1 게이트전극(561)과, 제2 게이트전극(562)과, 제1 패시베이션층(570)과, 제2 패시베이션층(580)과, 접착층(590)을 포함한다.
지지기판(510)은 제1 반도체층(520) 및 제2 반도체층(530)을 지탱(Support)하는 것으로, 일면에 제1 반도체층(520)이 배치된다. 이러한 지지기판(510)은 투명기판일 수 있으며, 예를 들면, 용도에 따라 0.1mm 내지 3mm의 두께를 갖는 투명기판일 수 있다. 또한, 지지기판(510)은 실리콘(Si), 탄화실리콘(SiC), 질화실리콘(SiNx), 질화알루미늄(AlN), DLC(Diamon Like Carbon), 금속(Metal) 또는 합금(Alloy), 유리(Glass), 폴리이미드(Polyimide), 플라스틱(Plastic)을 포함하는 물질 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 또한, 실리콘(Si), 탄화실리콘(SiC), 질화실리콘(SiNx), 질화알루미늄(AlN) 지지기판(510)들은 단결정(Single Crystal) 미세조직체가 바람직하지만, 소결(Sintering) 공정을 거친 다결정(Poly Crystal) 미세조직체이어도 무방하다. 또한, 지지기판(510)은 경우에 따라, 다층으로 구성된 고방열의 라미네이트 복합체(Laminate Composite)의 적층 구조일 수 있으며, 대표적인 라미네이트 복합체는 수직방향으로 전기전도성(Electrically Conductivity)을 갖는 CMC(Cu/Mo/Cu), CIC(Cu/Invar/Cu) 등의 구조가 있고, 수직방향으로 비전기전도성(Electrically Non-conductivity)을 갖는 CCC(Cu/Ceramic/Cu) 구조가 있는데 여기서 Ceramic 물질은 질화알루미늄(AlN), 산화알루미늄(Al2O3), 질화실리콘(SiNx) 등일 수 있다.
제1 반도체층(520)은 제1 도전성을 가지는 것으로, 지지기판(510)의 일면에 배치된다.
제1 반도체층(520)은 III족-V족 화합물 반도체로 구현될 수 있다. 즉, 제1 반도체층(520)은 AlxGa1-xN(0≤x≤1)을 포함한 단일층 또는 다중층을 포함할 수 있으며, n형 도펀트(n-type dopant)가 첨가되거나 비의도적으로 도핑(Unintentionally Doped, UID)되어 n형 특성을 가질 수 있다. 또한, 제1 반도체층(520)은 필요에 따라, 인듐(In), 스칸디늄(Sc) 등의 그룹3족 원소를 합금(Alloy) 또는 도펀트(Dopant) 조성으로 포함할 수 있다.
제1 반도체층(520)은 보다 상세하게, 컨덕션층(521)(Conduction Layer)과, 드리프트층(522)(Drift Layer)을 포함하는데, 이때 컨덕션층(521)의 지지기판(510)을 향하는 면인 제1 면(S1)과, 컨덕션층(521)의 지지기판(510)과 대향하는 면인 제2 면(S2)과, 드리프트층(522)의 지지기판(510)과 대향하는 면인 제3 면(S3)을 포함한다.
이때, 제1 면(S1)으로부터 제3 면(S3)까지의 길이는, 제1 면(S1)으로부터 제2 면(S2)까지의 길이보다 길게 형성될 수 있으며, 이는 후술하는 드레인전극(550)이 드리프트층(522)의 제3 면(S3)에 배치되어 소스전극(540)보다 상대적으로 높은 위치에 배치될 수 있음을 의미한다.
즉, 드레인전극(550)이 소스전극(540)보다 상대적으로 높은 위치에 배치됨으로써 온(On) 저항 증가로 인해 소자의 항복전압 특성이 높아지며, 드레인전압이 높아짐에 따라 게이트전압과의 전압차로 인해 발생하는 핀치 오프(Pinch-off) 현상으로 인해 전류가 포화되는 현상을 개선하는 장점이 있다.
컨덕션층(521)은 제2 반도체층(530)과 수평하게 연장 형성되어 제1 면(S1)이 제2 반도체층(530)과 접하는 것으로, 이러한 컨덕션층(521)의 두께는 본 발명의 트랜지스터를 노멀리 오프(Normally OFF; Enhancement-mode, E-mode) 모드 또는 노멀리 온(Normally ON; Depletion-mode, D-mode) 모드의 트랜지스터 소자로 구동할지에 따라 조절될 수 있다.
이러한 컨덕션층(521)의 두께는 50nm 내지 1000nm로 형성되는 것이 바람직하며, 노멀리 오프 모드의 트랜지스터 소자로 구성하기 위해서는 일반적으로 500nm 이하의 두께로 형성된다. 또한, 컨덕션층(521)의 도핑농도는 n형 도펀트가 도핑된 1×1017 atoms/㎤ 내지 1×1019 atoms/㎤ 인 것이 바람직하다.
한편, 소스전극(540)의 컨택저항을 낮추기 위해서는 컨덕션층(521)의 도핑농도를 늘려주는 방향이 유리하지만, 반대로 컨덕션층(521)의 공핍영역의 두께를 강화시키기 위해서는 하기의 식과 같이 도핑농도를 낮추는 방향이 유리하기 때문에, 본 발명에서는 n형 도펀트가 부분적으로 도핑되지 않은 변조된 구조로도 설계될 수 있다.
NA > ND ⇒ Wn > Wp
여기서 NA는 제2 반도체층(530)의 도핑농도, ND는 제1 반도체층(520)의 도핑농도, Wn은 제1 반도체층(520)에 형성되는 공핍층의 두께, Wp는 제2 반도체층(530)에 형성되는 반도체의 두께를 각각 의미한다.
드리프트층(522)은 컨덕션층(521)의 일측에 제2 반도체층(530)과 대향하는 방향으로 수직하게 연장 형성되는 것으로, 이러한 드리프트층(522)의 두께는 0보다 클 수 있으며, 고전압의 고출력 소자 구현을 위해서는 드리프트층(522)의 두께를 늘려주는 것이 필요하다.
통상적으로 갈륨나이트라이드(GaN)계 소자의 경우, 드리프트층(522)의 두께 1㎛ 당 100V 전압을 상승시키는 효과가 있는 것으로 검증된 바 있다. 이에 따라, 1200V 이상의 고출력 소자의 구현을 위해서는 드리프트층(522)의 두께가 10㎛ 이상이 되도록 하는 것이 바람직하다.
제2 반도체층(530)은 제1 도전성과 다른 제2 도전성을 가지고 제1 반도체층(520)의 제1 면(S1)에 접하도록 배치되되, 복수로 마련되어 기 설정된 간격으로 이격되어 배치됨으로써 일면이 제1 반도체층(520)에 공핍 영역(Depletion Region)을 형성하는 것으로, 지지기판(510)과 제1 반도체층(520)의 사이에 배치된다.
제2 반도체층(530)은 III족-V족 화합물 반도체로 구현될 수 있다. 즉, 제2 반도체층(530)은 AlxGa1-xN(0≤x≤1)을 포함한 단일층 또는 다중층을 포함할 수 있으며, 제2 반도체층(530)은 p형 도펀트가 첨가되어 p형 특성을 가질 수 있다. 즉, 제2 반도체층(530)은 p-AlxGa1-xN(0≤x≤1) 반도체층(p형 도펀트가 첨가된 GaN 반도체층 또는 p형 도펀트가 첨가된 AlGaN 반도체층)을 포함할 수 있다. 또한, 제2 반도체층(530)은 필요에 따라, 인듐(In), 스칸디늄(Sc) 등의 그룹3족 원소를 합금(Alloy) 또는 도펀트(Dopant) 조성으로 포함할 수 있다.
또한, 제2 반도체층(530)은 제1 반도체층(520)에 형성된 공핍 영역(폭, 두께)의 확대가 용이하도록, 두께는 50nm 내지 1000nm로 형성되는 것이 바람직하고, 도핑농도는 1×1018 atoms/㎤ 내지 1×1020 atoms/㎤ 인 것이 바람직하다.
제2 반도체층(530)의 두께와 도핑농도는 컨덕션층(521)에 생기는 공핍 영역의 폭(두께)을 결정짓는 요소로, MOCVD, MBE 등 사용하는 성장 장비의 특성에 따라 다르게 설계할 수 있다. 한편, 공핍 영역의 폭(두께)가 얇을수록 미세 공정이 필요하게 되므로, 공핍 영역이 최대한 두껍게 형성될 수 있도록 제2 반도체층(530)을 설계하는 것이 바람직하다.
한편, 상술한 복수의 제2 반도체층(530)은 예를 들면, 제1 부(531)와, 제2 부(532)를 포함할 수 있다.
제1 부(531)는 제1 반도체층(520)의 제1 면(S1)에 접하도록 배치되어 일면이 제1 반도체층(520)에 공핍 영역(Depletion Region)을 형성하는 것으로, 지지기판(510)과 제1 반도체층(520)의 사이에 배치되되, 타면에 후술하는 제1 게이트전극(561)이 접하도록 배치된다.
제2 부(532)는 제1 부(531)로부터 기 설정된 간격으로 이격되어 배치되되, 제1 반도체층(520)의 제1 면(S1)에 접하도록 배치되어 일면이 제1 반도체층(520)에 공핍 영역(Depletion Region)을 형성하는 것으로, 지지기판(510)과 제1 반도체층(520)의 사이에 배치되되, 타면에 후술하는 제2 게이트전극(562)이 접하도록 배치된다.
소스전극(540)은 제1 반도체층(520)의 컨덕션층(521)에 전기적으로 연결되는 것으로, 제1 반도체층(520)의 컨덕션층(521)의 제2 면(S2)에 접하도록 배치된다. 이러한 소스전극(540)은 제1 반도체층(520)의 컨덕션층(521)에 오믹접촉하는 물질로 구현될 수 있다. 예를 들면, 제1 반도체층(520)이 n형 도펀트가 첨가되어 n형 특성을 가질 경우, 소스전극(540)은 일함수(Work Function, eV) 값이 상대적으로 작고 공정중(증착 또는/및 열처리)에 그룹5족 질소(Nitrogen) 원소와 화합물을 형성하기에 유리한 금속(Metal), 이들의 합금(Alloy) 또는 질화물(Nitride)을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 이러한 특성을 갖는 대표적인 금속은 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 크롬(Cr), 바나듐(V), 텅스텐(W), 몰리브데늄(Mo), 레늄(Re) 등이 있다.
드레인전극(550)은 제1 반도체층(520)의 드리프트층(522)에 전기적으로 연결되는 것으로, 제1 반도체층(520)의 드리프트층(522)의 제3 면(S3)에 접하도록 배치된다. 이러한 드레인전극(550)은 제1 반도체층(520)의 컨덕션층(521)에 오믹접촉하는 물질로 구현될 수 있다. 예를 들면, 제1 반도체층(520)이 n형 도펀트가 첨가되어 n형 특성을 가질 경우, 드레인전극(550)은 일함수(Work Function, eV) 값이 상대적으로 작고 공정중(증착 또는/및 열처리)에 그룹5족 질소(Nitrogen) 원소와 화합물을 형성하기에 유리한 금속(Metal), 이들의 합금(Alloy) 또는 질화물(Nitride)을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 이러한 특성을 갖는 대표적인 금속은 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 크롬(Cr), 바나듐(V), 텅스텐(W), 몰리브데늄(Mo), 레늄(Re) 등이 있다.
게이트전극은 복수로 마련되어, 복수의 제2 반도체층의 타면에 각각 접하도록 배치되는 것으로, 지지기판과 제2 반도체층의 사이에 배치된다.
한편, 상술한 복수의 게이트전극(560)은 예를 들면, 제1 게이트전극(561)과, 제2 게이트전극(562)를 포함할 수 있다.
제1 게이트전극(561)은 제2 반도체층(530)의 제1 부(531)에 전기적으로 연결된 것으로, 지지기판(510)과 제1 부(531)의 사이에 배치되어 제1 부(531)의 타면에 접하도록 배치된다.
제2 게이트전극(562)은 제2 반도체층(530)의 제2 부(532)에 전기적으로 연결된 것으로, 지지기판(510)과 제2 부(532)의 사이에 배치되어 제2 부(532)의 타면에 접하도록 배치된다.
한편, 본 실시예에서는 제1 부(531) 및 제2 부(532)와, 이에 각각 접하는 제1 게이트전극(561) 및 제2 게이트전극(562)을 예로 설명하였으나, 제2 반도체층은 필요에 따라 3개 이상의 복수의 부(제3 부, 제4 부, 제5 부 ... 제n 부)를 포함할 수 있으며, 이에 각각 접하는 게이트전극은 3개 이상의 복수로 마련(제3 게이트전극, 제4 게이트전극, 제5 게이트전극 ... 제n 게이트전극)될 수도 있다.
한편, 게이트전극(560)은 우선적으로 제2 반도체층(530)에 오믹접촉하는 물질로 구현하는 것이 바람직하다. 예를 들면, 제2 반도체층(530)이 p형 도펀트가 첨가되어 p형 특성을 가질 경우, 게이트전극(560)은 일함수(Work Function, eV) 값이 상대적으로 크고 공정중(증착 또는/및 열처리)에 그룹3족 원소와 화합물을 형성하기에 유리한 금속(Metal), 이들의 합금(Alloy) 또는 산화물(Oxide)을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 이러한 특성을 갖는 대표적인 금속은 팔라듐(Pd), 니켈(Ni), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 로듐(Rh) 등이 있다.
또한, 필요에 따라 게이트전극(560)은 제2 반도체층(530)에 쇼트키접촉(Schottky Contact)하는 물질로 구현될 수도 있다. 예를 들면, 게이트전극(560)은 일함수(Work Function, eV) 값이 상대적으로 작고 공정중(증착 또는/및 열처리)에 그룹5족 질소(Nitrogen) 원소와 화합물을 형성하기에 유리한 금속(Metal), 이들의 합금(Alloy) 또는 질화물(Nitride)을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 이러한 특성을 갖는 대표적인 금속은 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 크롬(Cr), 바나듐(V), 텅스텐(W), 몰리브데늄(Mo), 레늄(Re) 등이 있다.
한편, 기존의 트랜지스터의 구조에서는, 하나의 면에 게이트전극(560)과 소스전극(540)이 함께 존재할 경우, 전기적 단락을 위해 기 설정된 거리를 가지고 분리되어 있어야 했으나, 본 발명은 컨덕션층(521)의 제1 면(S1)과, 제1 면(S1)에 대향되는 제2 면(S2)에 각각 게이트전극(560)과 소스전극(540)이 분리되어 형성되므로, 게이트전극과 제2 반도체층(530)의 위치는 제1 면(S1)에 특별한 위치제한 없이 설계될 수 있는 장점이 있다.
제1 패시베이션층(570)은 제1 반도체층(520)의 제2 면(S2) 및 제3 면(S3)을 덮는 것으로, 제1 반도체층(520)의 제2 면(S2) 및 제3 면(S3) 상에 배치된다. 제1 패시베이션층(570)은 절연성 물질로 구현될 수 있는데, 예를 들면 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
이러한 제1 패시베이션층(570)에는 소스전극(540)이 삽입되어 배치되도록 컨덕션층(521)의 제2 면(S2)이 개구되는 제1 개구(H1)와, 드레인전극(550)이 삽입되어 배치되도록 드리프트층(522)의 제3 면(S3)이 개구되는 제2 개구(H2)가 형성되는데, 이러한 제1 개구(H1)와 제2 개구(H2)를 통해 소스전극(540)과 드레인전극(550)이 각각 삽입되어 배치된 후 제1 반도체층(520)에 전기적으로 연결될 수 있다.
제2 패시베이션층(580)은 복수의 제2 반도체층(530)과, 복수의 게이트전극(560)을 감싸도록 제1 반도체층(520)의 제1 면(S1)을 덮는 것으로, 복수의 제2 반도체층(530)과, 복수의 게이트전극(560)을 감싸도록 제1 반도체층(520)과 접착층(590)의 사이에 배치된다. 제2 패시베이션층(580)은 절연물질로 구현될 수 있는데, 예를 들면 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
이러한 제2 패시베이션층(580)에는 복수의 게이트전극(560)의 일면이 노출되도록 개구되는 복수의 제3 개구(H3)가 형성될 수 있다. 이러한 개구에는 접착층(590)이 침투하여 복수의 게이트전극(560)에 접촉될 수 있다.
접착층(590)은 지지기판(510)과 제2 패시베이션층(580)을 서로 접착시키는 것으로, 지지기판(510)과 제2 패시베이션층(580) 사이에 배치된다. 이러한 접착층(590)은 유기 절연물질을 포함할 수 있으며, 투명물질로 구현될 수 있다.
보다 상세하게, SOG(Spin On Glass), HSQ(Hydrogen Silsesquioxane) 등의 유동성을 갖는 산화물(Flowable Oxide; FOx), BCB(Benzocyclobuene), 아크릴, SU-8 폴리머 등을 포함하는 군에서 선택된 적어도 어느 하나의 물질을 포함할 수 있다. 또한, 트랜지스터 소자가 고방열과 열적 안정성이 요구되는 경우, 산화실리콘(SiO2), 질화실리콘(SiNx), 산화알루미늄(Al2O3), 질화알루미늄(AlN) 등의 세라믹 물질, 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu) 등을 적어도 어느 하나의 물질을 포함할 수 있다.
한편, 접착층(590)은 지지기판(510) 측의 접착층(590)과 제2 패시베이션층(580) 측의 접착층(590)이 서로 접합됨으로써 형성되는데, 지지기판(510)과 제2 패시베이션층(580)이 서로 강한 밀착성을 가지며 접합될 수 있도록 지지기판(510) 측의 접착층(590)과 제2 패시베이션층(580) 측의 접착층(590)의 표면을 각각 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 통해 표면처리하는 것이 바람직하다.
상술한 바와 같은 지지기판(510)과, 제1 반도체층(520)과, 제2 반도체층(530)과, 소스전극(540)과, 드레인전극(550)과, 제1 게이트전극(561)과, 제2 게이트전극(562)과, 제1 패시베이션층(570)과, 제2 패시베이션층(580)과, 접착층(590)을 포함하는 본 발명의 제5 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터(500)에 따르면, 유기금속화학증착(Metal Organic Chemical Vapor Deposition, MOCVD) 기법을 이용한 재성장 공정 없이, 후막 에피택시(Epitaxy) 성장 기법 및 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 통해 전류 채널 게이트를 형성하고, 동시에 성능이 대폭적으로 개선될 수 있는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터를 제공할 수 있다.
또한, 본 발명에 따르면, 2개 이상의 게이트전극을 병렬로 배치하여 게이트와 소스 간의 정격 전압을 증가시킬 수 있으므로, 소자의 신뢰성을 개선시킬 수 있는 효과가 있다.
이상에서, 본 발명의 실시 예를 구성하는 모든 구성 요소들이 하나로 결합하거나 결합하여 동작하는 것으로 설명되었다고 해서, 본 발명이 반드시 이러한 실시 예에 한정되는 것은 아니다. 즉, 본 발명의 목적 범위 안에서라면, 그 모든 구성요소들이 하나 이상으로 선택적으로 결합하여 동작할 수도 있다.
또한, 이상에서 기재된 "포함하다", "구성하다" 또는 "가지다" 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재할 수 있음을 의미하는 것이므로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것으로 해석되어야 한다. 기술적이거나 과학적인 용어를 포함한 모든 용어들은, 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미와 일치하는 것으로 해석되어야 하며, 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
그리고 이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100 : 본 발명의 제1 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터
110 : 지지기판
120 : 제1 반도체층
S1 : 제1 면
S2 : 제2 면
S3 : 제3 면
121 : 컨덕션층
122 : 드리프트층
130 : 제2 반도체층
140 : 소스전극
150 : 드레인전극
161 : 제1 게이트전극
162 : 제2 게이트전극
170 : 제1 패시베이션층
H1 : 제1 개구
H2 : 제2 개구
180 : 제2 패시베이션층
H3 : 제3 개구
190 : 접착층
S100 : 본 발명의 제1 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법
S101 : 제1 단계
G : 성장기판
L : 시딩층
R1 : 러프층
R2 : 리커버리층
120 : 제1 반도체층
130 : 제2 반도체층
T1 : 드레인전극 접촉층
T2 : 제1 게이트전극 접촉층
S102 : 제2 단계
S103 : 제3 단계
S104 : 제4 단계
S105 : 제5 단계
S106 : 제6 단계
S107 : 제7 단계
S108 : 제8 단계
S109 : 제9 단계
S110 : 제10 단계
S111 : 제11 단계
200 : 본 발명의 제2 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터
210 : 지지기판
220 : 제1 반도체층
S1 : 제1 면
S2 : 제2 면
S3 : 제3 면
221 : 컨덕션층
222 : 드리프트층
230 : 제2 반도체층
240 : 소스전극
250 : 드레인전극
261 : 제1 게이트전극
262 : 제2 게이트전극
270 : 제1 패시베이션층
H1 : 제1 개구
H2 : 제2 개구
PH : 삽입개구
280 : 제2 패시베이션층
H3 : 제3 개구
290 : 접착층
S200 : 본 발명의 제2 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법
S201 : 제1 단계
S202 : 제2 단계
S203 : 제3 단계
S204 : 제4 단계
S205 : 제5 단계
S206 : 제6 단계
S207 : 제7 단계
S208 : 제8 단계
S209 : 제9 단계
S210 : 제10 단계
S211 : 제11 단계
300 : 본 발명의 제3 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터
310 : 지지기판
320 : 제1 반도체층
S1 : 제1 면
S2 : 제2 면
S3 : 제3 면
321 : 컨덕션층
322 : 드리프트층
330 : 제2 반도체층
340 : 소스전극
350 : 드레인전극
360 : 게이트전극
370 : 제1 패시베이션층
H1 : 제1 개구
H2 : 제2 개구
380 : 제2 패시베이션층
390 : 접착층
S300 : 본 발명의 제3 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법
S301 : 제1 단계
S302 : 제2 단계
S303 : 제3 단계
S304 : 제4 단계
S305 : 제5 단계
S306 : 제6 단계
S307 : 제7 단계
S308 : 제8 단계
S309 : 제9 단계
400 : 본 발명의 제4 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터
410 : 지지기판
420 : 제1 반도체층
S1 : 제1 면
S2 : 제2 면
S3 : 제3 면
421 : 컨덕션층
422 : 드리프트층
431 : 제2 반도체층
432 : 제3 반도체층
440 : 소스전극
450 : 드레인전극
461 : 제1 게이트전극
462 : 제2 게이트전극
470 : 제1 패시베이션층
H1 : 제1 개구
H2 : 제2 개구
480 : 제2 패시베이션층
H3 : 제3 개구
490 : 접착층
500 : 본 발명의 제5 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터
510 : 지지기판
520 : 제1 반도체층
S1 : 제1 면
S2 : 제2 면
S3 : 제3 면
521 : 컨덕션층
522 : 드리프트층
530 : 제2 반도체층
531 : 제1 부
532 : 제2 부
540 : 소스전극
550 : 드레인전극
561 : 제1 게이트전극
562 : 제2 게이트전극
570 : 제1 패시베이션층
H1 : 제1 개구
H2 : 제2 개구
580 : 제2 패시베이션층
H3 : 제3 개구
590 : 접착층
110 : 지지기판
120 : 제1 반도체층
S1 : 제1 면
S2 : 제2 면
S3 : 제3 면
121 : 컨덕션층
122 : 드리프트층
130 : 제2 반도체층
140 : 소스전극
150 : 드레인전극
161 : 제1 게이트전극
162 : 제2 게이트전극
170 : 제1 패시베이션층
H1 : 제1 개구
H2 : 제2 개구
180 : 제2 패시베이션층
H3 : 제3 개구
190 : 접착층
S100 : 본 발명의 제1 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법
S101 : 제1 단계
G : 성장기판
L : 시딩층
R1 : 러프층
R2 : 리커버리층
120 : 제1 반도체층
130 : 제2 반도체층
T1 : 드레인전극 접촉층
T2 : 제1 게이트전극 접촉층
S102 : 제2 단계
S103 : 제3 단계
S104 : 제4 단계
S105 : 제5 단계
S106 : 제6 단계
S107 : 제7 단계
S108 : 제8 단계
S109 : 제9 단계
S110 : 제10 단계
S111 : 제11 단계
200 : 본 발명의 제2 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터
210 : 지지기판
220 : 제1 반도체층
S1 : 제1 면
S2 : 제2 면
S3 : 제3 면
221 : 컨덕션층
222 : 드리프트층
230 : 제2 반도체층
240 : 소스전극
250 : 드레인전극
261 : 제1 게이트전극
262 : 제2 게이트전극
270 : 제1 패시베이션층
H1 : 제1 개구
H2 : 제2 개구
PH : 삽입개구
280 : 제2 패시베이션층
H3 : 제3 개구
290 : 접착층
S200 : 본 발명의 제2 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법
S201 : 제1 단계
S202 : 제2 단계
S203 : 제3 단계
S204 : 제4 단계
S205 : 제5 단계
S206 : 제6 단계
S207 : 제7 단계
S208 : 제8 단계
S209 : 제9 단계
S210 : 제10 단계
S211 : 제11 단계
300 : 본 발명의 제3 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터
310 : 지지기판
320 : 제1 반도체층
S1 : 제1 면
S2 : 제2 면
S3 : 제3 면
321 : 컨덕션층
322 : 드리프트층
330 : 제2 반도체층
340 : 소스전극
350 : 드레인전극
360 : 게이트전극
370 : 제1 패시베이션층
H1 : 제1 개구
H2 : 제2 개구
380 : 제2 패시베이션층
390 : 접착층
S300 : 본 발명의 제3 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법
S301 : 제1 단계
S302 : 제2 단계
S303 : 제3 단계
S304 : 제4 단계
S305 : 제5 단계
S306 : 제6 단계
S307 : 제7 단계
S308 : 제8 단계
S309 : 제9 단계
400 : 본 발명의 제4 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터
410 : 지지기판
420 : 제1 반도체층
S1 : 제1 면
S2 : 제2 면
S3 : 제3 면
421 : 컨덕션층
422 : 드리프트층
431 : 제2 반도체층
432 : 제3 반도체층
440 : 소스전극
450 : 드레인전극
461 : 제1 게이트전극
462 : 제2 게이트전극
470 : 제1 패시베이션층
H1 : 제1 개구
H2 : 제2 개구
480 : 제2 패시베이션층
H3 : 제3 개구
490 : 접착층
500 : 본 발명의 제5 실시예에 따른 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터
510 : 지지기판
520 : 제1 반도체층
S1 : 제1 면
S2 : 제2 면
S3 : 제3 면
521 : 컨덕션층
522 : 드리프트층
530 : 제2 반도체층
531 : 제1 부
532 : 제2 부
540 : 소스전극
550 : 드레인전극
561 : 제1 게이트전극
562 : 제2 게이트전극
570 : 제1 패시베이션층
H1 : 제1 개구
H2 : 제2 개구
580 : 제2 패시베이션층
H3 : 제3 개구
590 : 접착층
Claims (50)
- 지지기판;
상기 지지기판의 일면에 배치되고, 제1 도전성을 가지는 제1 반도체층;
상기 지지기판과 상기 제1 반도체층의 사이에 배치되고, 상기 제1 도전성과 다른 제2 도전성을 가지고 일면이 상기 제1 반도체층의 제1 면에 접하도록 배치되는 제2 반도체층;
상기 제1 반도체층의 제2 면에 접하도록 배치되는 소스전극;
상기 제1 반도체층의 제3 면에 접하도록 배치되는 드레인전극;
상기 지지기판과 상기 제2 반도체층의 사이에 배치되고, 상기 제2 반도체층의 타면에 접하도록 배치되는 제1 게이트전극; 및
상기 제1 반도체층의 상기 제2 면 측에 배치되는 제2 게이트전극을 포함하고,
상기 제1 면으로부터 상기 제3 면까지의 길이는,
상기 제1 면으로부터 상기 제2 면까지의 길이보다 긴, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터. - 청구항 1에 있어서,
상기 제1 반도체층은,
상기 제2 반도체층과 수평하게 연장 형성되어 상기 제1 면이 상기 제2 반도체층과 접하는 컨덕션층과, 상기 컨덕션층의 일측에 상기 제2 반도체층과 대향하는 방향으로 수직하게 연장 형성되는 드리프트층을 포함하고,
상기 소스전극은,
상기 컨덕션층의 상기 제2 면에 접하도록 배치되고,
상기 드레인전극은,
상기 드리프트층의 상기 제3 면에 접하도록 배치되는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터. - 청구항 2에 있어서,
상기 제1 반도체층의 상기 제2 면 및 상기 제3 면을 덮는 제1 패시베이션층을 더 포함하고,
상기 제1 패시베이션층에는,
상기 소스전극이 삽입되어 배치되도록 상기 컨덕션층의 상기 제2 면이 개구되는 제1 개구와, 상기 드레인전극이 삽입되어 배치되도록 상기 드리프트층의 상기 제3 면이 개구되는 제2 개구가 형성되는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터. - 청구항 3에 있어서,
상기 제2 게이트전극은,
상기 제1 패시베이션층의 상면에 접하도록 배치되는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터. - 청구항 3에 있어서,
상기 제1 패시베이션층에는,
상기 제2 게이트전극이 삽입되어 배치되도록 상기 컨덕션층의 상기 제2 면이 개구되는 삽입개구가 형성되고,
상기 제2 게이트전극은,
상기 삽입개구에 삽입되어 상기 제2 면에 접하도록 배치되는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터. - 청구항 5에 있어서,
상기 컨덕션층의 내부에 삽입되어 배치되되, 상기 제2 게이트전극과 접하도록 배치되는 제3 반도체층을 더 포함하고,
상기 제3 반도체층은,
마그네슘이 분산된 AlxGa1-xN(0≤x≤1)를 포함하는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터. - 청구항 4, 5 또는 6에 있어서,
상기 제2 반도체층과 상기 제1 게이트전극을 감싸도록 상기 제1 반도체층의 상기 제1 면을 덮는 제2 패시베이션층을 더 포함하고,
상기 제2 패시베이션층에는,
상기 제1 게이트전극이 노출되도록 개구되는 제3 개구가 형성되는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터. - 청구항 7에 있어서,
상기 지지기판과 상기 제2 패시베이션층 사이에 배치되는 접착층을 더 포함하는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터. - 청구항 1에 있어서,
상기 제1 반도체층과 상기 제2 반도체층은,
AlxGa1-xN(0≤x≤1)를 포함하는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터. - 청구항 1에 있어서,
상기 제1 반도체층은,
n형 도펀트(dopant)가 첨가되거나 비의도적으로 도핑(unintentionally doped, UID)되어 n형 특성을 가지고,
상기 제2 반도체층은,
p형 도펀트가 첨가되어 p형 특성을 가지는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터. - 청구항 2에 있어서,
상기 컨덕션층의 두께는,
50nm 내지 1000nm로 형성되고,
상기 컨덕션층의 도핑농도는,
1×1017 atoms/㎤ 내지 1×1019 atoms/㎤ 인, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터. - 청구항 1에 있어서,
상기 제2 반도체층의 두께는,
50nm 내지 1000nm로 형성되고,
상기 제2 반도체층의 도핑농도는,
1×1018 atoms/㎤ 내지 1×1020 atoms/㎤ 인, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터. - 청구항 1에 있어서,
상기 제1 반도체층과 상기 제2 반도체층은,
그룹3족 원소인 인듐(In) 및 스칸디늄(Sc)을 포함하는 군에서 선택된 적어도 어느 하나의 원소를 합금(Alloy) 또는 도펀트(Dopant) 조성으로 포함하는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터. - 지지기판;
상기 지지기판의 일면에 배치되고, 제1 도전성을 가지는 제1 반도체층;
상기 지지기판과 상기 제1 반도체층의 사이에 배치되고, 상기 제1 도전성과 다른 제2 도전성을 가지고 일면이 상기 제1 반도체층의 제1 면에 접하도록 배치되는 제2 반도체층;
상기 제1 반도체층의 제2 면에 접하도록 배치되는 소스전극;
상기 제1 반도체층의 제3 면에 접하도록 배치되는 드레인전극; 및
상기 제1 반도체층의 상기 제2 면 측에 배치되는 게이트전극을 포함하고,
상기 제1 면으로부터 상기 제3 면까지의 길이는,
상기 제1 면으로부터 상기 제2 면까지의 길이보다 긴, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터. - 청구항 14에 있어서,
상기 제1 반도체층은,
상기 제2 반도체층과 수평하게 연장 형성되어 상기 제1 면이 상기 제2 반도체층과 접하는 컨덕션층과, 상기 컨덕션층의 일측에 상기 제2 반도체층과 대향하는 방향으로 수직하게 연장 형성되는 드리프트층을 포함하고,
상기 소스전극은,
상기 컨덕션층의 상기 제2 면에 접하도록 배치되고,
상기 드레인전극은,
상기 드리프트층의 상기 제3 면에 접하도록 배치되는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터. - 청구항 15에 있어서,
상기 제1 반도체층의 상기 제2 면 및 상기 제3 면을 덮는 제1 패시베이션층을 더 포함하고,
상기 제1 패시베이션층에는,
상기 소스전극이 삽입되어 배치되도록 상기 컨덕션층의 상기 제2 면이 개구되는 제1 개구와, 상기 드레인전극이 삽입되어 배치되도록 상기 드리프트층의 상기 제3 면이 개구되는 제2 개구가 형성되는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터. - 청구항 16에 있어서,
상기 게이트전극은,
상기 제1 패시베이션층의 일면에 접하도록 배치되어 상기 제2 면 측에 배치되는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터. - 청구항 17에 있어서,
상기 제2 반도체층을 감싸도록 상기 제1 반도체층의 상기 제1 면을 덮는 제2 패시베이션층을 더 포함하는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터. - 청구항 18에 있어서,
상기 지지기판과 상기 제2 패시베이션층 사이에 배치되는 접착층을 더 포함하는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터. - 청구항 14에 있어서,
상기 제1 반도체층과 상기 제2 반도체층은,
AlxGa1-xN(0≤x≤1)를 포함하는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터. - 청구항 14에 있어서,
상기 제1 반도체층은,
n형 도펀트(dopant)가 첨가되거나 비의도적으로 도핑(unintentionally doped, UID)되어 n형 특성을 가지고,
상기 제2 반도체층은,
p형 도펀트가 첨가되어 p형 특성을 가지는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터. - 청구항 15에 있어서,
상기 컨덕션층의 두께는,
50nm 내지 1000nm로 형성되고,
상기 컨덕션층의 도핑농도는,
1×1017 atoms/㎤ 내지 1×1019 atoms/㎤ 인, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터. - 청구항 14에 있어서,
상기 제2 반도체층의 두께는,
50nm 내지 1000nm로 형성되고,
상기 제2 반도체층의 도핑농도는,
1×1018 atoms/㎤ 내지 1×1020 atoms/㎤ 인, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터. - 청구항 14에 있어서,
상기 제1 반도체층과 상기 제2 반도체층은,
그룹3족 원소인 인듐(In) 및 스칸디늄(Sc)을 포함하는 군에서 선택된 적어도 어느 하나의 원소를 합금(Alloy) 또는 도펀트(Dopant) 조성으로 포함하는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터. - 지지기판;
상기 지지기판의 일면에 배치되고, 제1 도전성을 가지는 제1 반도체층;
상기 지지기판과 상기 제1 반도체층의 사이에 배치되고, 상기 제1 도전성과 다른 제2 도전성을 가지고 일면이 상기 제1 반도체층의 제1 면에 접하도록 배치되되, 기 설정된 간격으로 이격되어 배치되는 복수의 제2 반도체층;
상기 제1 반도체층의 제2 면에 접하도록 배치되는 소스전극;
상기 제1 반도체층의 제3 면에 접하도록 배치되는 드레인전극; 및
상기 지지기판과 상기 제2 반도체층의 사이에 배치되고, 복수의 상기 제2 반도체층의 타면에 각각 접하도록 배치되는 복수의 게이트전극을 포함하고,
상기 제1 면으로부터 상기 제3 면까지의 길이는,
상기 제1 면으로부터 상기 제2 면까지의 길이보다 긴, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터. - 청구항 25에 있어서,
상기 제1 반도체층은,
상기 제2 반도체층과 수평하게 연장 형성되어 상기 제1 면이 상기 제2 반도체층과 접하는 컨덕션층과, 상기 컨덕션층의 일측에 상기 제2 반도체층과 대향하는 방향으로 수직하게 연장 형성되는 드리프트층을 포함하고,
상기 소스전극은,
상기 컨덕션층의 상기 제2 면에 접하도록 배치되고,
상기 드레인전극은,
상기 드리프트층의 상기 제3 면에 접하도록 배치되는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터. - 청구항 26에 있어서,
상기 제1 반도체층의 상기 제2 면 및 상기 제3 면을 덮는 제1 패시베이션층을 더 포함하고,
상기 제1 패시베이션층에는,
상기 소스전극이 삽입되어 배치되도록 상기 컨덕션층의 상기 제2 면이 개구되는 제1 개구와, 상기 드레인전극이 삽입되어 배치되도록 상기 드리프트층의 상기 제3 면이 개구되는 제2 개구가 형성되는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터. - 청구항 27에 있어서,
복수의 상기 제2 반도체층과 복수의 상기 게이트전극을 감싸도록 상기 제1 반도체층의 상기 제1 면을 덮는 제2 패시베이션층을 더 포함하는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터. - 청구항 28에 있어서,
상기 지지기판과 상기 제2 패시베이션층 사이에 배치되는 접착층을 더 포함하는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터. - 청구항 25에 있어서,
상기 제1 반도체층과 상기 제2 반도체층은,
AlxGa1-xN(0≤x≤1)를 포함하는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터. - 청구항 25에 있어서,
상기 제1 반도체층은,
n형 도펀트(dopant)가 첨가되거나 비의도적으로 도핑(unintentionally doped, UID)되어 n형 특성을 가지고,
상기 제2 반도체층은,
p형 도펀트가 첨가되어 p형 특성을 가지는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터. - 청구항 26에 있어서,
상기 컨덕션층의 두께는,
50nm 내지 1000nm로 형성되고,
상기 컨덕션층의 도핑농도는,
1×1017 atoms/㎤ 내지 1×1019 atoms/㎤ 인, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터. - 청구항 25에 있어서,
상기 제2 반도체층의 두께는,
50nm 내지 1000nm로 형성되고,
상기 제2 반도체층의 도핑농도는,
1×1018 atoms/㎤ 내지 1×1020 atoms/㎤ 인, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터. - 청구항 25에 있어서,
상기 제1 반도체층과 상기 제2 반도체층은,
그룹3족 원소인 인듐(In) 및 스칸디늄(Sc)을 포함하는 군에서 선택된 적어도 어느 하나의 원소를 합금(Alloy) 또는 도펀트(Dopant) 조성으로 포함하는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터. - 성장기판 상에 러프층, 리커버리층, 제1 도전성을 가지는 제1 반도체층 및 상기 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층의 순서대로 에피택시(Epitaxy) 성장시키는 제1 단계;
상기 제2 반도체층 상에 제1 게이트전극을 배치시키는 제2 단계;
상기 제1 게이트전극 하부의 상기 제2 반도체층 및 상기 제1 반도체층의 일면을 부분적으로 식각하여 제1 면을 형성하는 제3 단계;
식각된 상기 제2 반도체층과 상기 제1 게이트전극을 감싸도록, 상기 제1 반도체층의 상기 제1 면을 덮는 제2 패시베이션층을 형성시키는 제4 단계;
상기 제2 패시베이션층에 상기 제1 게이트전극이 노출되도록 개구되는 제3 개구를 형성시키는 제5 단계;
지지기판의 일면에 접착제를 도포하고, 상기 제2 패시베이션층의 일면에 접착제를 도포한 후 서로 접착시켜 상기 지지기판과 상기 제2 패시베이션층 사이에 접착층을 형성시키는 제6 단계;
상기 성장기판을 제거한 후, 상기 러프층과 상기 리커버리층을 제거하여 상기 제1 반도체층의 타면을 노출시키는 제7 단계;
상기 제1 반도체층의 타면을 부분적으로 식각하여, 상기 제2 반도체층과 수평하게 연장 형성되어 상기 제1 면이 상기 제2 반도체층과 접하는 컨덕션층과, 상기 컨덕션층의 일측에 상기 제2 반도체층과 대향하는 방향으로 수직하게 연장 형성되는 드리프트층을 형성시키는 제8 단계;
상기 컨덕션층의 제2 면과 상기 드리프트층의 제3 면을 감싸도록 식각된 상기 제1 반도체층을 덮는 제1 패시베이션층을 형성시키는 제9 단계;
상기 제1 패시베이션층에 소스전극이 삽입되어 배치되도록 상기 컨덕션층의 상기 제2 면이 개구되는 제1 개구와, 상기 제1 패시베이션층에 드레인전극이 삽입되어 배치되도록 상기 드리프트층의 상기 제3 면이 개구되는 제2 개구를 형성시키는 제10 단계; 및
상기 제1 개구에 상기 소스전극을 삽입하여 배치시키고, 상기 제2 개구에 상기 드레인전극을 삽입하여 배치시키는 제11 단계를 포함하는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법. - 청구항 35에 있어서,
상기 제7 단계는,
레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 상기 성장기판을 제거하는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법. - 청구항 35에 있어서,
상기 제11 단계는,
상기 제1 패시베이션층의 상면에 접하도록 제2 게이트전극을 배치시키는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법. - 청구항 35에 있어서,
상기 제10 단계는,
상기 제1 패시베이션층에 제2 게이트전극이 삽입되어 배치되도록 상기 컨덕션층의 상기 제2 면이 개구되는 삽입개구를 형성시키고,
상기 제11 단계는,
상기 삽입개구에 상기 제2 게이트전극을 삽입하여 배치시키는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법. - 청구항 35에 있어서,
상기 제1 반도체층과 상기 제2 반도체층은,
AlxGa1-xN(0≤x≤1)를 포함하는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법. - 청구항 35에 있어서,
상기 제1 반도체층은,
n형 도펀트(dopant)가 첨가되거나 비의도적으로 도핑(unintentionally doped, UID)되어 n형 특성을 가지고,
상기 제2 반도체층은,
p형 도펀트가 첨가되어 p형 특성을 가지는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법. - 청구항 35에 있어서,
상기 컨덕션층의 두께는,
50nm 내지 1000nm로 형성되고,
상기 컨덕션층의 도핑농도는,
1×1017 atoms/㎤ 내지 1×1019 atoms/㎤ 인, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법. - 청구항 35에 있어서,
상기 제2 반도체층의 두께는,
50nm 내지 1000nm로 형성되고,
상기 제2 반도체층의 도핑농도는,
1×1018 atoms/㎤ 내지 1×1020 atoms/㎤ 인, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법. - 청구항 35에 있어서,
상기 제1 반도체층과 상기 제2 반도체층은,
그룹3족 원소인 인듐(In) 및 스칸디늄(Sc)을 포함하는 군에서 선택된 적어도 어느 하나의 원소를 합금(Alloy) 또는 도펀트(Dopant) 조성으로 포함하는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법. - 성장기판 상에 러프층, 리커버리층, 제1 도전성을 가지는 제1 반도체층 및 상기 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층의 순서대로 에피택시(Epitaxy) 성장시키는 제1 단계;
상기 제2 반도체층 및 상기 제1 반도체층의 일면을 부분적으로 식각하여 제1 면을 형성하는 제2 단계;
식각된 상기 제2 반도체층을 감싸도록, 상기 제1 반도체층의 상기 제1 면을 덮는 제2 패시베이션층을 형성시키는 제3 단계;
지지기판의 일면에 접착제를 도포하고, 상기 제2 패시베이션층의 일면에 접착제를 도포한 후 서로 접착시켜 상기 지지기판과 상기 제2 패시베이션층 사이에 접착층을 형성시키는 제4 단계;
상기 성장기판을 제거한 후, 상기 러프층과 상기 리커버리층을 제거하여 상기 제1 반도체층의 타면을 노출시키는 제5 단계;
상기 제1 반도체층의 타면을 부분적으로 식각하여, 상기 제2 반도체층과 수평하게 연장 형성되어 상기 제1 면이 상기 제2 반도체층과 접하는 컨덕션층과, 상기 컨덕션층의 일측에 상기 제2 반도체층과 대향하는 방향으로 수직하게 연장 형성되는 드리프트층을 형성시키는 제6 단계;
상기 컨덕션층의 제2 면과 상기 드리프트층의 제3 면을 감싸도록 식각된 상기 제1 반도체층을 덮는 제1 패시베이션층을 형성시키는 제7 단계;
상기 제1 패시베이션층에 소스전극이 삽입되어 배치되도록 상기 컨덕션층의 상기 제2 면이 개구되는 제1 개구와, 상기 제1 패시베이션층에 드레인전극이 삽입되어 배치되도록 상기 드리프트층의 상기 제3 면이 개구되는 제2 개구를 형성시키는 제8 단계; 및
상기 제1 개구에 상기 소스전극을 삽입하여 배치시키고, 상기 제2 개구에 상기 드레인전극을 삽입하여 배치시키며, 상기 제1 패시베이션층의 상면에 접하도록 게이트전극을 배치시키는 제9 단계를 포함하는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법. - 청구항 44에 있어서,
상기 제7 단계는,
레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 상기 성장기판을 제거하는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법. - 청구항 44에 있어서,
상기 제1 반도체층과 상기 제2 반도체층은,
AlxGa1-xN(0≤x≤1)를 포함하는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법. - 청구항 44에 있어서,
상기 제1 반도체층은,
n형 도펀트(dopant)가 첨가되거나 비의도적으로 도핑(unintentionally doped, UID)되어 n형 특성을 가지고,
상기 제2 반도체층은,
p형 도펀트가 첨가되어 p형 특성을 가지는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법. - 청구항 44에 있어서,
상기 컨덕션층의 두께는,
50nm 내지 1000nm로 형성되고,
상기 컨덕션층의 도핑농도는,
1×1017 atoms/㎤ 내지 1×1019 atoms/㎤ 인, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법. - 청구항 44에 있어서,
상기 제2 반도체층의 두께는,
50nm 내지 1000nm로 형성되고,
상기 제2 반도체층의 도핑농도는,
1×1018 atoms/㎤ 내지 1×1020 atoms/㎤ 인, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법. - 청구항 44에 있어서,
상기 제1 반도체층과 상기 제2 반도체층은,
그룹3족 원소인 인듐(In) 및 스칸디늄(Sc)을 포함하는 군에서 선택된 적어도 어느 하나의 원소를 합금(Alloy) 또는 도펀트(Dopant) 조성으로 포함하는, 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220077269 | 2022-06-24 | ||
| KR20220077269 | 2022-06-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR102526721B1 true KR102526721B1 (ko) | 2023-04-28 |
Family
ID=86143332
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220099135A KR102526716B1 (ko) | 2022-06-24 | 2022-08-09 | 갈륨나이트라이드계 접합형 전계 효과 트랜지스터 및 그 제조 방법 |
| KR1020220103772A KR102526721B1 (ko) | 2022-06-24 | 2022-08-19 | 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터 및 그 제조 방법 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220099135A KR102526716B1 (ko) | 2022-06-24 | 2022-08-09 | 갈륨나이트라이드계 접합형 전계 효과 트랜지스터 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (2) | KR102526716B1 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101435479B1 (ko) * | 2013-06-28 | 2014-08-28 | 경북대학교 산학협력단 | 반도체 소자 및 그의 제조방법 |
| KR101716957B1 (ko) | 2014-07-02 | 2017-03-15 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 정션 게이트 전계효과 트랜지스터, 반도체 디바이스 및 제조 방법 |
-
2022
- 2022-08-09 KR KR1020220099135A patent/KR102526716B1/ko active IP Right Grant
- 2022-08-19 KR KR1020220103772A patent/KR102526721B1/ko active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101435479B1 (ko) * | 2013-06-28 | 2014-08-28 | 경북대학교 산학협력단 | 반도체 소자 및 그의 제조방법 |
| KR101716957B1 (ko) | 2014-07-02 | 2017-03-15 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 정션 게이트 전계효과 트랜지스터, 반도체 디바이스 및 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102526716B1 (ko) | 2023-04-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8212290B2 (en) | High temperature performance capable gallium nitride transistor | |
| JP5350585B2 (ja) | ミリメートル波動作のための窒化物ベースのトランジスタ | |
| US7244974B2 (en) | wideband gap power semiconductor device having a low on-resistance and having a high avalanche capability used for power control | |
| US7229903B2 (en) | Recessed semiconductor device | |
| US8698162B2 (en) | Gallium nitride based semiconductor devices and methods of manufacturing the same | |
| KR101008272B1 (ko) | 노멀 오프 특성을 갖는 질화물계 고전자 이동도 트랜지스터및 그 제조방법 | |
| US8981432B2 (en) | Method and system for gallium nitride electronic devices using engineered substrates | |
| WO2010082272A1 (ja) | 半導体装置及びその製造方法 | |
| CN111512415A (zh) | 用于工程化衬底上的集成式器件的系统和方法 | |
| US20230402525A1 (en) | Manufacturing method for n-polar gan transistor structure and semiconductor structure | |
| US20240222444A1 (en) | Extrinsic field termination structures for improving reliability of high-voltage, high-power active devices | |
| KR20240008373A (ko) | 향상된 성능을 갖는 고전자 이동도 트랜지스터들의 제조 방법들 | |
| JP5415668B2 (ja) | 半導体素子 | |
| JP4327114B2 (ja) | 窒化物半導体装置 | |
| US9391179B2 (en) | Vertical GaN JFET with low gate-drain capacitance and high gate-source capacitance | |
| WO2016151704A1 (ja) | 窒化物半導体素子及び電力変換装置 | |
| KR102526721B1 (ko) | 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터 및 그 제조 방법 | |
| JP2009060065A (ja) | 窒化物半導体装置 | |
| US20230420542A1 (en) | Method for producing a transistor with a high degree of electron mobility, and produced transistor | |
| US20240347629A1 (en) | High-power component based on iii nitride compound semiconductors, intermediate product and process for production of a high-power component | |
| US20230078017A1 (en) | Semiconductor device incorporating a substrate recess | |
| US20220085199A1 (en) | Semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GRNT | Written decision to grant |