JPH10144912A - 電界効果トランジスタ，及びその製造方法 - Google Patents
電界効果トランジスタ，及びその製造方法Info
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- JPH10144912A JPH10144912A JP8300383A JP30038396A JPH10144912A JP H10144912 A JPH10144912 A JP H10144912A JP 8300383 A JP8300383 A JP 8300383A JP 30038396 A JP30038396 A JP 30038396A JP H10144912 A JPH10144912 A JP H10144912A
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Abstract
(57)【要約】
【課題】 所望の電気的特性を備えた、信頼性の高い電
界効果トランジスタを提供する。 【解決手段】 能動層が二種類以上の半導体材料で構成
されているヘテロ接合構造を有する電界効果トランジス
タにおいて、ドレイン電極２１３直下に設けられた、電
子を補供する別層２０８を備えた構成とした。 【効果】 半導体層中に侵入したフッ素によりドレイン
オーミックコンタクト層中の電子が捕獲されて生じる電
気的特性の劣化を、ドレイン電極直下に設けた別層から
の電子の補充によって抑制することができ、信頼性を向
上できる。
界効果トランジスタを提供する。 【解決手段】 能動層が二種類以上の半導体材料で構成
されているヘテロ接合構造を有する電界効果トランジス
タにおいて、ドレイン電極２１３直下に設けられた、電
子を補供する別層２０８を備えた構成とした。 【効果】 半導体層中に侵入したフッ素によりドレイン
オーミックコンタクト層中の電子が捕獲されて生じる電
気的特性の劣化を、ドレイン電極直下に設けた別層から
の電子の補充によって抑制することができ、信頼性を向
上できる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に関し、特に半導体装置の信頼性を向上さ
せるための構造および作製方法を提供するものである。
その製造方法に関し、特に半導体装置の信頼性を向上さ
せるための構造および作製方法を提供するものである。
【０００２】
【従来の技術】図１２(a) は１９９３年４月１９日から
２２日にかけて、フランス，パリ（Paris,France）に於
いて開催された、Fifth International Conference on
IndiumPhosphide and Related Materials, Extended Ab
stract WC2 pp497-500 中に示されたもので、ＩｎＰ基
板上にｎ型ＩｎＡｌＡｓキャリア供給層を有し、該ｎ型
ＩｎＡｌＡｓキャリア供給層上にショットキー形成層を
備えた，従来のＨＥＭＴ（High Election Mobility Tra
nsistor:高電子移動度トランジスタ）の構造を示す断面
図であり、図１２(b) は、該ＨＥＭＴの熱による電気的
特性の劣化を説明するための図である。
２２日にかけて、フランス，パリ（Paris,France）に於
いて開催された、Fifth International Conference on
IndiumPhosphide and Related Materials, Extended Ab
stract WC2 pp497-500 中に示されたもので、ＩｎＰ基
板上にｎ型ＩｎＡｌＡｓキャリア供給層を有し、該ｎ型
ＩｎＡｌＡｓキャリア供給層上にショットキー形成層を
備えた，従来のＨＥＭＴ（High Election Mobility Tra
nsistor:高電子移動度トランジスタ）の構造を示す断面
図であり、図１２(b) は、該ＨＥＭＴの熱による電気的
特性の劣化を説明するための図である。
【０００３】図１２において、１０１は半絶縁性（以
下、S.I.と記す）−ＩｎＰ基板、１０２は厚さ約１０ｎ
ｍであるアンドープＩｎＰ層、１０３は厚さ約２０ｎｍ
であるアンドープＩｎＧａＡｓチャネル層、１０４は厚
さが約３ｎｍであるアンドープＩｎＡｌＡｓスペーサ
層、１０５は不純物濃度が３×１０18cm-3である厚さ約
１５ｎｍのｎ+ −ＩｎＡｌＡｓ電子供給層、１０６はア
ンドープＩｎ0.75Ｇａ0.25Ｐ等からなる厚さ約１０ｎｍ
のショットキー形成層、１０７は厚さが約２０ｎｍで、
不純物濃度が５×１０18cm-3であるｎ+ −ＩｎＧａＡｓ
オーミック層、１０８はソース電極、１０９はドレイン
電極、１１０はゲート電極である。
下、S.I.と記す）−ＩｎＰ基板、１０２は厚さ約１０ｎ
ｍであるアンドープＩｎＰ層、１０３は厚さ約２０ｎｍ
であるアンドープＩｎＧａＡｓチャネル層、１０４は厚
さが約３ｎｍであるアンドープＩｎＡｌＡｓスペーサ
層、１０５は不純物濃度が３×１０18cm-3である厚さ約
１５ｎｍのｎ+ −ＩｎＡｌＡｓ電子供給層、１０６はア
ンドープＩｎ0.75Ｇａ0.25Ｐ等からなる厚さ約１０ｎｍ
のショットキー形成層、１０７は厚さが約２０ｎｍで、
不純物濃度が５×１０18cm-3であるｎ+ −ＩｎＧａＡｓ
オーミック層、１０８はソース電極、１０９はドレイン
電極、１１０はゲート電極である。
【０００４】また、図１２(b) において、横軸は熱処理
温度（単位：℃）を示し、縦軸はアンドープＩｎＧａＡ
ｓチャネル層１０３のアンドープＩｎＡｌＡｓスペーサ
層１０４側の界面に形成される２次元電子ガスのシート
キャリア濃度（単位：１０12cm-2）を示している。ま
た、図中において、丸，三角，四角はそれぞれ、ショッ
トキー形成層１０６の材料がＩｎ0.75Ｇａ0.25Ｐ，Ｉｎ
Ｐ，ＩｎＡｌＡｓである場合を示している。
温度（単位：℃）を示し、縦軸はアンドープＩｎＧａＡ
ｓチャネル層１０３のアンドープＩｎＡｌＡｓスペーサ
層１０４側の界面に形成される２次元電子ガスのシート
キャリア濃度（単位：１０12cm-2）を示している。ま
た、図中において、丸，三角，四角はそれぞれ、ショッ
トキー形成層１０６の材料がＩｎ0.75Ｇａ0.25Ｐ，Ｉｎ
Ｐ，ＩｎＡｌＡｓである場合を示している。
【０００５】次に、ＨＥＭＴの熱による電気的特性の劣
化について説明する。上記文献において、著者であるFu
jitaらは、上記図１２(a) に示したＨＥＭＴの熱に対す
る安定性について調べるために、上記図１２(a) に示す
ＨＥＭＴと主要部の構造が同様である，S.I.−ＩｎＰ基
板１０１上に、アンドープＩｎＰ層１０２，アンドープ
ＩｎＧａＡｓチャネル層１０３，アンドープＩｎＡｌＡ
ｓスペーサ層１０４，ｎ+ −ＩｎＡｌＡｓ電子供給層１
０５を順次積層した後、連続してＩｎ0.75Ｇａ0.25Ｐ，
ＩｎＰ，及びＩｎＡｌＡｓの３種類のいずれかの材料の
ショットキー形成層１０６を積層してなる，３種類の半
導体積層構造を用意し、これらを窒素ガスを供給した雰
囲気下で、３００℃，又は３５０℃の温度で、５分間、
熱処理したものについて、アンドープＩｎＧａＡｓチャ
ネル層１０３の，アンドープＩｎＡｌＡｓスペーサ層１
０４側の界面に形成される２次元電子ガスのシートキャ
リア濃度の測定を行っており、その結果は図１２(b) に
示すようになっている。この図から、３００℃以上の温
度による熱処理によって、電極層１０６の材料がＩｎ0.
75Ｇａ0.25Ｐ，ＩｎＰ，及びＩｎＡｌＡｓのいずれかで
あるかにかかわらず、シートキャリア濃度が低下してい
ることがわかる。
化について説明する。上記文献において、著者であるFu
jitaらは、上記図１２(a) に示したＨＥＭＴの熱に対す
る安定性について調べるために、上記図１２(a) に示す
ＨＥＭＴと主要部の構造が同様である，S.I.−ＩｎＰ基
板１０１上に、アンドープＩｎＰ層１０２，アンドープ
ＩｎＧａＡｓチャネル層１０３，アンドープＩｎＡｌＡ
ｓスペーサ層１０４，ｎ+ −ＩｎＡｌＡｓ電子供給層１
０５を順次積層した後、連続してＩｎ0.75Ｇａ0.25Ｐ，
ＩｎＰ，及びＩｎＡｌＡｓの３種類のいずれかの材料の
ショットキー形成層１０６を積層してなる，３種類の半
導体積層構造を用意し、これらを窒素ガスを供給した雰
囲気下で、３００℃，又は３５０℃の温度で、５分間、
熱処理したものについて、アンドープＩｎＧａＡｓチャ
ネル層１０３の，アンドープＩｎＡｌＡｓスペーサ層１
０４側の界面に形成される２次元電子ガスのシートキャ
リア濃度の測定を行っており、その結果は図１２(b) に
示すようになっている。この図から、３００℃以上の温
度による熱処理によって、電極層１０６の材料がＩｎ0.
75Ｇａ0.25Ｐ，ＩｎＰ，及びＩｎＡｌＡｓのいずれかで
あるかにかかわらず、シートキャリア濃度が低下してい
ることがわかる。
【０００６】以上の結果は、３００℃以上の温度による
熱処理工程を行うと、ＨＥＭＴの電気的特性が熱により
劣化してしまい、所望のシートキャリア濃度を得ること
ができず、この結果、２次元電子ガスが形成された領域
の抵抗が大きくなる等の問題が発生し、予期したＨＥＭ
Ｔ特性を得ることができないことを示している。本現象
に関してFujitaらは、このような表面シートキャリア濃
度の低下は、ＩｎＡｌＡｓ層の表面の劣化によって起こ
る表面空乏層の増大によるものであると述べている。
熱処理工程を行うと、ＨＥＭＴの電気的特性が熱により
劣化してしまい、所望のシートキャリア濃度を得ること
ができず、この結果、２次元電子ガスが形成された領域
の抵抗が大きくなる等の問題が発生し、予期したＨＥＭ
Ｔ特性を得ることができないことを示している。本現象
に関してFujitaらは、このような表面シートキャリア濃
度の低下は、ＩｎＡｌＡｓ層の表面の劣化によって起こ
る表面空乏層の増大によるものであると述べている。
【０００７】一方、本発明の発明者らも、Applied Phys
ics Letters Volume66 No.7 pp863-865 に示した通り、
ＨＥＭＴの熱による電気的特性の劣化について検討を行
っており、図１３は本発明の発明者らによる検討に用い
られた半導体積層構造を示す図であり、図１４はこの検
討により得られた結果を示す図である。図１３におい
て、１１１はS.I.−ＩｎＰ基板、１１２は厚さ２５００
オングストロームのｉ−ＡｌＩｎＡｓバッファ層、１１
３は厚さ５００オングストロームのｉ−ＩｎＧａＡｓチ
ャネル層、１１４は上記チャネル層１１３から厚さ２０
オングストロームの高さ位置にＳｉプレーナドープが行
われて形成された厚さ３４０オングストロームのＡｌＩ
ｎＡｓキャリア供給層であり、該キャリア供給層１１４
のチャネル層１１３との界面からＳｉプレーナドープが
行われた位置までの間の層をスペーサ層１１５とする。
１１６はｉ−ＩｎＧａＡｓチャネル層１１３のＡｌＩｎ
Ａｓ電子供給層１１４側の界面近傍に形成された２次元
電子ガス層である。
ics Letters Volume66 No.7 pp863-865 に示した通り、
ＨＥＭＴの熱による電気的特性の劣化について検討を行
っており、図１３は本発明の発明者らによる検討に用い
られた半導体積層構造を示す図であり、図１４はこの検
討により得られた結果を示す図である。図１３におい
て、１１１はS.I.−ＩｎＰ基板、１１２は厚さ２５００
オングストロームのｉ−ＡｌＩｎＡｓバッファ層、１１
３は厚さ５００オングストロームのｉ−ＩｎＧａＡｓチ
ャネル層、１１４は上記チャネル層１１３から厚さ２０
オングストロームの高さ位置にＳｉプレーナドープが行
われて形成された厚さ３４０オングストロームのＡｌＩ
ｎＡｓキャリア供給層であり、該キャリア供給層１１４
のチャネル層１１３との界面からＳｉプレーナドープが
行われた位置までの間の層をスペーサ層１１５とする。
１１６はｉ−ＩｎＧａＡｓチャネル層１１３のＡｌＩｎ
Ａｓ電子供給層１１４側の界面近傍に形成された２次元
電子ガス層である。
【０００８】また、図１４において、横軸は熱処理温度
（単位：℃）を示し、縦軸は熱処理前の２次元電子ガス
のシートキャリア濃度Ｎｓ0 に対する熱処理後のシート
キャリア濃度Ｎｓの値，即ちＮｓ／Ｎｓ0 の値を示して
いる。
（単位：℃）を示し、縦軸は熱処理前の２次元電子ガス
のシートキャリア濃度Ｎｓ0 に対する熱処理後のシート
キャリア濃度Ｎｓの値，即ちＮｓ／Ｎｓ0 の値を示して
いる。
【０００９】この検討は、図１３に示した、ｉ−ＧａＩ
ｎＡｓチャネル層１１３上に、Ｓｉプレーナドープが行
われたＩｎＡｌＡｓ電子供給層１１４を形成してなる，
ＨＥＭＴと同様の構造を有する半導体積層構造に対し
て、窒素雰囲気中で、異なる温度での熱処理を１５分間
行い、ｉ−ＧａＩｎＡｓチャネル層１１３のＩｎＡｌＡ
ｓキャリア供給層１１４側の界面近傍に形成された２次
元電子ガス層１１６のシートキャリア濃度をＨａｌｌ測
定法により、測定して行ったものである。図１４に示す
ように、このような半導体積層構造においても、熱処理
によってシートキャリア濃度が低下しており、熱処理工
程を含むことにより電気的特性が劣化したＨＥＭＴが形
成されることを示している。
ｎＡｓチャネル層１１３上に、Ｓｉプレーナドープが行
われたＩｎＡｌＡｓ電子供給層１１４を形成してなる，
ＨＥＭＴと同様の構造を有する半導体積層構造に対し
て、窒素雰囲気中で、異なる温度での熱処理を１５分間
行い、ｉ−ＧａＩｎＡｓチャネル層１１３のＩｎＡｌＡ
ｓキャリア供給層１１４側の界面近傍に形成された２次
元電子ガス層１１６のシートキャリア濃度をＨａｌｌ測
定法により、測定して行ったものである。図１４に示す
ように、このような半導体積層構造においても、熱処理
によってシートキャリア濃度が低下しており、熱処理工
程を含むことにより電気的特性が劣化したＨＥＭＴが形
成されることを示している。
【００１０】図１５は従来の半導体装置の熱による電気
的特性の劣化の原因を究明するための検討に用いられた
半導体積層構造の構造を示す図であり、図において、２
１はS.I.−ＩｎＰ基板，２２は厚さが約４０００オング
ストロームであるｉ−ＡｌＩｎＡｓ層，２３は厚さが約
１３００オングストロームの、不純物としてＳｉをドー
プしてなるＡｌＩｎＡｓ層である。
的特性の劣化の原因を究明するための検討に用いられた
半導体積層構造の構造を示す図であり、図において、２
１はS.I.−ＩｎＰ基板，２２は厚さが約４０００オング
ストロームであるｉ−ＡｌＩｎＡｓ層，２３は厚さが約
１３００オングストロームの、不純物としてＳｉをドー
プしてなるＡｌＩｎＡｓ層である。
【００１１】この検討は、図１５に示すような、ＭＢＥ
(Molecular Beam Epitaxy)装置内において、S.I.−Ｉｎ
Ｐ基板２１上に，ｉ−ＡｌＩｎＡｓ層２２と，Ｓｉをプ
レーナドープしてなるＡｌＩｎＡｓ層２３とを順次形成
してなる半導体積層構造を、成長装置から一旦取り出し
た後、窒素雰囲気下で３００℃，４００℃，または４５
０℃のいずれかの温度でそれぞれ１５分間、熱処理した
後、上記半導体積層構造の不純物分析をＳＩＭＳ（Seco
ndary Ion Mass Spectroscopy)を用いて行ったものであ
り、その不純物分析結果は、図１６に示すものとなる。
(Molecular Beam Epitaxy)装置内において、S.I.−Ｉｎ
Ｐ基板２１上に，ｉ−ＡｌＩｎＡｓ層２２と，Ｓｉをプ
レーナドープしてなるＡｌＩｎＡｓ層２３とを順次形成
してなる半導体積層構造を、成長装置から一旦取り出し
た後、窒素雰囲気下で３００℃，４００℃，または４５
０℃のいずれかの温度でそれぞれ１５分間、熱処理した
後、上記半導体積層構造の不純物分析をＳＩＭＳ（Seco
ndary Ion Mass Spectroscopy)を用いて行ったものであ
り、その不純物分析結果は、図１６に示すものとなる。
【００１２】図１６において、横軸は半導体積層構造の
表面からの距離（単位：μｍ）を示し、縦軸はフッ素の
原子濃度（単位：ｃｍ-3）を示している。また、図中に
おいて、白丸は熱処理前の半導体積層構造のフッ素のプ
ロファイル（分布）、白色四角は熱処理温度を３００℃
とした場合のフッ素のプロファイル，白色三角は熱処理
温度を４００℃とした場合のフッ素のプロファイル，黒
色四角は熱処理温度を４５０℃とした場合のフッ素のプ
ロファイルをそれぞれ示している。
表面からの距離（単位：μｍ）を示し、縦軸はフッ素の
原子濃度（単位：ｃｍ-3）を示している。また、図中に
おいて、白丸は熱処理前の半導体積層構造のフッ素のプ
ロファイル（分布）、白色四角は熱処理温度を３００℃
とした場合のフッ素のプロファイル，白色三角は熱処理
温度を４００℃とした場合のフッ素のプロファイル，黒
色四角は熱処理温度を４５０℃とした場合のフッ素のプ
ロファイルをそれぞれ示している。
【００１３】この検討によると以下のような事実を判明
せしめることができる。即ち、第一に、熱処理によって
19Ｆ（フッ素）が半導体積層構造内に侵入すること、第
２に、19Ｆの量は熱処理温度とともに増加すること、第
３に、19Ｆの侵入量はＳｉドープ層で顕著であること、
第４に、19Ｆはエピ／基板界面にも蓄積すること、であ
る。なお、上記第１の事実については、ＳＩＭＳ測定に
おいて不純物の全質量についてチェックし、質量数１９
を検知して得られた結果に基づくものである。
せしめることができる。即ち、第一に、熱処理によって
19Ｆ（フッ素）が半導体積層構造内に侵入すること、第
２に、19Ｆの量は熱処理温度とともに増加すること、第
３に、19Ｆの侵入量はＳｉドープ層で顕著であること、
第４に、19Ｆはエピ／基板界面にも蓄積すること、であ
る。なお、上記第１の事実については、ＳＩＭＳ測定に
おいて不純物の全質量についてチェックし、質量数１９
を検知して得られた結果に基づくものである。
【００１４】上記第１〜第４の事実から、熱処理により
半導体積層構造中にフッ素（19Ｆ）が侵入するという、
従来知られていなかった新事実が判明した。Ｓｉがドー
プされたＡｌＩｎＡｓ層２３以外の材料についてはフッ
素は全く検知されなかったことから、このようなフッ素
が侵入する現象は、Ｓｉ等の不純物がドープされたＡｌ
ＩｎＡｓ層２３に特有の現象と考えられる。また、フッ
素の混入経路を調査したが、半導体積層構造の成長に用
いたＭＢＥ，ＭＯＣＶＤ等の成長装置内にはフッ素を用
いておらず、実験室内においても特にフッ素を積極的に
は供給していなかった。このため、成長直後のＳｉドー
プＡｌＩｎＡｓ層２３の最表面をＥＳＣＡ（electron s
pectroscopy for chemical analysis ）法で分析したと
ころ、約０．３atomic％のフッ素が検出された。このこ
とからフッ素は、半導体製造プロセス等に用いられるフ
ッ素（ＨＦ）等から発生したフッ素が実験室内の空気中
に残存しており、この微量のフッ素がＳｉドープＡｌＩ
ｎＡｓ層２３の最表面を一度大気に晒した際に、大気中
に存在する微量のフッ素が引き寄せられて付着し、Ａｌ
ＩｎＡｓ層２３に侵入してしまったものであると考えら
れる。
半導体積層構造中にフッ素（19Ｆ）が侵入するという、
従来知られていなかった新事実が判明した。Ｓｉがドー
プされたＡｌＩｎＡｓ層２３以外の材料についてはフッ
素は全く検知されなかったことから、このようなフッ素
が侵入する現象は、Ｓｉ等の不純物がドープされたＡｌ
ＩｎＡｓ層２３に特有の現象と考えられる。また、フッ
素の混入経路を調査したが、半導体積層構造の成長に用
いたＭＢＥ，ＭＯＣＶＤ等の成長装置内にはフッ素を用
いておらず、実験室内においても特にフッ素を積極的に
は供給していなかった。このため、成長直後のＳｉドー
プＡｌＩｎＡｓ層２３の最表面をＥＳＣＡ（electron s
pectroscopy for chemical analysis ）法で分析したと
ころ、約０．３atomic％のフッ素が検出された。このこ
とからフッ素は、半導体製造プロセス等に用いられるフ
ッ素（ＨＦ）等から発生したフッ素が実験室内の空気中
に残存しており、この微量のフッ素がＳｉドープＡｌＩ
ｎＡｓ層２３の最表面を一度大気に晒した際に、大気中
に存在する微量のフッ素が引き寄せられて付着し、Ａｌ
ＩｎＡｓ層２３に侵入してしまったものであると考えら
れる。
【００１５】またこのとき、図示していないが、フッ素
以外のＳｉや窒素等の元素についても、熱処理前後にお
いてプロファイルの経時的な変化を調べたところ、熱処
理前後においてほぼ同じファイルが得られるという結果
が得られた。
以外のＳｉや窒素等の元素についても、熱処理前後にお
いてプロファイルの経時的な変化を調べたところ、熱処
理前後においてほぼ同じファイルが得られるという結果
が得られた。
【００１６】以上のように、熱処理によってもＳｉがド
ープされたＡｌＩｎＡｓ層２３に大気中からフッ素が付
着し、侵入しているとともに、その他の元素については
熱処理によるプロファイルの変化が見られなかったこと
から、このように熱処理によるフッ素が付着し、侵入す
る現象によって半導体装置の電気的特性の劣化が起こる
と考えられる。
ープされたＡｌＩｎＡｓ層２３に大気中からフッ素が付
着し、侵入しているとともに、その他の元素については
熱処理によるプロファイルの変化が見られなかったこと
から、このように熱処理によるフッ素が付着し、侵入す
る現象によって半導体装置の電気的特性の劣化が起こる
と考えられる。
【００１７】このようなフッ素の侵入による劣化を防ぐ
ために、大気中に残存しているフッ素を完全に除去する
ことも考えられるが、通常、このような大気中のフッ素
は、半導体製造が行われているプラントにおいては完全
に除去されることなく残存しているものであり、完全な
除去は非常に難しく、このようなフッ素の混入を防ぐこ
とは困難であると考えられる。
ために、大気中に残存しているフッ素を完全に除去する
ことも考えられるが、通常、このような大気中のフッ素
は、半導体製造が行われているプラントにおいては完全
に除去されることなく残存しているものであり、完全な
除去は非常に難しく、このようなフッ素の混入を防ぐこ
とは困難であると考えられる。
【００１８】したがって、このようにＳｉ等の不純物が
ドープされたＡｌＩｎＡｓ層の大気に接触した面から熱
処理によりフッ素が侵入する現象がある限りは、不純物
がドープされたＡｌＩｎＡｓ層を備えた半導体装置の熱
処理による劣化は回避できないと考えられる。
ドープされたＡｌＩｎＡｓ層の大気に接触した面から熱
処理によりフッ素が侵入する現象がある限りは、不純物
がドープされたＡｌＩｎＡｓ層を備えた半導体装置の熱
処理による劣化は回避できないと考えられる。
【００１９】また、熱による劣化は上記検討において用
いた熱処理温度よりも低い温度であっても長時間保温す
ることにより、顕在化してくることも確認されている。
図１７は図１５に示す半導体積層構造を２００℃の温度
で熱処理した場合のＳｉドープＡｌＩｎＡｓ層２３のキ
ャリア濃度と保温時間との関係を示した図であり、図に
おいて、縦軸はキャリア濃度（単位：cm-3）を示し、横
軸は保温時間（ｈｒ）を示している。この図１７より分
かるように、２００℃の低温による熱処理においても、
１００時間以上保持することにより、キャリア濃度が低
下している。これは、このような温度においても半導体
装置の熱劣化が起こることを示すと同時に、さらに低い
温度でも半導体装置が長期的には劣化する恐れがあるこ
とを示しており、半導体装置の信頼性が非常に低いこと
を示している。
いた熱処理温度よりも低い温度であっても長時間保温す
ることにより、顕在化してくることも確認されている。
図１７は図１５に示す半導体積層構造を２００℃の温度
で熱処理した場合のＳｉドープＡｌＩｎＡｓ層２３のキ
ャリア濃度と保温時間との関係を示した図であり、図に
おいて、縦軸はキャリア濃度（単位：cm-3）を示し、横
軸は保温時間（ｈｒ）を示している。この図１７より分
かるように、２００℃の低温による熱処理においても、
１００時間以上保持することにより、キャリア濃度が低
下している。これは、このような温度においても半導体
装置の熱劣化が起こることを示すと同時に、さらに低い
温度でも半導体装置が長期的には劣化する恐れがあるこ
とを示しており、半導体装置の信頼性が非常に低いこと
を示している。
【００２０】
【発明が解決しようとする課題】以上のように、従来の
ＨＥＭＴのような不純物をドープしたＩｎＡｌＡｓ層を
備えた半導体装置においては、窒素ガスや水素ガス等の
キャリアガスを含む雰囲気下において熱処理工程を行う
と、上述したようにシートキャリア濃度の低下等の電気
的特性の劣化が起こる。通常、半導体装置の信頼性を確
認する手段として、半導体装置の特性が劣化しやすい高
温の環境下で半導体装置を動作させてその特性の経時的
な変化を確認する方法が行われるが、従来の半導体装置
においては、このような熱処理を含む信頼性試験におい
て、上記のようなシートキャリア濃度の低下がおこるた
めに、十分な結果を得ることができず、信頼性の高い半
導体装置を得ることはできないという問題があった。
ＨＥＭＴのような不純物をドープしたＩｎＡｌＡｓ層を
備えた半導体装置においては、窒素ガスや水素ガス等の
キャリアガスを含む雰囲気下において熱処理工程を行う
と、上述したようにシートキャリア濃度の低下等の電気
的特性の劣化が起こる。通常、半導体装置の信頼性を確
認する手段として、半導体装置の特性が劣化しやすい高
温の環境下で半導体装置を動作させてその特性の経時的
な変化を確認する方法が行われるが、従来の半導体装置
においては、このような熱処理を含む信頼性試験におい
て、上記のようなシートキャリア濃度の低下がおこるた
めに、十分な結果を得ることができず、信頼性の高い半
導体装置を得ることはできないという問題があった。
【００２１】また、上記のように熱により特性が劣化す
るので、従来の半導体装置を高温下で長時間，所望の特
性を保持しながら動作させることは非常に困難であり、
高温動作に対して信頼性の高い半導体装置を提供するこ
とが困難であるという問題があった。
るので、従来の半導体装置を高温下で長時間，所望の特
性を保持しながら動作させることは非常に困難であり、
高温動作に対して信頼性の高い半導体装置を提供するこ
とが困難であるという問題があった。
【００２２】さらに、従来の半導体装置の製造方法にお
いて、不純物をドープしたＩｎＡｌＡｓ層の形成後に高
温による熱処理工程が必要な場合、この不純物をドープ
したＩｎＡｌＡｓ層の電気的特性が熱によって劣化して
しまうため、所望の特性の半導体装置が得られないとい
う問題があった。例えば、不純物をドープしたＩｎＡｌ
Ａｓ層をキャリア供給層として備えたＨＥＭＴにおいて
は、このような熱による劣化が起こると２次元電子ガス
のシートキャリア濃度が低下してしまい、所望の動作特
性が得られないという問題があった。
いて、不純物をドープしたＩｎＡｌＡｓ層の形成後に高
温による熱処理工程が必要な場合、この不純物をドープ
したＩｎＡｌＡｓ層の電気的特性が熱によって劣化して
しまうため、所望の特性の半導体装置が得られないとい
う問題があった。例えば、不純物をドープしたＩｎＡｌ
Ａｓ層をキャリア供給層として備えたＨＥＭＴにおいて
は、このような熱による劣化が起こると２次元電子ガス
のシートキャリア濃度が低下してしまい、所望の動作特
性が得られないという問題があった。
【００２３】本発明は上記のような問題点を解消するた
めになされたもので、所望の電気的特性を備えた、信頼
性の高い電界効果トランジスタを提供することを目的と
する。またこの発明は、上記電界効果トランジスタの製
造方法を提供することを目的とする。
めになされたもので、所望の電気的特性を備えた、信頼
性の高い電界効果トランジスタを提供することを目的と
する。またこの発明は、上記電界効果トランジスタの製
造方法を提供することを目的とする。
【００２４】
【課題を解決するための手段】上記課題を解決するため
に、本発明（請求項１）に係る電界効果トランジスタ
は、能動層が二種類以上の半導体材料で構成されている
ヘテロ接合構造を有する電界効果トランジスタにおい
て、ドレイン電極直下に、上記能動層のうちのｎ型不純
物を含む領域に接して設けられた、電子を補供する別層
を備えたものである。
に、本発明（請求項１）に係る電界効果トランジスタ
は、能動層が二種類以上の半導体材料で構成されている
ヘテロ接合構造を有する電界効果トランジスタにおい
て、ドレイン電極直下に、上記能動層のうちのｎ型不純
物を含む領域に接して設けられた、電子を補供する別層
を備えたものである。
【００２５】また、本発明（請求項２）に係る電界効果
トランジスタは、請求項１に記載の電界効果トランジス
タにおいて、当該電界効果トランジスタが、高電子移動
度トランジスタ（ＨＥＭＴ）構造を有するものである。
トランジスタは、請求項１に記載の電界効果トランジス
タにおいて、当該電界効果トランジスタが、高電子移動
度トランジスタ（ＨＥＭＴ）構造を有するものである。
【００２６】また、本発明（請求項３）に係る電界効果
トランジスタは、請求項２に記載の電界効果トランジス
タにおいて、能動層がＡｌＩｎＡｓとＧａＩｎＡｓで構
成されているものである。
トランジスタは、請求項２に記載の電界効果トランジス
タにおいて、能動層がＡｌＩｎＡｓとＧａＩｎＡｓで構
成されているものである。
【００２７】また、本発明（請求項４）に係る電界効果
トランジスタは、請求項３に記載の電界効果トランジス
タにおいて、上記電子を補供する別層が、高濃度にｎ型
不純物を含むＡｌＩｎＡｓ層であり、ドレイン電極が、
該ＡｌＩｎＡｓ層上にこれと接して設けられたｎ型Ｇａ
ＩｎＡｓオーミックコンタクト層上に設けられているも
のである。
トランジスタは、請求項３に記載の電界効果トランジス
タにおいて、上記電子を補供する別層が、高濃度にｎ型
不純物を含むＡｌＩｎＡｓ層であり、ドレイン電極が、
該ＡｌＩｎＡｓ層上にこれと接して設けられたｎ型Ｇａ
ＩｎＡｓオーミックコンタクト層上に設けられているも
のである。
【００２８】また、本発明（請求項５）に係る電界効果
トランジスタは、請求項３に記載の電界効果トランジス
タにおいて、上記電子を補供する別層が、高濃度にｎ型
不純物を含むＧａＩｎＡｓ層であり、ドレイン電極が、
該ＧａＩｎＡｓ層上に直接設けられているものである。
トランジスタは、請求項３に記載の電界効果トランジス
タにおいて、上記電子を補供する別層が、高濃度にｎ型
不純物を含むＧａＩｎＡｓ層であり、ドレイン電極が、
該ＧａＩｎＡｓ層上に直接設けられているものである。
【００２９】また、本発明（請求項６）に係る電界効果
トランジスタは、請求項１に記載の電界効果トランジス
タにおいて、ソース電極直下に、上記能動層のうちのｎ
型不純物を含む領域に接して設けられた、電子を補供す
る別層をさらに備えたものである。
トランジスタは、請求項１に記載の電界効果トランジス
タにおいて、ソース電極直下に、上記能動層のうちのｎ
型不純物を含む領域に接して設けられた、電子を補供す
る別層をさらに備えたものである。
【００３０】また、本発明（請求項７）に係る電界効果
トランジスタは、請求項６に記載の電界効果トランジス
タにおいて、当該電界効果トランジスタが、高電子移動
度トランジスタ（ＨＥＭＴ）構造を有するものである。
トランジスタは、請求項６に記載の電界効果トランジス
タにおいて、当該電界効果トランジスタが、高電子移動
度トランジスタ（ＨＥＭＴ）構造を有するものである。
【００３１】また、本発明（請求項８）に係る電界効果
トランジスタは、請求項７に記載の電界効果トランジス
タにおいて、能動層がＡｌＩｎＡｓとＧａＩｎＡｓで構
成されているものである。
トランジスタは、請求項７に記載の電界効果トランジス
タにおいて、能動層がＡｌＩｎＡｓとＧａＩｎＡｓで構
成されているものである。
【００３２】また、本発明（請求項９）に係る電界効果
トランジスタは、請求項８に記載の電界効果トランジス
タにおいて、上記ドレイン電極直下，及びソース電極直
下に設けられた電子を補供する別層が、いずれも高濃度
にｎ型不純物を含むＡｌＩｎＡｓ層であり、ドレイン電
極，及びソース電極が、該ＡｌＩｎＡｓ層上にこれと接
して設けられたｎ型ＧａＩｎＡｓオーミックコンタクト
層上に設けられているものである。
トランジスタは、請求項８に記載の電界効果トランジス
タにおいて、上記ドレイン電極直下，及びソース電極直
下に設けられた電子を補供する別層が、いずれも高濃度
にｎ型不純物を含むＡｌＩｎＡｓ層であり、ドレイン電
極，及びソース電極が、該ＡｌＩｎＡｓ層上にこれと接
して設けられたｎ型ＧａＩｎＡｓオーミックコンタクト
層上に設けられているものである。
【００３３】また、本発明（請求項１０）に係る電界効
果トランジスタは、請求項８に記載の電界効果トランジ
スタにおいて、上記ドレイン電極直下，及びソース電極
直下に設けられた電子を補供する別層が、いずれも高濃
度にｎ型不純物を含むＧａＩｎＡｓ層であり、ドレイン
電極，及びソース電極が、該ＧａＩｎＡｓ層上に直接設
けられているものである。
果トランジスタは、請求項８に記載の電界効果トランジ
スタにおいて、上記ドレイン電極直下，及びソース電極
直下に設けられた電子を補供する別層が、いずれも高濃
度にｎ型不純物を含むＧａＩｎＡｓ層であり、ドレイン
電極，及びソース電極が、該ＧａＩｎＡｓ層上に直接設
けられているものである。
【００３４】また、本発明（請求項１１）に係る電界効
果トランジスタの製造方法は、半絶縁性基板上に二種類
以上の半導体材料で構成されているヘテロ接合構造を有
する能動層を含む半導体積層構造を形成する工程と、上
記半導体積層構造の、ドレイン電極が形成される領域
を、該半導体積層構造の表面側から少なくとも上記能動
層のｎ型の不純物がドープされた領域に達するまでエッ
チング除去する工程と、該エッチング除去された領域を
埋め込むように、高濃度にｎ型の不純物を含む半導体層
を形成する工程と、上記高濃度にｎ型の不純物を含む半
導体層上にドレイン電極を形成する工程とを含むもので
ある。
果トランジスタの製造方法は、半絶縁性基板上に二種類
以上の半導体材料で構成されているヘテロ接合構造を有
する能動層を含む半導体積層構造を形成する工程と、上
記半導体積層構造の、ドレイン電極が形成される領域
を、該半導体積層構造の表面側から少なくとも上記能動
層のｎ型の不純物がドープされた領域に達するまでエッ
チング除去する工程と、該エッチング除去された領域を
埋め込むように、高濃度にｎ型の不純物を含む半導体層
を形成する工程と、上記高濃度にｎ型の不純物を含む半
導体層上にドレイン電極を形成する工程とを含むもので
ある。
【００３５】また、本発明（請求項１２）に係る電界効
果トランジスタの製造方法は、半絶縁性基板上に二種類
以上の半導体材料で構成されているヘテロ接合構造を有
する能動層を含む半導体積層構造を形成する工程と、上
記半導体積層構造の、ドレイン電極が形成される領域，
及びソース電極が形成される領域を、該半導体積層構造
の表面側から少なくとも上記能動層のｎ型の不純物がド
ープされた領域に達するまでエッチング除去する工程
と、該エッチング除去された領域を埋め込むように、高
濃度にｎ型の不純物を含む半導体層を形成する工程と、
一方の高濃度にｎ型の不純物を含む半導体層上にドレイ
ン電極を、他方の高濃度にｎ型の不純物を含む半導体層
上にソース電極を形成する工程とを含むものである。
果トランジスタの製造方法は、半絶縁性基板上に二種類
以上の半導体材料で構成されているヘテロ接合構造を有
する能動層を含む半導体積層構造を形成する工程と、上
記半導体積層構造の、ドレイン電極が形成される領域，
及びソース電極が形成される領域を、該半導体積層構造
の表面側から少なくとも上記能動層のｎ型の不純物がド
ープされた領域に達するまでエッチング除去する工程
と、該エッチング除去された領域を埋め込むように、高
濃度にｎ型の不純物を含む半導体層を形成する工程と、
一方の高濃度にｎ型の不純物を含む半導体層上にドレイ
ン電極を、他方の高濃度にｎ型の不純物を含む半導体層
上にソース電極を形成する工程とを含むものである。
【００３６】また、本発明（請求項１３）に係る電界効
果トランジスタは、半絶縁性ＩｎＰ基板と、該基板上に
形成されたアンドープＡｌＩｎＡｓバッファ層と、該バ
ッファ層の一部上に形成されたアンドープＧａＩｎＡｓ
電子走行層と、該電子走行層上に形成されたアンドープ
ＡｌＩｎＡｓスペーサ層と、該スペーサ層上に形成され
たプレーナドープＳｉ層と、該プレーナドープＳｉ層上
に形成されたアンドープＡｌＩｎＡｓショットキーコン
タクト層と、上記バッファ層の他の一部上に、上記電子
走行層，スペーサ層，プレーナドープＳｉ層，ショット
キーコンタクト層の側面に接するように形成された高濃
度ＳｉドープＡｌＩｎＡｓ層と、該高濃度ＳｉドープＡ
ｌＩｎＡｓ層上に形成された第１のＳｉドープＧａＩｎ
Ａｓオーミックコンタクト層と、該第１のＳｉドープＧ
ａＩｎＡｓオーミックコンタクト層上に形成されたドレ
イン電極と、上記ショットキーコンタクト層の上記高濃
度ＳｉドープＡｌＩｎＡｓ層に隣接した領域上に形成さ
れたゲート電極と、上記ショットキーコンタクト層の上
記ゲート電極を挟んで上記第１のＳｉドープＧａＩｎＡ
ｓオーミックコンタクト層と対向する領域上に形成され
た第２のＳｉドープＧａＩｎＡｓオーミックコンタクト
層と、該第２のＳｉドープＧａＩｎＡｓオーミックコン
タクト層上に形成されたソース電極とを備えたものであ
る。
果トランジスタは、半絶縁性ＩｎＰ基板と、該基板上に
形成されたアンドープＡｌＩｎＡｓバッファ層と、該バ
ッファ層の一部上に形成されたアンドープＧａＩｎＡｓ
電子走行層と、該電子走行層上に形成されたアンドープ
ＡｌＩｎＡｓスペーサ層と、該スペーサ層上に形成され
たプレーナドープＳｉ層と、該プレーナドープＳｉ層上
に形成されたアンドープＡｌＩｎＡｓショットキーコン
タクト層と、上記バッファ層の他の一部上に、上記電子
走行層，スペーサ層，プレーナドープＳｉ層，ショット
キーコンタクト層の側面に接するように形成された高濃
度ＳｉドープＡｌＩｎＡｓ層と、該高濃度ＳｉドープＡ
ｌＩｎＡｓ層上に形成された第１のＳｉドープＧａＩｎ
Ａｓオーミックコンタクト層と、該第１のＳｉドープＧ
ａＩｎＡｓオーミックコンタクト層上に形成されたドレ
イン電極と、上記ショットキーコンタクト層の上記高濃
度ＳｉドープＡｌＩｎＡｓ層に隣接した領域上に形成さ
れたゲート電極と、上記ショットキーコンタクト層の上
記ゲート電極を挟んで上記第１のＳｉドープＧａＩｎＡ
ｓオーミックコンタクト層と対向する領域上に形成され
た第２のＳｉドープＧａＩｎＡｓオーミックコンタクト
層と、該第２のＳｉドープＧａＩｎＡｓオーミックコン
タクト層上に形成されたソース電極とを備えたものであ
る。
【００３７】また、本発明（請求項１４）に係る電界効
果トランジスタは、半絶縁性ＩｎＰ基板と、該基板上に
形成されたアンドープＡｌＩｎＡｓバッファ層と、該バ
ッファ層の一部上に形成されたアンドープＧａＩｎＡｓ
電子走行層と、該電子走行層上に形成されたアンドープ
ＡｌＩｎＡｓスペーサ層と、該スペーサ層上に形成され
たプレーナドープＳｉ層と、該プレーナドープＳｉ層上
に形成されたアンドープＡｌＩｎＡｓショットキーコン
タクト層と、上記バッファ層の上記電子走行層が形成さ
れた領域の両側の領域上に、上記電子走行層，スペーサ
層，プレーナドープＳｉ層，ショットキーコンタクト層
の側面に接するようにそれぞれ形成された第１，および
第２の高濃度ＳｉドープＡｌＩｎＡｓ層と、上記第１の
高濃度ＳｉドープＡｌＩｎＡｓ層上に形成された第１の
ＳｉドープＧａＩｎＡｓオーミックコンタクト層と、該
第１のＳｉドープＧａＩｎＡｓオーミックコンタクト層
上に形成されたドレイン電極と、上記第２の高濃度Ｓｉ
ドープＡｌＩｎＡｓ層上に形成された第２のＳｉドープ
ＧａＩｎＡｓオーミックコンタクト層と、該第２のＳｉ
ドープＧａＩｎＡｓオーミックコンタクト層上に形成さ
れたソース電極と、上記ショットキーコンタクト層上に
形成されたゲート電極とを備えたものである。
果トランジスタは、半絶縁性ＩｎＰ基板と、該基板上に
形成されたアンドープＡｌＩｎＡｓバッファ層と、該バ
ッファ層の一部上に形成されたアンドープＧａＩｎＡｓ
電子走行層と、該電子走行層上に形成されたアンドープ
ＡｌＩｎＡｓスペーサ層と、該スペーサ層上に形成され
たプレーナドープＳｉ層と、該プレーナドープＳｉ層上
に形成されたアンドープＡｌＩｎＡｓショットキーコン
タクト層と、上記バッファ層の上記電子走行層が形成さ
れた領域の両側の領域上に、上記電子走行層，スペーサ
層，プレーナドープＳｉ層，ショットキーコンタクト層
の側面に接するようにそれぞれ形成された第１，および
第２の高濃度ＳｉドープＡｌＩｎＡｓ層と、上記第１の
高濃度ＳｉドープＡｌＩｎＡｓ層上に形成された第１の
ＳｉドープＧａＩｎＡｓオーミックコンタクト層と、該
第１のＳｉドープＧａＩｎＡｓオーミックコンタクト層
上に形成されたドレイン電極と、上記第２の高濃度Ｓｉ
ドープＡｌＩｎＡｓ層上に形成された第２のＳｉドープ
ＧａＩｎＡｓオーミックコンタクト層と、該第２のＳｉ
ドープＧａＩｎＡｓオーミックコンタクト層上に形成さ
れたソース電極と、上記ショットキーコンタクト層上に
形成されたゲート電極とを備えたものである。
【００３８】
実施の形態１．図１は半導体層にフッ素が侵入した半導
体装置の実動作における電気的特性の劣化機構を究明す
るための検討に用いられた半導体試料の構造を示す図で
あり、図において１５１は半絶縁性（以下S.I.−と記
す）ＩｎＰ基板、１５２はＳｉドープＡｌＩｎＡｓ層、
１５３，１５４，１５５はそれぞれ第１，第２，第３の
オーミック電極である。この構造はS.I.−ＩｎＰ基板上
にＭＢＥ法によりＳｉドープＡｌＩｎＡｓ層を成長した
後、酒石酸と過酸化水素水の混合液によってＡｌＩｎＡ
ｓ層だけを選択エッチングし、最後に各オーミック電極
を形成することによって得られた。
体装置の実動作における電気的特性の劣化機構を究明す
るための検討に用いられた半導体試料の構造を示す図で
あり、図において１５１は半絶縁性（以下S.I.−と記
す）ＩｎＰ基板、１５２はＳｉドープＡｌＩｎＡｓ層、
１５３，１５４，１５５はそれぞれ第１，第２，第３の
オーミック電極である。この構造はS.I.−ＩｎＰ基板上
にＭＢＥ法によりＳｉドープＡｌＩｎＡｓ層を成長した
後、酒石酸と過酸化水素水の混合液によってＡｌＩｎＡ
ｓ層だけを選択エッチングし、最後に各オーミック電極
を形成することによって得られた。
【００３９】フッ素侵入による電気的特性の劣化を増長
させるため、図１に示した試料をあらかじめフッ酸（Ｈ
Ｆ）蒸気にさらした後、窒素雰囲気中で２５０℃に保持
し、第２のオーミック電極１５４が正極になるように第
１のオーミック電極１５３と第２のオーミック電極１５
４との間に２０Ｖの電圧を印加し、第１のオーミック電
極１５３と第３のオーミック電極１５５の間の電圧、及
び第２のオーミック電極１５４と第３のオーミック電極
１５５との間の電圧の経時変化を調査した。
させるため、図１に示した試料をあらかじめフッ酸（Ｈ
Ｆ）蒸気にさらした後、窒素雰囲気中で２５０℃に保持
し、第２のオーミック電極１５４が正極になるように第
１のオーミック電極１５３と第２のオーミック電極１５
４との間に２０Ｖの電圧を印加し、第１のオーミック電
極１５３と第３のオーミック電極１５５の間の電圧、及
び第２のオーミック電極１５４と第３のオーミック電極
１５５との間の電圧の経時変化を調査した。
【００４０】図２は上述の調査の結果を示す図である。
図２より正極側の電圧が時間と共に上昇し、約２０時間
で飽和していることがわかる。このことは、Ｓｉドープ
ＡｌＩｎＡｓ層中に熱拡散したフッ素によるキャリアの
減少が電界の印加によって加速されること、特に正極近
傍で増長されることを示唆している。
図２より正極側の電圧が時間と共に上昇し、約２０時間
で飽和していることがわかる。このことは、Ｓｉドープ
ＡｌＩｎＡｓ層中に熱拡散したフッ素によるキャリアの
減少が電界の印加によって加速されること、特に正極近
傍で増長されることを示唆している。
【００４１】上記事実およびこれまでの公知事実からＡ
ｌＩｎＡｓ／ＧａＩｎＡｓ ＨＥＭＴの熱および電界に
よる特性劣化，すなわち高温通電における信頼性不良
は、以下の工程で進んでいると推測できる。
ｌＩｎＡｓ／ＧａＩｎＡｓ ＨＥＭＴの熱および電界に
よる特性劣化，すなわち高温通電における信頼性不良
は、以下の工程で進んでいると推測できる。
【００４２】 大気中のフッ素の、ＡｌＩｎＡｓショ
ットキー層の大気露出面への吸着 熱によるフッ素のエピ層中への拡散 電界によるフッ素の正極（ドレイン電極）近傍への
集中 ｎ型ＡｌＩｎＡｓ電子供給層中でのＦとＳｉとの反
応 Ｓｉ → Ｓｉ+ ＋ｅ Ｆ＋ｅ → Ｆ- Ｆ- ＋Ｓｉ→ Ｆ−Ｓｉ（散乱因子） 主としてドレイン電極近傍でのキャリアの減少，特
性劣化 上記の考察から、ＡｌＩｎＡｓ／ＧａＩｎＡｓ ＨＥＭ
Ｔの高温通電における信頼性を向上させるためには、特
にドレイン電極近傍でのキャリアの減少をなくすことが
必要であることがわかる。
ットキー層の大気露出面への吸着 熱によるフッ素のエピ層中への拡散 電界によるフッ素の正極（ドレイン電極）近傍への
集中 ｎ型ＡｌＩｎＡｓ電子供給層中でのＦとＳｉとの反
応 Ｓｉ → Ｓｉ+ ＋ｅ Ｆ＋ｅ → Ｆ- Ｆ- ＋Ｓｉ→ Ｆ−Ｓｉ（散乱因子） 主としてドレイン電極近傍でのキャリアの減少，特
性劣化 上記の考察から、ＡｌＩｎＡｓ／ＧａＩｎＡｓ ＨＥＭ
Ｔの高温通電における信頼性を向上させるためには、特
にドレイン電極近傍でのキャリアの減少をなくすことが
必要であることがわかる。
【００４３】図３は、本発明の実施の形態１による半導
体装置を説明するための図である。図において、２０１
は半絶縁性ＩｎＰ基板、２０２はアンドープＡｌＩｎＡ
ｓバッファ層、２０３はアンドープＧａＩｎＡｓ電子走
行層、２０４はアンドープＡｌＩｎＡｓスペーサ層、２
０５はプレーナドープＳｉ層、２０６はアンドープＡｌ
ＩｎＡｓショットキーコンタクト層、２０７はＳｉドー
プＧａＩｎＡｓオーミックコンタクト層である。２０８
は高濃度ＳｉドープＡｌＩｎＡｓ層、２０９はＳｉドー
プＧａＩｎＡｓオーミックコンタクト層である。また、
２１２はＡｕＧｅ／Ｎｉ／Ａｕソース電極、２１３はＡ
ｕＧｅ／Ｎｉ／Ａｕドレイン電極、２１４はＭｏ／Ａｌ
／Ｍｏゲート電極である。
体装置を説明するための図である。図において、２０１
は半絶縁性ＩｎＰ基板、２０２はアンドープＡｌＩｎＡ
ｓバッファ層、２０３はアンドープＧａＩｎＡｓ電子走
行層、２０４はアンドープＡｌＩｎＡｓスペーサ層、２
０５はプレーナドープＳｉ層、２０６はアンドープＡｌ
ＩｎＡｓショットキーコンタクト層、２０７はＳｉドー
プＧａＩｎＡｓオーミックコンタクト層である。２０８
は高濃度ＳｉドープＡｌＩｎＡｓ層、２０９はＳｉドー
プＧａＩｎＡｓオーミックコンタクト層である。また、
２１２はＡｕＧｅ／Ｎｉ／Ａｕソース電極、２１３はＡ
ｕＧｅ／Ｎｉ／Ａｕドレイン電極、２１４はＭｏ／Ａｌ
／Ｍｏゲート電極である。
【００４４】ここで、本実施の形態においては、アンド
ープＡｌＩｎＡｓバッファ層２０２の厚みは２５０ｎ
ｍ、アンドープＧａＩｎＡｓ電子走行層２０３の厚みは
５０ｎｍ、アンドープＡｌＩｎＡｓスペーサ層２０４の
厚みは２ｎｍ、Ｓｉプレーナドープ層２０５のシートキ
ャリア濃度は３×１０12cm-2、アンドープＡｌＩｎＡｓ
ショットキーコンタクト層２０６の厚みは３２ｎｍ、Ｓ
ｉドープＧａＩｎＡｓオーミックコンタクト層２０７の
厚みは５０ｎｍ，キャリア濃度は４×１０18cm-3として
いる。また、ＡｌＩｎＡｓ，およびＧａＩｎＡｓはＩｎ
Ｐ基板に格子整合させる為に組成を厳密に制御し、各々
Ａｌ0.52Ｉｎ0.48Ａｓ，Ｇａ0.53Ｉｎ0.47Ａｓとしてい
る。
ープＡｌＩｎＡｓバッファ層２０２の厚みは２５０ｎ
ｍ、アンドープＧａＩｎＡｓ電子走行層２０３の厚みは
５０ｎｍ、アンドープＡｌＩｎＡｓスペーサ層２０４の
厚みは２ｎｍ、Ｓｉプレーナドープ層２０５のシートキ
ャリア濃度は３×１０12cm-2、アンドープＡｌＩｎＡｓ
ショットキーコンタクト層２０６の厚みは３２ｎｍ、Ｓ
ｉドープＧａＩｎＡｓオーミックコンタクト層２０７の
厚みは５０ｎｍ，キャリア濃度は４×１０18cm-3として
いる。また、ＡｌＩｎＡｓ，およびＧａＩｎＡｓはＩｎ
Ｐ基板に格子整合させる為に組成を厳密に制御し、各々
Ａｌ0.52Ｉｎ0.48Ａｓ，Ｇａ0.53Ｉｎ0.47Ａｓとしてい
る。
【００４５】また、本実施例においては、高濃度Ｓｉド
ープＡｌＩｎＡｓ層２０８の領域とゲート電極２１４と
の間隔は０．１μｍとしている。
ープＡｌＩｎＡｓ層２０８の領域とゲート電極２１４と
の間隔は０．１μｍとしている。
【００４６】図４は本実施の形態１による半導体装置の
製造工程を示す図であり、図において、図３と同一符号
は同一又は相当部分である。以下、本実施の形態１によ
る半導体装置の製造工程を図４に沿って説明する。
製造工程を示す図であり、図において、図３と同一符号
は同一又は相当部分である。以下、本実施の形態１によ
る半導体装置の製造工程を図４に沿って説明する。
【００４７】まず、図４(a) に示すように、半絶縁性Ｉ
ｎＰ基板２０１上に、分子線エピタキシャル成長（ＭＢ
Ｅ）法，ガスソースＭＢＥ法，化学ビームエピタキシャ
ル成長（ＣＢＥ）法，あるいは有機金属気相成長（ＭＯ
ＣＶＤ）法等により、アンドープＡｌＩｎＡｓバッファ
層２０２，アンドープＧａＩｎＡｓ電子走行層２０３，
アンドープＡｌＩｎＡｓスペーサ層２０４，Ｓｉプレー
ナドープ層２０５，アンドープＡｌＩｎＡｓショットキ
ーコンタクト２０６，及びＳｉドープＧａＩｎＡｓオー
ミックコンタクト層２０７を順次成長し、ＡｌＩｎＡｓ
／ＧａＩｎＡｓＨＥＭＴの基本エピタキシャル構造を作
製する。
ｎＰ基板２０１上に、分子線エピタキシャル成長（ＭＢ
Ｅ）法，ガスソースＭＢＥ法，化学ビームエピタキシャ
ル成長（ＣＢＥ）法，あるいは有機金属気相成長（ＭＯ
ＣＶＤ）法等により、アンドープＡｌＩｎＡｓバッファ
層２０２，アンドープＧａＩｎＡｓ電子走行層２０３，
アンドープＡｌＩｎＡｓスペーサ層２０４，Ｓｉプレー
ナドープ層２０５，アンドープＡｌＩｎＡｓショットキ
ーコンタクト２０６，及びＳｉドープＧａＩｎＡｓオー
ミックコンタクト層２０７を順次成長し、ＡｌＩｎＡｓ
／ＧａＩｎＡｓＨＥＭＴの基本エピタキシャル構造を作
製する。
【００４８】次に、最表面全面に、例えばプラズマＣＶ
Ｄ法等によってＳｉＮx 等の絶縁膜２１５を形成し、写
真製版等によって開口する。その後、絶縁膜２１５をマ
スクとして、塩素系等のドライエッチング，あるいはウ
ェットエッチング法等により、開口部に露出した半導体
層を選択的にエッチングする。この時、エッチングはＳ
ｉプレーナドープ層２０５に到達していることが必要で
あるが、それ以上深くなっていても構わない。図４(b)
では、アンドープＡｌＩｎＡｓバッファ層２０２に達す
るまでエッチングしている。
Ｄ法等によってＳｉＮx 等の絶縁膜２１５を形成し、写
真製版等によって開口する。その後、絶縁膜２１５をマ
スクとして、塩素系等のドライエッチング，あるいはウ
ェットエッチング法等により、開口部に露出した半導体
層を選択的にエッチングする。この時、エッチングはＳ
ｉプレーナドープ層２０５に到達していることが必要で
あるが、それ以上深くなっていても構わない。図４(b)
では、アンドープＡｌＩｎＡｓバッファ層２０２に達す
るまでエッチングしている。
【００４９】次に、図４(b) に示す工程で形成した溝部
に例えばＣＢＥ法やＭＯＣＶＤ法等によって、図４(c)
に示すように、高濃度ＳｉドープＡｌＩｎＡｓ層２０８
とＳｉドープＧａＩｎＡｓ層２０９を順次成長する。こ
の際、電子をできる限り蓄えることが重要であるため、
高濃度ＳｉドープＡｌＩｎＡｓ層２０８には品質が劣化
しないレベルで、可能な限りＳｉをドーピングしておく
ことが重要である。本実施の形態においては、５×１０
18cm-3のＳｉをドーピングしてある。
に例えばＣＢＥ法やＭＯＣＶＤ法等によって、図４(c)
に示すように、高濃度ＳｉドープＡｌＩｎＡｓ層２０８
とＳｉドープＧａＩｎＡｓ層２０９を順次成長する。こ
の際、電子をできる限り蓄えることが重要であるため、
高濃度ＳｉドープＡｌＩｎＡｓ層２０８には品質が劣化
しないレベルで、可能な限りＳｉをドーピングしておく
ことが重要である。本実施の形態においては、５×１０
18cm-3のＳｉをドーピングしてある。
【００５０】以降、従来のＡｌＩｎＡｓ／ＧａＩｎＡｓ
ＨＥＭＴとほぼ同様の工程で最終構造を作製する。ま
ず、各素子を絶縁分離するために絶縁膜２１５を除去し
た後、ドライエッチング，もしくはウェットエッチン
グ，あるいはＨ等による絶縁注入を行う。図４(d) に示
す例では、S.I.−ＩｎＰ基板２０１に達するメサ溝を形
成することにより各素子を絶縁分離している。
ＨＥＭＴとほぼ同様の工程で最終構造を作製する。ま
ず、各素子を絶縁分離するために絶縁膜２１５を除去し
た後、ドライエッチング，もしくはウェットエッチン
グ，あるいはＨ等による絶縁注入を行う。図４(d) に示
す例では、S.I.−ＩｎＰ基板２０１に達するメサ溝を形
成することにより各素子を絶縁分離している。
【００５１】次に、蒸着法，リフトオフ法等により、例
えばＡｕＧｅ／Ｎｉ／Ａｕ等のソース電極２１２とドレ
イン電極２１３を形成する（図４(e) ）。さらに両電極
間に露呈したＳｉドープＧａＩｎＡｓオーミックコンタ
クト層２０７を、例えばクエン酸と過酸化水素水からな
る混合液等によって選択的にエッチングし、アンドープ
ＡｌＩｎＡｓショットキー層２０６を露呈させる。その
後、例えばＭｏ／Ａｌ／ＭｏやＴｉ／Ａｌ／Ｍｏ等のゲ
ート電極２１４を形成する（図４(f) ）。
えばＡｕＧｅ／Ｎｉ／Ａｕ等のソース電極２１２とドレ
イン電極２１３を形成する（図４(e) ）。さらに両電極
間に露呈したＳｉドープＧａＩｎＡｓオーミックコンタ
クト層２０７を、例えばクエン酸と過酸化水素水からな
る混合液等によって選択的にエッチングし、アンドープ
ＡｌＩｎＡｓショットキー層２０６を露呈させる。その
後、例えばＭｏ／Ａｌ／ＭｏやＴｉ／Ａｌ／Ｍｏ等のゲ
ート電極２１４を形成する（図４(f) ）。
【００５２】最後に、図４(g) に示すように、素子表面
にＳｉＮx やＳｉＯx Ｎy 等の絶縁膜２１６を、例えば
プラズマＣＶＤ法によって形成し、表面保護を行い、工
程を完了する。
にＳｉＮx やＳｉＯx Ｎy 等の絶縁膜２１６を、例えば
プラズマＣＶＤ法によって形成し、表面保護を行い、工
程を完了する。
【００５３】次に、本実施の形態による半導体装置の動
作について説明する。図５は図２に示す本実施の形態１
による半導体装置であるＡｌＩｎＡｓ／ＧａＩｎＡｓ
ＨＥＭＴの２００℃における通電試験結果を示す図であ
る。図５において、横軸は通電の累積時間、縦軸はＩｄ
ss（ゲート電圧ゼロ時のドレイン電流）のＩｄss(0)
（通電前のＩｄss）に対する保存率であり、従来構造、
すなわちドレイン電極直下に高濃度ＳｉドープＡｌＩｎ
Ａｓ層を設けていないＨＥＭＴにおける試験結果を点線
で、本実施の形態１によるＨＥＭＴにおける試験結果を
実線で示している。図５より、高濃度ＳｉドープＡｌＩ
ｎＡｓ層２０８を設けた本実施の形態１による半導体装
置では、従来構造のＨＥＭＴに比して、通電時のＩｄss
の劣化の程度が非常に小さくなり、いわゆる信頼性が著
しく改善されていることがわかる。故障をＩｄss／Ｉｄ
ss(0) （通電前のＩｄssに対するＩｄss保存率）≦０．
８と定義すると、故障に至る時間は、従来の２００時間
から５００時間以上に大幅に伸びている。
作について説明する。図５は図２に示す本実施の形態１
による半導体装置であるＡｌＩｎＡｓ／ＧａＩｎＡｓ
ＨＥＭＴの２００℃における通電試験結果を示す図であ
る。図５において、横軸は通電の累積時間、縦軸はＩｄ
ss（ゲート電圧ゼロ時のドレイン電流）のＩｄss(0)
（通電前のＩｄss）に対する保存率であり、従来構造、
すなわちドレイン電極直下に高濃度ＳｉドープＡｌＩｎ
Ａｓ層を設けていないＨＥＭＴにおける試験結果を点線
で、本実施の形態１によるＨＥＭＴにおける試験結果を
実線で示している。図５より、高濃度ＳｉドープＡｌＩ
ｎＡｓ層２０８を設けた本実施の形態１による半導体装
置では、従来構造のＨＥＭＴに比して、通電時のＩｄss
の劣化の程度が非常に小さくなり、いわゆる信頼性が著
しく改善されていることがわかる。故障をＩｄss／Ｉｄ
ss(0) （通電前のＩｄssに対するＩｄss保存率）≦０．
８と定義すると、故障に至る時間は、従来の２００時間
から５００時間以上に大幅に伸びている。
【００５４】以上の結果は、ドレイン電極２１３直下に
設けた高濃度ＳｉドープＡｌＩｎＡｓ層２０８が、熱に
より混入したフッ素との結合により減少したキャリア
（電子）を補充する、いわゆる電子溜まりとして機能
し、従来電子がフッ素により捕獲されて不活性化されて
いたものが補われることによるものと考えられる。
設けた高濃度ＳｉドープＡｌＩｎＡｓ層２０８が、熱に
より混入したフッ素との結合により減少したキャリア
（電子）を補充する、いわゆる電子溜まりとして機能
し、従来電子がフッ素により捕獲されて不活性化されて
いたものが補われることによるものと考えられる。
【００５５】このように、本実施の形態１による半導体
装置では、ＡｌＩｎＡｓ／ＧａＩｎＡｓ ＨＥＭＴにお
いて、ドレイン電極２１３の直下の領域に、熱により混
入したフッ素との結合により減少したキャリア（電子）
を補充する、いわゆる電子溜まりとして機能する、高濃
度ＳｉドープＡｌＩｎＡｓ層２０８を設けた構成とした
から、電気的特性の劣化の少ない、信頼性の高い半導体
装置を実現できる。
装置では、ＡｌＩｎＡｓ／ＧａＩｎＡｓ ＨＥＭＴにお
いて、ドレイン電極２１３の直下の領域に、熱により混
入したフッ素との結合により減少したキャリア（電子）
を補充する、いわゆる電子溜まりとして機能する、高濃
度ＳｉドープＡｌＩｎＡｓ層２０８を設けた構成とした
から、電気的特性の劣化の少ない、信頼性の高い半導体
装置を実現できる。
【００５６】なお、図３に示すＨＥＭＴにおいては、高
濃度ＳｉドープＡｌＩｎＡｓ層２０８を、アンドープＡ
ｌＩｎＡｓバッファ層２０２の直上に設置しているが、
高濃度ＳｉドープＡｌＩｎＡｓ層２０８は、Ｓｉプレー
ナドープ層２０５と接触していれば同様の効果を発揮す
るので、例えばＧａＩｎＡｓ電子走行層２０３直上や，
半絶縁性ＩｎＰ基板２０１直上に設けても良い。
濃度ＳｉドープＡｌＩｎＡｓ層２０８を、アンドープＡ
ｌＩｎＡｓバッファ層２０２の直上に設置しているが、
高濃度ＳｉドープＡｌＩｎＡｓ層２０８は、Ｓｉプレー
ナドープ層２０５と接触していれば同様の効果を発揮す
るので、例えばＧａＩｎＡｓ電子走行層２０３直上や，
半絶縁性ＩｎＰ基板２０１直上に設けても良い。
【００５７】また、ドナードーパントとしてＳｉを用い
ているが、Ｓｎ，Ｔｅ，Ｓｅ等、他のドナードーパント
を使用しても同様の効果が期待できる。
ているが、Ｓｎ，Ｔｅ，Ｓｅ等、他のドナードーパント
を使用しても同様の効果が期待できる。
【００５８】また、各層の組成，キャリア濃度，厚み
は、上記実施の形態の説明で示したものに限られるもの
ではなく、所望する特性に応じて、任意に変更しても、
上記実施の形態と同様の効果を奏する。
は、上記実施の形態の説明で示したものに限られるもの
ではなく、所望する特性に応じて、任意に変更しても、
上記実施の形態と同様の効果を奏する。
【００５９】実施の形態２．図６は、本発明の実施の形
態２による半導体装置を説明するための図であり、図に
おいて、図３と同一符号は同一又は相当部分である。上
記実施の形態１においては、ドレイン電極直下にのみ高
濃度ＳｉドープＡｌＩｎＡｓ層２０８を設けたが、実際
にはドレイン近傍以外のＳｉプレーナドープ層領域，ソ
ース電極側にもある程度のフッ素が侵入し、電子を捕獲
することがわかっている。本実施の形態２による半導体
装置は、図３に示した実施の形態１の半導体装置に加
え、ソース電極直下にも高濃度ＳｉドープＡｌＩｎＡｓ
層を設け、これによりソース電極側へのフッ素の混入に
よる劣化を抑制するものである。
態２による半導体装置を説明するための図であり、図に
おいて、図３と同一符号は同一又は相当部分である。上
記実施の形態１においては、ドレイン電極直下にのみ高
濃度ＳｉドープＡｌＩｎＡｓ層２０８を設けたが、実際
にはドレイン近傍以外のＳｉプレーナドープ層領域，ソ
ース電極側にもある程度のフッ素が侵入し、電子を捕獲
することがわかっている。本実施の形態２による半導体
装置は、図３に示した実施の形態１の半導体装置に加
え、ソース電極直下にも高濃度ＳｉドープＡｌＩｎＡｓ
層を設け、これによりソース電極側へのフッ素の混入に
よる劣化を抑制するものである。
【００６０】本実施の形態２による半導体装置の製造工
程は図４に示す実施の形態１の半導体装置の製造工程と
ほとんど同じである。すなわち、半絶縁性ＩｎＰ基板２
０１上に、分子線エピタキシャル成長（ＭＢＥ）法，ガ
スソースＭＢＥ法，化学ビームエピタキシャル成長（Ｃ
ＢＥ）法，あるいは有機金属気相成長（ＭＯＣＶＤ）法
等により、アンドープＡｌＩｎＡｓバッファ層２０２，
アンドープＧａＩｎＡｓ電子走行層２０３，アンドープ
ＡｌＩｎＡｓスペーサ層２０４，Ｓｉプレーナドープ層
２０５，アンドープＡｌＩｎＡｓショットキーコンタク
ト２０６，及びＳｉドープＧａＩｎＡｓオーミックコン
タクト層２０７を順次成長し、ＡｌＩｎＡｓ／ＧａＩｎ
Ａｓ ＨＥＭＴの基本エピタキシャル構造を作製する。
程は図４に示す実施の形態１の半導体装置の製造工程と
ほとんど同じである。すなわち、半絶縁性ＩｎＰ基板２
０１上に、分子線エピタキシャル成長（ＭＢＥ）法，ガ
スソースＭＢＥ法，化学ビームエピタキシャル成長（Ｃ
ＢＥ）法，あるいは有機金属気相成長（ＭＯＣＶＤ）法
等により、アンドープＡｌＩｎＡｓバッファ層２０２，
アンドープＧａＩｎＡｓ電子走行層２０３，アンドープ
ＡｌＩｎＡｓスペーサ層２０４，Ｓｉプレーナドープ層
２０５，アンドープＡｌＩｎＡｓショットキーコンタク
ト２０６，及びＳｉドープＧａＩｎＡｓオーミックコン
タクト層２０７を順次成長し、ＡｌＩｎＡｓ／ＧａＩｎ
Ａｓ ＨＥＭＴの基本エピタキシャル構造を作製する。
【００６１】次に、最表面全面に、例えばプラズマＣＶ
Ｄ法等によってＳｉＮx 等の絶縁膜を形成し、写真製版
等によってこの絶縁膜に開口を形成する。このとき、上
記実施の形態１の半導体装置を製造する際には、ドレイ
ン電極が形成される部分にのみ開口を形成したが、本実
施の形態２の半導体装置を製造する場合には、ドレイン
電極が形成される部分のみならず、ソース電極が形成さ
れる部分にも同様に開口を形成する。その後、開口を形
成した絶縁膜をマスクとして、塩素系等のドライエッチ
ング，あるいはウェットエッチング法等により、開口に
露出した半導体層をエッチングする。この時、エッチン
グはＳｉプレーナドープ層２０５に到達していることが
必要であるが、それ以上深くなっていても構わない。次
に、上記エッチングにより、ドレイン電極が形成される
部分，及びソース電極が形成される部分に形成した溝部
に例えばＣＢＥ法やＭＯＣＶＤ法等によって、高濃度Ｓ
ｉドープＡｌＩｎＡｓ層２０８とＳｉドープＧａＩｎＡ
ｓ層２０９を順次成長する。以降の工程は、図４(d) か
ら図４(g) に示す工程と全く同様である。
Ｄ法等によってＳｉＮx 等の絶縁膜を形成し、写真製版
等によってこの絶縁膜に開口を形成する。このとき、上
記実施の形態１の半導体装置を製造する際には、ドレイ
ン電極が形成される部分にのみ開口を形成したが、本実
施の形態２の半導体装置を製造する場合には、ドレイン
電極が形成される部分のみならず、ソース電極が形成さ
れる部分にも同様に開口を形成する。その後、開口を形
成した絶縁膜をマスクとして、塩素系等のドライエッチ
ング，あるいはウェットエッチング法等により、開口に
露出した半導体層をエッチングする。この時、エッチン
グはＳｉプレーナドープ層２０５に到達していることが
必要であるが、それ以上深くなっていても構わない。次
に、上記エッチングにより、ドレイン電極が形成される
部分，及びソース電極が形成される部分に形成した溝部
に例えばＣＢＥ法やＭＯＣＶＤ法等によって、高濃度Ｓ
ｉドープＡｌＩｎＡｓ層２０８とＳｉドープＧａＩｎＡ
ｓ層２０９を順次成長する。以降の工程は、図４(d) か
ら図４(g) に示す工程と全く同様である。
【００６２】図６に示したＡｌＩｎＡｓ／ＧａＩｎＡｓ
ＨＥＭＴの２００℃における通電試験においては、故
障に至る時間は、図３に示す実施の形態１の半導体装置
に比して、さらに２０％程度改善された。これは、ソー
ス電極側におけるフッ素によるキャリア減少を、ソース
電極直下に設けた高濃度ＳｉドープＡｌＩｎＡｓ層２０
８から電子を補充することにより抑制することによる効
果と考えられる。
ＨＥＭＴの２００℃における通電試験においては、故
障に至る時間は、図３に示す実施の形態１の半導体装置
に比して、さらに２０％程度改善された。これは、ソー
ス電極側におけるフッ素によるキャリア減少を、ソース
電極直下に設けた高濃度ＳｉドープＡｌＩｎＡｓ層２０
８から電子を補充することにより抑制することによる効
果と考えられる。
【００６３】このように、本実施の形態２による半導体
装置では、ＡｌＩｎＡｓ／ＧａＩｎＡｓ ＨＥＭＴにお
いて、ドレイン電極２１３の直下の領域，及びソース電
極２１２の直下の領域に、熱により混入したフッ素との
結合により減少したキャリア（電子）を補充する、いわ
ゆる電子溜まりとして機能する、高濃度ＳｉドープＡｌ
ＩｎＡｓ層２０８を設けた構成としたから、電気的特性
の劣化の少ない、信頼性の高い半導体装置を実現でき
る。
装置では、ＡｌＩｎＡｓ／ＧａＩｎＡｓ ＨＥＭＴにお
いて、ドレイン電極２１３の直下の領域，及びソース電
極２１２の直下の領域に、熱により混入したフッ素との
結合により減少したキャリア（電子）を補充する、いわ
ゆる電子溜まりとして機能する、高濃度ＳｉドープＡｌ
ＩｎＡｓ層２０８を設けた構成としたから、電気的特性
の劣化の少ない、信頼性の高い半導体装置を実現でき
る。
【００６４】なお、図６に示すＨＥＭＴにおいては、高
濃度ＳｉドープＡｌＩｎＡｓ層２０８を、アンドープＡ
ｌＩｎＡｓバッファ層２０２の直上に設置しているが、
高濃度ＳｉドープＡｌＩｎＡｓ層２０８は、Ｓｉプレー
ナドープ層２０５と接触していれば同様の効果を発揮す
るので、例えばＧａＩｎＡｓ電子走行層２０３直上や，
半絶縁性ＩｎＰ基板２０１直上に設けても良い。
濃度ＳｉドープＡｌＩｎＡｓ層２０８を、アンドープＡ
ｌＩｎＡｓバッファ層２０２の直上に設置しているが、
高濃度ＳｉドープＡｌＩｎＡｓ層２０８は、Ｓｉプレー
ナドープ層２０５と接触していれば同様の効果を発揮す
るので、例えばＧａＩｎＡｓ電子走行層２０３直上や，
半絶縁性ＩｎＰ基板２０１直上に設けても良い。
【００６５】また、ドナードーパントとしてＳｉを用い
ているが、Ｓｎ，Ｔｅ，Ｓｅ等、他のドナードーパント
を使用しても同様の効果が期待できる。
ているが、Ｓｎ，Ｔｅ，Ｓｅ等、他のドナードーパント
を使用しても同様の効果が期待できる。
【００６６】実施の形態３．図７は、本発明の実施の形
態３による半導体装置を説明するための図であり、図に
おいて、図３と同一符号は同一又は相当部分である。ま
た、２１０は、高濃度ＳｉドープＧａＩｎＡｓ層であ
る。上記実施の形態１，及び実施の形態２では、電子溜
まりとして機能する高濃度ＳｉドープＡｌＩｎＡｓ層２
０８上にＳｉドープＧａＩｎＡｓオーミックコンタクト
層２０９を設けた構成としたが、本実施の形態３による
半導体装置は、電子溜まりとして機能する層を高濃度Ｓ
ｉドープＧａＩｎＡｓ層とし、この層上にドレイン電極
を直接オーミックコンタクトさせたものである。
態３による半導体装置を説明するための図であり、図に
おいて、図３と同一符号は同一又は相当部分である。ま
た、２１０は、高濃度ＳｉドープＧａＩｎＡｓ層であ
る。上記実施の形態１，及び実施の形態２では、電子溜
まりとして機能する高濃度ＳｉドープＡｌＩｎＡｓ層２
０８上にＳｉドープＧａＩｎＡｓオーミックコンタクト
層２０９を設けた構成としたが、本実施の形態３による
半導体装置は、電子溜まりとして機能する層を高濃度Ｓ
ｉドープＧａＩｎＡｓ層とし、この層上にドレイン電極
を直接オーミックコンタクトさせたものである。
【００６７】図８は本実施の形態３による半導体装置の
製造工程を示す図であり、図において、図７と同一符号
は同一又は相当部分である。以下、本実施の形態３によ
る半導体装置の製造工程を図８に沿って説明する。
製造工程を示す図であり、図において、図７と同一符号
は同一又は相当部分である。以下、本実施の形態３によ
る半導体装置の製造工程を図８に沿って説明する。
【００６８】まず、図８(a) に示すように、半絶縁性Ｉ
ｎＰ基板２０１上に、分子線エピタキシャル成長（ＭＢ
Ｅ）法，ガスソースＭＢＥ法，化学ビームエピタキシャ
ル成長（ＣＢＥ）法，あるいは有機金属気相成長（ＭＯ
ＣＶＤ）法等により、アンドープＡｌＩｎＡｓバッファ
層２０２，アンドープＧａＩｎＡｓ電子走行層２０３，
アンドープＡｌＩｎＡｓスペーサ層２０４，Ｓｉプレー
ナドープ層２０５，アンドープＡｌＩｎＡｓショットキ
ーコンタクト２０６，及びＳｉドープＧａＩｎＡｓオー
ミックコンタクト層２０７を順次成長し、ＡｌＩｎＡｓ
／ＧａＩｎＡｓＨＥＭＴの基本エピタキシャル構造を作
製する。
ｎＰ基板２０１上に、分子線エピタキシャル成長（ＭＢ
Ｅ）法，ガスソースＭＢＥ法，化学ビームエピタキシャ
ル成長（ＣＢＥ）法，あるいは有機金属気相成長（ＭＯ
ＣＶＤ）法等により、アンドープＡｌＩｎＡｓバッファ
層２０２，アンドープＧａＩｎＡｓ電子走行層２０３，
アンドープＡｌＩｎＡｓスペーサ層２０４，Ｓｉプレー
ナドープ層２０５，アンドープＡｌＩｎＡｓショットキ
ーコンタクト２０６，及びＳｉドープＧａＩｎＡｓオー
ミックコンタクト層２０７を順次成長し、ＡｌＩｎＡｓ
／ＧａＩｎＡｓＨＥＭＴの基本エピタキシャル構造を作
製する。
【００６９】次に、最表面全面に、例えばプラズマＣＶ
Ｄ法等によってＳｉＮx 等の絶縁膜を形成し、写真製版
等によってドレイン電極が形成される部分上の絶縁膜を
除去して開口を形成する。その後、塩素系等のドライエ
ッチング，あるいはウェットエッチング法等により、開
口部に露出した半導体層を、図８(b) に示すように、選
択的にエッチング除去する。この時、エッチングはＳｉ
プレーナドープ層２０５に到達していることが必要であ
るが、それ以上深くなっていても構わない。図８(b) で
は、S.I.−ＩｎＰ基板２０１に達するまでエッチングし
ている。
Ｄ法等によってＳｉＮx 等の絶縁膜を形成し、写真製版
等によってドレイン電極が形成される部分上の絶縁膜を
除去して開口を形成する。その後、塩素系等のドライエ
ッチング，あるいはウェットエッチング法等により、開
口部に露出した半導体層を、図８(b) に示すように、選
択的にエッチング除去する。この時、エッチングはＳｉ
プレーナドープ層２０５に到達していることが必要であ
るが、それ以上深くなっていても構わない。図８(b) で
は、S.I.−ＩｎＰ基板２０１に達するまでエッチングし
ている。
【００７０】次に、図８(b) に示す工程で形成した溝部
に例えばＣＢＥ法やＭＯＣＶＤ法等によって、図８(c)
に示すように、高濃度ＳｉドープＧａＩｎＡｓ層２１０
を結晶成長する。この際、電子をできる限り蓄えること
が重要であるため、高濃度ＳｉドープＧａＩｎＡｓ層２
１０には品質が劣化しないレベルで、可能な限りＳｉを
ドーピングしておくことが重要である。
に例えばＣＢＥ法やＭＯＣＶＤ法等によって、図８(c)
に示すように、高濃度ＳｉドープＧａＩｎＡｓ層２１０
を結晶成長する。この際、電子をできる限り蓄えること
が重要であるため、高濃度ＳｉドープＧａＩｎＡｓ層２
１０には品質が劣化しないレベルで、可能な限りＳｉを
ドーピングしておくことが重要である。
【００７１】以降、従来のＡｌＩｎＡｓ／ＧａＩｎＡｓ
ＨＥＭＴとほぼ同様の工程で最終構造を作製する。ま
ず、各素子を絶縁分離するために、絶縁膜を除去した
後、ドライエッチング，もしくはウェットエッチング，
あるいはＨ等による絶縁注入を行う。図８(d)に示す例
では、エッチングにより、S.I.−ＩｎＰ基板２０１に達
するメサ溝を形成することにより各素子を絶縁分離して
いる。
ＨＥＭＴとほぼ同様の工程で最終構造を作製する。ま
ず、各素子を絶縁分離するために、絶縁膜を除去した
後、ドライエッチング，もしくはウェットエッチング，
あるいはＨ等による絶縁注入を行う。図８(d)に示す例
では、エッチングにより、S.I.−ＩｎＰ基板２０１に達
するメサ溝を形成することにより各素子を絶縁分離して
いる。
【００７２】次に、蒸着法，リフトオフ法等により、例
えばＡｕＧｅ／Ｎｉ／Ａｕ等のソース電極２１２とドレ
イン電極２１３を形成する（図８(e) ）。さらに両電極
間に露呈したＳｉドープＧａＩｎＡｓオーミックコンタ
クト層２０７を、例えばクエン酸と過酸化水素水からな
る混合液等によって選択的にエッチングし、アンドープ
ＡｌＩｎＡｓショットキー層２０６を露呈させる。その
後、例えばＭｏ／Ａｌ／ＭｏやＴｉ／Ａｌ／Ｍｏ等のゲ
ート電極２１４を形成する（図８(f) ）。
えばＡｕＧｅ／Ｎｉ／Ａｕ等のソース電極２１２とドレ
イン電極２１３を形成する（図８(e) ）。さらに両電極
間に露呈したＳｉドープＧａＩｎＡｓオーミックコンタ
クト層２０７を、例えばクエン酸と過酸化水素水からな
る混合液等によって選択的にエッチングし、アンドープ
ＡｌＩｎＡｓショットキー層２０６を露呈させる。その
後、例えばＭｏ／Ａｌ／ＭｏやＴｉ／Ａｌ／Ｍｏ等のゲ
ート電極２１４を形成する（図８(f) ）。
【００７３】最後に、図８(g) に示すように、素子表面
にＳｉＮx やＳｉＯx Ｎy 等の絶縁膜２１６を、例えば
プラズマＣＶＤ法によって形成し、表面保護を行い、工
程を完了する。
にＳｉＮx やＳｉＯx Ｎy 等の絶縁膜２１６を、例えば
プラズマＣＶＤ法によって形成し、表面保護を行い、工
程を完了する。
【００７４】図７に示す本実施の形態３による半導体装
置においても、上記実施の形態１による半導体装置と同
様、２００℃通電時の信頼性は約５００時間と従来の２
００時間から改善された。以上の結果は、ゲート直下に
おけるＳｉプレーナドープ層２０５のドレイン端におけ
るキャリアの減少が高濃度ＳｉドープＧａＩｎＡｓ層２
１０から補われることによるものと考えられる。
置においても、上記実施の形態１による半導体装置と同
様、２００℃通電時の信頼性は約５００時間と従来の２
００時間から改善された。以上の結果は、ゲート直下に
おけるＳｉプレーナドープ層２０５のドレイン端におけ
るキャリアの減少が高濃度ＳｉドープＧａＩｎＡｓ層２
１０から補われることによるものと考えられる。
【００７５】このように、本実施の形態３による半導体
装置では、ＡｌＩｎＡｓ／ＧａＩｎＡｓ ＨＥＭＴにお
いて、ドレイン電極２１３の直下の領域に、熱により混
入したフッ素との結合により減少したキャリア（電子）
を補充する、いわゆる電子溜まりとして機能する、高濃
度ＳｉドープＧａＩｎＡｓ層２１０を設けた構成とした
から、電気的特性の劣化の少ない、信頼性の高い半導体
装置を実現できる。また、本実施の形態３による半導体
装置では、電子溜まりとして機能する層を高濃度Ｓｉド
ープＧａＩｎＡｓ層とし、この層上にドレイン電極を直
接オーミックコンタクトさせた構成とすることにより、
上記実施の形態１又は２の半導体装置に比して、再成長
させる半導体層の数を減らすことができ、製造を容易と
できるとともに、コンタクト部分にヘテロ接合を有さな
いので、デバイス特性の安定性を向上できる。
装置では、ＡｌＩｎＡｓ／ＧａＩｎＡｓ ＨＥＭＴにお
いて、ドレイン電極２１３の直下の領域に、熱により混
入したフッ素との結合により減少したキャリア（電子）
を補充する、いわゆる電子溜まりとして機能する、高濃
度ＳｉドープＧａＩｎＡｓ層２１０を設けた構成とした
から、電気的特性の劣化の少ない、信頼性の高い半導体
装置を実現できる。また、本実施の形態３による半導体
装置では、電子溜まりとして機能する層を高濃度Ｓｉド
ープＧａＩｎＡｓ層とし、この層上にドレイン電極を直
接オーミックコンタクトさせた構成とすることにより、
上記実施の形態１又は２の半導体装置に比して、再成長
させる半導体層の数を減らすことができ、製造を容易と
できるとともに、コンタクト部分にヘテロ接合を有さな
いので、デバイス特性の安定性を向上できる。
【００７６】なお、図７に示すＨＥＭＴにおいては、高
濃度ＳｉドープＧａＩｎＡｓ層２１０を、S.I.−ＩｎＰ
基板２０１の直上に設置しているが、高濃度Ｓｉドープ
ＧａＩｎＡｓ層２１０は、Ｓｉプレーナドープ層２０５
と接触していれば同様の効果を発揮するので、例えばア
ンドープＡｌＩｎＡｓバッファ層２０２直上や、ＧａＩ
ｎＡｓ電子走行層２０３直上に設けても良い。
濃度ＳｉドープＧａＩｎＡｓ層２１０を、S.I.−ＩｎＰ
基板２０１の直上に設置しているが、高濃度Ｓｉドープ
ＧａＩｎＡｓ層２１０は、Ｓｉプレーナドープ層２０５
と接触していれば同様の効果を発揮するので、例えばア
ンドープＡｌＩｎＡｓバッファ層２０２直上や、ＧａＩ
ｎＡｓ電子走行層２０３直上に設けても良い。
【００７７】また、ドナードーパントとしてＳｉを用い
ているが、Ｓｎ，Ｔｅ，Ｓｅ等、他のドナードーパント
を使用しても同様の効果が期待できる。
ているが、Ｓｎ，Ｔｅ，Ｓｅ等、他のドナードーパント
を使用しても同様の効果が期待できる。
【００７８】また、上記実施の形態３においては、ドレ
イン電極直下にのみ高濃度ＳｉドープＧａＩｎＡｓ層を
設けたが、ソース電極直下にも高濃度ＳｉドープＧａＩ
ｎＡｓ層を設け、これによりソース電極側へのフッ素の
混入による劣化を抑制するようにしてもよい。このよう
な実施の形態３の半導体装置の変形例による半導体装置
の製造工程は図８に示す実施の形態３の半導体装置の製
造工程とほとんど同じである。すなわち、半絶縁性Ｉｎ
Ｐ基板２０１上に、分子線エピタキシャル成長（ＭＢ
Ｅ）法，ガスソースＭＢＥ法，化学ビームエピタキシャ
ル成長（ＣＢＥ）法，あるいは有機金属気相成長（ＭＯ
ＣＶＤ）法等により、アンドープＡｌＩｎＡｓバッファ
層２０２，アンドープＧａＩｎＡｓ電子走行層２０３，
アンドープＡｌＩｎＡｓスペーサ層２０４，Ｓｉプレー
ナドープ層２０５，アンドープＡｌＩｎＡｓショットキ
ーコンタクト層２０６，及びＳｉドープＧａＩｎＡｓオ
ーミックコンタクト層２０７を順次成長し、ＡｌＩｎＡ
ｓ／ＧａＩｎＡｓ ＨＥＭＴの基本エピタキシャル構造
を作製する。
イン電極直下にのみ高濃度ＳｉドープＧａＩｎＡｓ層を
設けたが、ソース電極直下にも高濃度ＳｉドープＧａＩ
ｎＡｓ層を設け、これによりソース電極側へのフッ素の
混入による劣化を抑制するようにしてもよい。このよう
な実施の形態３の半導体装置の変形例による半導体装置
の製造工程は図８に示す実施の形態３の半導体装置の製
造工程とほとんど同じである。すなわち、半絶縁性Ｉｎ
Ｐ基板２０１上に、分子線エピタキシャル成長（ＭＢ
Ｅ）法，ガスソースＭＢＥ法，化学ビームエピタキシャ
ル成長（ＣＢＥ）法，あるいは有機金属気相成長（ＭＯ
ＣＶＤ）法等により、アンドープＡｌＩｎＡｓバッファ
層２０２，アンドープＧａＩｎＡｓ電子走行層２０３，
アンドープＡｌＩｎＡｓスペーサ層２０４，Ｓｉプレー
ナドープ層２０５，アンドープＡｌＩｎＡｓショットキ
ーコンタクト層２０６，及びＳｉドープＧａＩｎＡｓオ
ーミックコンタクト層２０７を順次成長し、ＡｌＩｎＡ
ｓ／ＧａＩｎＡｓ ＨＥＭＴの基本エピタキシャル構造
を作製する。
【００７９】次に、最表面全面に、例えばプラズマＣＶ
Ｄ法等によってＳｉＮx 等の絶縁膜を形成し、写真製版
等によってこの絶縁膜に開口を形成する。このとき、上
記実施の形態３の半導体装置を製造する際には、ドレイ
ン電極が形成される部分にのみ開口を形成したが、実施
の形態３の半導体装置の変形例による半導体装置を製造
する場合には、ドレイン電極が形成される部分のみなら
ず、ソース電極が形成される部分にも同様に開口を形成
する。その後、開口を形成した絶縁膜をマスクとして、
塩素系等のドライエッチング，あるいはウェットエッチ
ング法等により、開口に露出した半導体層をエッチング
する。この時、エッチングはＳｉプレーナドープ層２０
５に到達していることが必要であるが、それ以上深くな
っていても構わない。次に、上記エッチングにより、ド
レイン電極が形成される部分，及びソース電極が形成さ
れる部分に形成した溝部に例えばＣＢＥ法やＭＯＣＶＤ
法等によって、高濃度ＳｉドープＧａＩｎＡｓ層２１０
を結晶成長する。以降の工程は、図８(d) から図８(g)
に示す工程と全く同様である。
Ｄ法等によってＳｉＮx 等の絶縁膜を形成し、写真製版
等によってこの絶縁膜に開口を形成する。このとき、上
記実施の形態３の半導体装置を製造する際には、ドレイ
ン電極が形成される部分にのみ開口を形成したが、実施
の形態３の半導体装置の変形例による半導体装置を製造
する場合には、ドレイン電極が形成される部分のみなら
ず、ソース電極が形成される部分にも同様に開口を形成
する。その後、開口を形成した絶縁膜をマスクとして、
塩素系等のドライエッチング，あるいはウェットエッチ
ング法等により、開口に露出した半導体層をエッチング
する。この時、エッチングはＳｉプレーナドープ層２０
５に到達していることが必要であるが、それ以上深くな
っていても構わない。次に、上記エッチングにより、ド
レイン電極が形成される部分，及びソース電極が形成さ
れる部分に形成した溝部に例えばＣＢＥ法やＭＯＣＶＤ
法等によって、高濃度ＳｉドープＧａＩｎＡｓ層２１０
を結晶成長する。以降の工程は、図８(d) から図８(g)
に示す工程と全く同様である。
【００８０】このような、実施の形態３の変形例による
半導体装置では、２００℃における通電試験において、
故障に至る時間は、図７に示す実施の形態３の半導体装
置に比して、さらに１０％程度改善された。これは、ソ
ース電極側におけるフッ素によるキャリア減少を、ソー
ス電極直下に設けた高濃度ＳｉドープＧａＩｎＡｓ層２
１０から電子を補充することにより抑制することによる
効果と考えられる。
半導体装置では、２００℃における通電試験において、
故障に至る時間は、図７に示す実施の形態３の半導体装
置に比して、さらに１０％程度改善された。これは、ソ
ース電極側におけるフッ素によるキャリア減少を、ソー
ス電極直下に設けた高濃度ＳｉドープＧａＩｎＡｓ層２
１０から電子を補充することにより抑制することによる
効果と考えられる。
【００８１】なお、この変形例においては、ドナードー
パントとしてＳｉを用いているが、Ｓｎ，Ｔｅ，Ｓｅ
等、他のドナードーパントを使用しても同様の効果が期
待できる。
パントとしてＳｉを用いているが、Ｓｎ，Ｔｅ，Ｓｅ
等、他のドナードーパントを使用しても同様の効果が期
待できる。
【００８２】実施の形態４．上記実施の形態１ないし実
施の形態３においては、半導体装置が、チャネル層（電
子走行層）にドナーをドープしていない、ＨＥＭＴ構造
の半導体装置であるものについて示したが、本願発明
は、チャネルドープ型のヘテロ構造電界効果トランジス
タ（ＨＦＥＴ）にも適用することができ、上記実施の形
態実施例１ないし実施の形態３と同様の効果を奏する。
施の形態３においては、半導体装置が、チャネル層（電
子走行層）にドナーをドープしていない、ＨＥＭＴ構造
の半導体装置であるものについて示したが、本願発明
は、チャネルドープ型のヘテロ構造電界効果トランジス
タ（ＨＦＥＴ）にも適用することができ、上記実施の形
態実施例１ないし実施の形態３と同様の効果を奏する。
【００８３】図９は本発明の実施の形態４による半導体
装置の構成を示す図であり、図において、３０１は半絶
縁性ＩｎＰ基板、３０２はＦｅドープＩｎＰバッファ
層、３０３はＳｉドープｎ−ＩｎＰ電子走行層、３０４
はＳｉドープｎ−ＡｌＩｎＡｓショットキーコンタクト
層、３０５はＳｉドープｎ- −ＡｌＩｎＡｓ電界緩和
層、３０６はＳｉドープｎ−ＧａＩｎＡｓオーミックコ
ンタクト層、３０７は高濃度ＳｉドープＡｌＩｎＡｓ
層、３０８はＳｉドープＧａＩｎＡｓオーミックコンタ
クト層である。また３１２はソース電極、３１３はドレ
イン電極、３１４はゲート電極である。ここで、高濃度
ＳｉドープＡｌＩｎＡｓ層３０７のキャリア濃度は、Ｓ
ｉドープｎ−ＩｎＰ電子走行層３０３，Ｓｉドープｎ−
ＡｌＩｎＡｓショットキーコンタクト層３０４に比し
て、一桁程度高くしている。
装置の構成を示す図であり、図において、３０１は半絶
縁性ＩｎＰ基板、３０２はＦｅドープＩｎＰバッファ
層、３０３はＳｉドープｎ−ＩｎＰ電子走行層、３０４
はＳｉドープｎ−ＡｌＩｎＡｓショットキーコンタクト
層、３０５はＳｉドープｎ- −ＡｌＩｎＡｓ電界緩和
層、３０６はＳｉドープｎ−ＧａＩｎＡｓオーミックコ
ンタクト層、３０７は高濃度ＳｉドープＡｌＩｎＡｓ
層、３０８はＳｉドープＧａＩｎＡｓオーミックコンタ
クト層である。また３１２はソース電極、３１３はドレ
イン電極、３１４はゲート電極である。ここで、高濃度
ＳｉドープＡｌＩｎＡｓ層３０７のキャリア濃度は、Ｓ
ｉドープｎ−ＩｎＰ電子走行層３０３，Ｓｉドープｎ−
ＡｌＩｎＡｓショットキーコンタクト層３０４に比し
て、一桁程度高くしている。
【００８４】図９に示す半導体装置においても、上記実
施の形態１の半導体装置と同様、ドレイン電極直下に高
濃度ＳｉドープＡｌＩｎＡｓ層３０７を設けたことによ
り、従来電子がフッ素により捕獲されて不活性化されて
いた領域に電子が補給され、通電時のＩｄssの劣化の程
度が非常に小さくなり、いわゆる信頼性が著しく改善さ
れる。
施の形態１の半導体装置と同様、ドレイン電極直下に高
濃度ＳｉドープＡｌＩｎＡｓ層３０７を設けたことによ
り、従来電子がフッ素により捕獲されて不活性化されて
いた領域に電子が補給され、通電時のＩｄssの劣化の程
度が非常に小さくなり、いわゆる信頼性が著しく改善さ
れる。
【００８５】このように、本実施の形態４による半導体
装置では、チャネルドープ型のヘテロ構造電界効果トラ
ンジスタ（ＨＦＥＴ）において、ドレイン電極３１３の
直下の領域に、熱により混入したフッ素との結合により
減少したキャリア（電子）を補充する、いわゆる電子溜
まりとして機能する、高濃度ＳｉドープＡｌＩｎＡｓ層
３０７を設けた構成としたから、電気的特性の劣化の少
ない、信頼性の高い半導体装置を実現できる。
装置では、チャネルドープ型のヘテロ構造電界効果トラ
ンジスタ（ＨＦＥＴ）において、ドレイン電極３１３の
直下の領域に、熱により混入したフッ素との結合により
減少したキャリア（電子）を補充する、いわゆる電子溜
まりとして機能する、高濃度ＳｉドープＡｌＩｎＡｓ層
３０７を設けた構成としたから、電気的特性の劣化の少
ない、信頼性の高い半導体装置を実現できる。
【００８６】なお、上記実施の形態４においては、ドレ
イン電極直下にのみ高濃度ＳｉドープＡｌＩｎＡｓ層を
設けたが、ソース電極直下にも高濃度ＳｉドープＡｌＩ
ｎＡｓ層を設け、これによりソース電極側へのフッ素の
混入による劣化を抑制するようにしてもよい。図１０は
このような実施の形態４の半導体装置の変形例による半
導体装置の構成を示す図であり、図において、図９と同
一符号は同一又は相当部分である。このような、図１０
に示す、実施の形態４の変形例による半導体装置では、
ドレイン電極直下の高濃度ＳｉドープＡｌＩｎＡｓ層３
０７からの電子の補充のみならず、ソース電極直下に設
けた高濃度ＳｉドープＡｌＩｎＡｓ層３０７からも電子
が補充されることにより、図９に示す実施の形態４の半
導体装置に比して、チャネルドープ型ヘテロ構造電界効
果トランジスタ（ＨＦＥＴ）の信頼性をさらに向上する
ことができる。
イン電極直下にのみ高濃度ＳｉドープＡｌＩｎＡｓ層を
設けたが、ソース電極直下にも高濃度ＳｉドープＡｌＩ
ｎＡｓ層を設け、これによりソース電極側へのフッ素の
混入による劣化を抑制するようにしてもよい。図１０は
このような実施の形態４の半導体装置の変形例による半
導体装置の構成を示す図であり、図において、図９と同
一符号は同一又は相当部分である。このような、図１０
に示す、実施の形態４の変形例による半導体装置では、
ドレイン電極直下の高濃度ＳｉドープＡｌＩｎＡｓ層３
０７からの電子の補充のみならず、ソース電極直下に設
けた高濃度ＳｉドープＡｌＩｎＡｓ層３０７からも電子
が補充されることにより、図９に示す実施の形態４の半
導体装置に比して、チャネルドープ型ヘテロ構造電界効
果トランジスタ（ＨＦＥＴ）の信頼性をさらに向上する
ことができる。
【００８７】また、上記実施の形態４では、電子溜まり
として機能する高濃度ＳｉドープＡｌＩｎＡｓ層３０７
上にＳｉドープＧａＩｎＡｓオーミックコンタクト層３
０８を設けた構成としたが、電子溜まりとして機能する
層を高濃度ＳｉドープＧａＩｎＡｓ層とし、この層上に
ドレイン電極を直接オーミックコンタクトさせた構成と
しても良い。
として機能する高濃度ＳｉドープＡｌＩｎＡｓ層３０７
上にＳｉドープＧａＩｎＡｓオーミックコンタクト層３
０８を設けた構成としたが、電子溜まりとして機能する
層を高濃度ＳｉドープＧａＩｎＡｓ層とし、この層上に
ドレイン電極を直接オーミックコンタクトさせた構成と
しても良い。
【００８８】図１１はこのような実施の形態４の半導体
装置の変形例による半導体装置の構成を示す図である。
図において、図９と同一符号は同一又は相当部分であ
り、３０９は高濃度ＳｉドープＧａＩｎＡｓ層である。
このような、図１１に示す、実施の形態４の変形例によ
る半導体装置では、ドレイン電極直下の高濃度Ｓｉドー
プＧａＩｎＡｓ層３０９から電子が補充されることによ
り、上記実施の形態４の半導体装置と同様、チャネルド
ープ型ヘテロ構造電界効果トランジスタ（ＨＦＥＴ）の
信頼性を向上することができる。また、図１１に示す、
実施の形態４の変形例による半導体装置では、電子溜ま
りとして機能する層を高濃度ＳｉドープＧａＩｎＡｓ層
とし、この層上にドレイン電極を直接オーミックコンタ
クトさせた構成とすることにより、上記実施の形態４の
半導体装置に比して、再成長させる半導体層の数を減ら
すことができ、製造を容易とできるとともに、コンタク
ト部分にヘテロ接合を有さないので、デバイス特性の安
定性を向上できる。
装置の変形例による半導体装置の構成を示す図である。
図において、図９と同一符号は同一又は相当部分であ
り、３０９は高濃度ＳｉドープＧａＩｎＡｓ層である。
このような、図１１に示す、実施の形態４の変形例によ
る半導体装置では、ドレイン電極直下の高濃度Ｓｉドー
プＧａＩｎＡｓ層３０９から電子が補充されることによ
り、上記実施の形態４の半導体装置と同様、チャネルド
ープ型ヘテロ構造電界効果トランジスタ（ＨＦＥＴ）の
信頼性を向上することができる。また、図１１に示す、
実施の形態４の変形例による半導体装置では、電子溜ま
りとして機能する層を高濃度ＳｉドープＧａＩｎＡｓ層
とし、この層上にドレイン電極を直接オーミックコンタ
クトさせた構成とすることにより、上記実施の形態４の
半導体装置に比して、再成長させる半導体層の数を減ら
すことができ、製造を容易とできるとともに、コンタク
ト部分にヘテロ接合を有さないので、デバイス特性の安
定性を向上できる。
【００８９】
【発明の効果】以上のように、本発明（請求項１）に係
る電界効果トランジスタによれば、能動層が二種類以上
の半導体材料で構成されているヘテロ接合構造を有する
電界効果トランジスタにおいて、ドレイン電極直下に、
上記能動層のうちのｎ型不純物を含む領域に接して設け
られた、電子を補供する別層を備えた構成としたから、
半導体層中に侵入したフッ素によりドレインオーミック
コンタクト層中の電子が捕獲されて生じる電気的特性の
劣化を、ドレイン電極直下に設けた別層からの電子の補
充によって抑制することができ、ヘテロ接合構造を有す
る電界効果トランジスタの信頼性を向上できる効果があ
る。
る電界効果トランジスタによれば、能動層が二種類以上
の半導体材料で構成されているヘテロ接合構造を有する
電界効果トランジスタにおいて、ドレイン電極直下に、
上記能動層のうちのｎ型不純物を含む領域に接して設け
られた、電子を補供する別層を備えた構成としたから、
半導体層中に侵入したフッ素によりドレインオーミック
コンタクト層中の電子が捕獲されて生じる電気的特性の
劣化を、ドレイン電極直下に設けた別層からの電子の補
充によって抑制することができ、ヘテロ接合構造を有す
る電界効果トランジスタの信頼性を向上できる効果があ
る。
【００９０】また、本発明（請求項２）に係る電界効果
トランジスタによれば、請求項１に記載の電界効果トラ
ンジスタにおいて、当該電界効果トランジスタが、高電
子移動度トランジスタ（ＨＥＭＴ）構造を有するものと
したから、半導体層中に侵入したフッ素によりドレイン
オーミックコンタクト層中の電子が捕獲されて生じる電
気的特性の劣化を、ドレイン電極直下に設けた別層から
の電子の補充によって抑制することができ、信頼性の向
上されたＨＥＭＴを実現できる効果がある。
トランジスタによれば、請求項１に記載の電界効果トラ
ンジスタにおいて、当該電界効果トランジスタが、高電
子移動度トランジスタ（ＨＥＭＴ）構造を有するものと
したから、半導体層中に侵入したフッ素によりドレイン
オーミックコンタクト層中の電子が捕獲されて生じる電
気的特性の劣化を、ドレイン電極直下に設けた別層から
の電子の補充によって抑制することができ、信頼性の向
上されたＨＥＭＴを実現できる効果がある。
【００９１】また、本発明（請求項３）に係る電界効果
トランジスタによれば、請求項２に記載の電界効果トラ
ンジスタにおいて、能動層がＡｌＩｎＡｓとＧａＩｎＡ
ｓで構成されたものとしたから、半導体層中に侵入した
フッ素によりドレインオーミックコンタクト層中の電子
が捕獲されて生じる電気的特性の劣化を、ドレイン電極
直下に設けた別層からの電子の補充によって抑制するこ
とができ、信頼性の向上されたＡｌＩｎＡｓ／ＧａＩｎ
Ａｓ ＨＥＭＴを実現できる効果がある。
トランジスタによれば、請求項２に記載の電界効果トラ
ンジスタにおいて、能動層がＡｌＩｎＡｓとＧａＩｎＡ
ｓで構成されたものとしたから、半導体層中に侵入した
フッ素によりドレインオーミックコンタクト層中の電子
が捕獲されて生じる電気的特性の劣化を、ドレイン電極
直下に設けた別層からの電子の補充によって抑制するこ
とができ、信頼性の向上されたＡｌＩｎＡｓ／ＧａＩｎ
Ａｓ ＨＥＭＴを実現できる効果がある。
【００９２】また、本発明（請求項４）に係る電界効果
トランジスタによれば、請求項３に記載の電界効果トラ
ンジスタにおいて、上記電子を補供する別層が、高濃度
にｎ型不純物を含むＡｌＩｎＡｓ層であり、ドレイン電
極が、該ＡｌＩｎＡｓ層上にこれと接して設けられたｎ
型ＧａＩｎＡｓオーミックコンタクト層上に設けられた
構成としたから、半導体層中に侵入したフッ素によりド
レインオーミックコンタクト層中の電子が捕獲されて生
じる電気的特性の劣化を、高濃度にｎ型不純物を含むＡ
ｌＩｎＡｓ層からの電子の補充によって抑制することが
でき、信頼性の向上されたＡｌＩｎＡｓ／ＧａＩｎＡｓ
ＨＥＭＴを実現できる効果がある。
トランジスタによれば、請求項３に記載の電界効果トラ
ンジスタにおいて、上記電子を補供する別層が、高濃度
にｎ型不純物を含むＡｌＩｎＡｓ層であり、ドレイン電
極が、該ＡｌＩｎＡｓ層上にこれと接して設けられたｎ
型ＧａＩｎＡｓオーミックコンタクト層上に設けられた
構成としたから、半導体層中に侵入したフッ素によりド
レインオーミックコンタクト層中の電子が捕獲されて生
じる電気的特性の劣化を、高濃度にｎ型不純物を含むＡ
ｌＩｎＡｓ層からの電子の補充によって抑制することが
でき、信頼性の向上されたＡｌＩｎＡｓ／ＧａＩｎＡｓ
ＨＥＭＴを実現できる効果がある。
【００９３】また、本発明（請求項５）に係る電界効果
トランジスタによれば、請求項３に記載の電界効果トラ
ンジスタにおいて、上記電子を補供する別層が、高濃度
にｎ型不純物を含むＧａＩｎＡｓ層であり、ドレイン電
極が、該ＧａＩｎＡｓ層上に直接設けられた構成とした
から、半導体層中に侵入したフッ素によりドレインオー
ミックコンタクト層中の電子が捕獲されて生じる電気的
特性の劣化を抑制することができ、作製が容易で、かつ
所望の電気特性が安定して得られる、信頼性の向上され
たＡｌＩｎＡｓ／ＧａＩｎＡｓ ＨＥＭＴを実現できる
効果がある。
トランジスタによれば、請求項３に記載の電界効果トラ
ンジスタにおいて、上記電子を補供する別層が、高濃度
にｎ型不純物を含むＧａＩｎＡｓ層であり、ドレイン電
極が、該ＧａＩｎＡｓ層上に直接設けられた構成とした
から、半導体層中に侵入したフッ素によりドレインオー
ミックコンタクト層中の電子が捕獲されて生じる電気的
特性の劣化を抑制することができ、作製が容易で、かつ
所望の電気特性が安定して得られる、信頼性の向上され
たＡｌＩｎＡｓ／ＧａＩｎＡｓ ＨＥＭＴを実現できる
効果がある。
【００９４】また、本発明（請求項６）に係る電界効果
トランジスタによれば、請求項１に記載の電界効果トラ
ンジスタにおいて、ソース電極直下に、上記能動層のう
ちのｎ型不純物を含む領域に接して設けられた、電子を
補供する別層をさらに備えた構成としたから、半導体層
中に侵入したフッ素によりドレインオーミックコンタク
ト層中，及びソースオーミックコンタクト層中の電子が
捕獲されて生じる電気的特性の劣化を、ドレイン電極直
下，及びソース電極直下に設けた別層からの電子の補充
によって抑制することができ、ヘテロ接合構造を有する
電界効果トランジスタの信頼性を向上できる効果があ
る。
トランジスタによれば、請求項１に記載の電界効果トラ
ンジスタにおいて、ソース電極直下に、上記能動層のう
ちのｎ型不純物を含む領域に接して設けられた、電子を
補供する別層をさらに備えた構成としたから、半導体層
中に侵入したフッ素によりドレインオーミックコンタク
ト層中，及びソースオーミックコンタクト層中の電子が
捕獲されて生じる電気的特性の劣化を、ドレイン電極直
下，及びソース電極直下に設けた別層からの電子の補充
によって抑制することができ、ヘテロ接合構造を有する
電界効果トランジスタの信頼性を向上できる効果があ
る。
【００９５】また、本発明（請求項７）に係る電界効果
トランジスタによれば、請求項６に記載の電界効果トラ
ンジスタにおいて、当該電界効果トランジスタが、高電
子移動度トランジスタ（ＨＥＭＴ）構造を有するものと
したから、半導体層中に侵入したフッ素によりドレイン
オーミックコンタクト層中，及びソースオーミックコン
タクト層中の電子が捕獲されて生じる電気的特性の劣化
を、ドレイン電極直下，及びソース電極直下に設けた別
層からの電子の補充によって抑制することができ、信頼
性の向上されたＨＥＭＴを実現できる効果がある。
トランジスタによれば、請求項６に記載の電界効果トラ
ンジスタにおいて、当該電界効果トランジスタが、高電
子移動度トランジスタ（ＨＥＭＴ）構造を有するものと
したから、半導体層中に侵入したフッ素によりドレイン
オーミックコンタクト層中，及びソースオーミックコン
タクト層中の電子が捕獲されて生じる電気的特性の劣化
を、ドレイン電極直下，及びソース電極直下に設けた別
層からの電子の補充によって抑制することができ、信頼
性の向上されたＨＥＭＴを実現できる効果がある。
【００９６】また、本発明（請求項８）に係る電界効果
トランジスタによれば、請求項７に記載の電界効果トラ
ンジスタにおいて、能動層がＡｌＩｎＡｓとＧａＩｎＡ
ｓで構成されたものとしたから、半導体層中に侵入した
フッ素によりドレインオーミックコンタクト層中，及び
ソースオーミックコンタクト層中の電子が捕獲されて生
じる電気的特性の劣化を、ドレイン電極直下，及びソー
ス電極直下に設けた別層からの電子の補充によって抑制
することができ、信頼性の向上されたＡｌＩｎＡｓ／Ｇ
ａＩｎＡｓ ＨＥＭＴを実現できる効果がある。
トランジスタによれば、請求項７に記載の電界効果トラ
ンジスタにおいて、能動層がＡｌＩｎＡｓとＧａＩｎＡ
ｓで構成されたものとしたから、半導体層中に侵入した
フッ素によりドレインオーミックコンタクト層中，及び
ソースオーミックコンタクト層中の電子が捕獲されて生
じる電気的特性の劣化を、ドレイン電極直下，及びソー
ス電極直下に設けた別層からの電子の補充によって抑制
することができ、信頼性の向上されたＡｌＩｎＡｓ／Ｇ
ａＩｎＡｓ ＨＥＭＴを実現できる効果がある。
【００９７】また、本発明（請求項９）に係る電界効果
トランジスタによれば、請求項８に記載の電界効果トラ
ンジスタにおいて、上記ドレイン電極直下，及びソース
電極直下に設けられた電子を補供する別層が、いずれも
高濃度にｎ型不純物を含むＡｌＩｎＡｓ層であり、ドレ
イン電極，及びソース電極が、該ＡｌＩｎＡｓ層上にこ
れと接して設けられたｎ型ＧａＩｎＡｓオーミックコン
タクト層上に設けられた構成としたから、半導体層中に
侵入したフッ素によりドレインオーミックコンタクト層
中，及びソースオーミックコンタクト層中の電子が捕獲
されて生じる電気的特性の劣化を、ドレイン電極直下，
及びソース電極直下に設けた高濃度にｎ型不純物を含む
ＡｌＩｎＡｓ層からの電子の補充によって抑制すること
ができ、信頼性の向上されたＡｌＩｎＡｓ／ＧａＩｎＡ
ｓ ＨＥＭＴを実現できる効果がある。
トランジスタによれば、請求項８に記載の電界効果トラ
ンジスタにおいて、上記ドレイン電極直下，及びソース
電極直下に設けられた電子を補供する別層が、いずれも
高濃度にｎ型不純物を含むＡｌＩｎＡｓ層であり、ドレ
イン電極，及びソース電極が、該ＡｌＩｎＡｓ層上にこ
れと接して設けられたｎ型ＧａＩｎＡｓオーミックコン
タクト層上に設けられた構成としたから、半導体層中に
侵入したフッ素によりドレインオーミックコンタクト層
中，及びソースオーミックコンタクト層中の電子が捕獲
されて生じる電気的特性の劣化を、ドレイン電極直下，
及びソース電極直下に設けた高濃度にｎ型不純物を含む
ＡｌＩｎＡｓ層からの電子の補充によって抑制すること
ができ、信頼性の向上されたＡｌＩｎＡｓ／ＧａＩｎＡ
ｓ ＨＥＭＴを実現できる効果がある。
【００９８】また、本発明（請求項１０）に係る電界効
果トランジスタによれば、請求項８に記載の電界効果ト
ランジスタにおいて、上記ドレイン電極直下，及びソー
ス電極直下に設けられた電子を補供する別層が、いずれ
も高濃度にｎ型不純物を含むＧａＩｎＡｓ層であり、ド
レイン電極，及びソース電極が、該ＧａＩｎＡｓ層上に
直接設けられた構成としたから、半導体層中に侵入した
フッ素によりドレインオーミックコンタクト層中，及び
ソースオーミックコンタクト層中の電子が捕獲されて生
じる電気的特性の劣化を抑制することができ、作製が容
易で、かつ所望の電気特性が安定して得られる、信頼性
の向上されたＡｌＩｎＡｓ／ＧａＩｎＡｓ ＨＥＭＴを
実現できる効果がある。
果トランジスタによれば、請求項８に記載の電界効果ト
ランジスタにおいて、上記ドレイン電極直下，及びソー
ス電極直下に設けられた電子を補供する別層が、いずれ
も高濃度にｎ型不純物を含むＧａＩｎＡｓ層であり、ド
レイン電極，及びソース電極が、該ＧａＩｎＡｓ層上に
直接設けられた構成としたから、半導体層中に侵入した
フッ素によりドレインオーミックコンタクト層中，及び
ソースオーミックコンタクト層中の電子が捕獲されて生
じる電気的特性の劣化を抑制することができ、作製が容
易で、かつ所望の電気特性が安定して得られる、信頼性
の向上されたＡｌＩｎＡｓ／ＧａＩｎＡｓ ＨＥＭＴを
実現できる効果がある。
【００９９】また、本発明（請求項１１）に係る電界効
果トランジスタの製造方法によれば、半絶縁性基板上に
二種類以上の半導体材料で構成されているヘテロ接合構
造を有する能動層を含む半導体積層構造を形成した後、
上記半導体積層構造の、ドレイン電極が形成される領域
を、該半導体積層構造の表面側から少なくとも上記能動
層のｎ型の不純物がドープされた領域に達するまでエッ
チング除去し、その後、該エッチング除去された領域を
埋め込むように、高濃度にｎ型の不純物を含む半導体層
を形成し、さらに、上記高濃度にｎ型の不純物を含む半
導体層上にドレイン電極を形成するようにしたから、半
導体層中に侵入したフッ素によりドレインオーミックコ
ンタクト層中の電子が捕獲されて生じる電気的特性の劣
化を、上記高濃度にｎ型不純物を含む半導体層からの電
子の補充によって抑制することができる、信頼性の高
い、ヘテロ接合構造を有する電界効果トランジスタを容
易に製造できる効果がある。
果トランジスタの製造方法によれば、半絶縁性基板上に
二種類以上の半導体材料で構成されているヘテロ接合構
造を有する能動層を含む半導体積層構造を形成した後、
上記半導体積層構造の、ドレイン電極が形成される領域
を、該半導体積層構造の表面側から少なくとも上記能動
層のｎ型の不純物がドープされた領域に達するまでエッ
チング除去し、その後、該エッチング除去された領域を
埋め込むように、高濃度にｎ型の不純物を含む半導体層
を形成し、さらに、上記高濃度にｎ型の不純物を含む半
導体層上にドレイン電極を形成するようにしたから、半
導体層中に侵入したフッ素によりドレインオーミックコ
ンタクト層中の電子が捕獲されて生じる電気的特性の劣
化を、上記高濃度にｎ型不純物を含む半導体層からの電
子の補充によって抑制することができる、信頼性の高
い、ヘテロ接合構造を有する電界効果トランジスタを容
易に製造できる効果がある。
【０１００】また、本発明（請求項１２）に係る電界効
果トランジスタの製造方法によれば、半絶縁性基板上に
二種類以上の半導体材料で構成されているヘテロ接合構
造を有する能動層を含む半導体積層構造を形成した後、
上記半導体積層構造の、ドレイン電極が形成される領
域，及びソース電極が形成される領域を、該半導体積層
構造の表面側から少なくとも上記能動層のｎ型の不純物
がドープされた領域に達するまでエッチング除去し、そ
の後、該エッチング除去された領域を埋め込むように、
高濃度にｎ型の不純物を含む半導体層を形成し、さら
に、一方の高濃度にｎ型の不純物を含む半導体層上にド
レイン電極を、他方の高濃度にｎ型の不純物を含む半導
体層上にソース電極を形成するようにしたから、半導体
層中に侵入したフッ素によりドレインオーミックコンタ
クト層中，及びソースオーミックコンタクト層中の電子
が捕獲されて生じる電気的特性の劣化を、ドレイン電極
直下，及びソース電極直下に設けた上記高濃度にｎ型不
純物を含む半導体層からの電子の補充によって抑制する
ことができる、信頼性の高い、ヘテロ接合構造を有する
電界効果トランジスタを容易に製造できる効果がある。
果トランジスタの製造方法によれば、半絶縁性基板上に
二種類以上の半導体材料で構成されているヘテロ接合構
造を有する能動層を含む半導体積層構造を形成した後、
上記半導体積層構造の、ドレイン電極が形成される領
域，及びソース電極が形成される領域を、該半導体積層
構造の表面側から少なくとも上記能動層のｎ型の不純物
がドープされた領域に達するまでエッチング除去し、そ
の後、該エッチング除去された領域を埋め込むように、
高濃度にｎ型の不純物を含む半導体層を形成し、さら
に、一方の高濃度にｎ型の不純物を含む半導体層上にド
レイン電極を、他方の高濃度にｎ型の不純物を含む半導
体層上にソース電極を形成するようにしたから、半導体
層中に侵入したフッ素によりドレインオーミックコンタ
クト層中，及びソースオーミックコンタクト層中の電子
が捕獲されて生じる電気的特性の劣化を、ドレイン電極
直下，及びソース電極直下に設けた上記高濃度にｎ型不
純物を含む半導体層からの電子の補充によって抑制する
ことができる、信頼性の高い、ヘテロ接合構造を有する
電界効果トランジスタを容易に製造できる効果がある。
【０１０１】また、本発明（請求項１３）に係る電界効
果トランジスタによれば、半絶縁性ＩｎＰ基板と、該基
板上に形成されたアンドープＡｌＩｎＡｓバッファ層
と、該バッファ層の一部上に形成されたアンドープＧａ
ＩｎＡｓ電子走行層と、該電子走行層上に形成されたア
ンドープＡｌＩｎＡｓスペーサ層と、該スペーサ層上に
形成されたプレーナドープＳｉ層と、該プレーナドープ
Ｓｉ層上に形成されたアンドープＡｌＩｎＡｓショット
キーコンタクト層と、上記バッファ層の他の一部上に、
上記電子走行層，スペーサ層，プレーナドープＳｉ層，
ショットキーコンタクト層の側面に接するように形成さ
れた高濃度ＳｉドープＡｌＩｎＡｓ層と、該高濃度Ｓｉ
ドープＡｌＩｎＡｓ層上に形成された第１のＳｉドープ
ＧａＩｎＡｓオーミックコンタクト層と、該第１のＳｉ
ドープＧａＩｎＡｓオーミックコンタクト層上に形成さ
れたドレイン電極と、上記ショットキーコンタクト層の
上記高濃度ＳｉドープＡｌＩｎＡｓ層に隣接した領域上
に形成されたゲート電極と、上記ショットキーコンタク
ト層の上記ゲート電極を挟んで上記第１のＳｉドープＧ
ａＩｎＡｓオーミックコンタクト層と対向する領域上に
形成された第２のＳｉドープＧａＩｎＡｓオーミックコ
ンタクト層と、該第２のＳｉドープＧａＩｎＡｓオーミ
ックコンタクト層上に形成されたソース電極とを備えた
構成としたから、半導体層中に侵入したフッ素によりド
レインオーミックコンタクト層中の電子が捕獲されて生
じる電気的特性の劣化を、高濃度ＳｉドープＡｌＩｎＡ
ｓ層からの電子の補充によって抑制することができ、信
頼性の向上されたＡｌＩｎＡｓ／ＧａＩｎＡｓ ＨＥＭ
Ｔを実現できる効果がある。
果トランジスタによれば、半絶縁性ＩｎＰ基板と、該基
板上に形成されたアンドープＡｌＩｎＡｓバッファ層
と、該バッファ層の一部上に形成されたアンドープＧａ
ＩｎＡｓ電子走行層と、該電子走行層上に形成されたア
ンドープＡｌＩｎＡｓスペーサ層と、該スペーサ層上に
形成されたプレーナドープＳｉ層と、該プレーナドープ
Ｓｉ層上に形成されたアンドープＡｌＩｎＡｓショット
キーコンタクト層と、上記バッファ層の他の一部上に、
上記電子走行層，スペーサ層，プレーナドープＳｉ層，
ショットキーコンタクト層の側面に接するように形成さ
れた高濃度ＳｉドープＡｌＩｎＡｓ層と、該高濃度Ｓｉ
ドープＡｌＩｎＡｓ層上に形成された第１のＳｉドープ
ＧａＩｎＡｓオーミックコンタクト層と、該第１のＳｉ
ドープＧａＩｎＡｓオーミックコンタクト層上に形成さ
れたドレイン電極と、上記ショットキーコンタクト層の
上記高濃度ＳｉドープＡｌＩｎＡｓ層に隣接した領域上
に形成されたゲート電極と、上記ショットキーコンタク
ト層の上記ゲート電極を挟んで上記第１のＳｉドープＧ
ａＩｎＡｓオーミックコンタクト層と対向する領域上に
形成された第２のＳｉドープＧａＩｎＡｓオーミックコ
ンタクト層と、該第２のＳｉドープＧａＩｎＡｓオーミ
ックコンタクト層上に形成されたソース電極とを備えた
構成としたから、半導体層中に侵入したフッ素によりド
レインオーミックコンタクト層中の電子が捕獲されて生
じる電気的特性の劣化を、高濃度ＳｉドープＡｌＩｎＡ
ｓ層からの電子の補充によって抑制することができ、信
頼性の向上されたＡｌＩｎＡｓ／ＧａＩｎＡｓ ＨＥＭ
Ｔを実現できる効果がある。
【０１０２】また、本発明（請求項１４）に係る電界効
果トランジスタによれば、半絶縁性ＩｎＰ基板と、該基
板上に形成されたアンドープＡｌＩｎＡｓバッファ層
と、該バッファ層の一部上に形成されたアンドープＧａ
ＩｎＡｓ電子走行層と、該電子走行層上に形成されたア
ンドープＡｌＩｎＡｓスペーサ層と、該スペーサ層上に
形成されたプレーナドープＳｉ層と、該プレーナドープ
Ｓｉ層上に形成されたアンドープＡｌＩｎＡｓショット
キーコンタクト層と、上記バッファ層の上記電子走行層
が形成された領域の両側の領域上に、上記電子走行層，
スペーサ層，プレーナドープＳｉ層，ショットキーコン
タクト層の側面に接するようにそれぞれ形成された第
１，および第２の高濃度ＳｉドープＡｌＩｎＡｓ層と、
上記第１の高濃度ＳｉドープＡｌＩｎＡｓ層上に形成さ
れた第１のＳｉドープＧａＩｎＡｓオーミックコンタク
ト層と、該第１のＳｉドープＧａＩｎＡｓオーミックコ
ンタクト層上に形成されたドレイン電極と、上記第２の
高濃度ＳｉドープＡｌＩｎＡｓ層上に形成された第２の
ＳｉドープＧａＩｎＡｓオーミックコンタクト層と、該
第２のＳｉドープＧａＩｎＡｓオーミックコンタクト層
上に形成されたソース電極と、上記ショットキーコンタ
クト層上に形成されたゲート電極とを備えた構成とした
から、半導体層中に侵入したフッ素によりドレインオー
ミックコンタクト層中，及びソースオーミックコンタク
ト層中の電子が捕獲されて生じる電気的特性の劣化を、
ドレイン電極直下，及びソース電極直下に設けた高濃度
ＳｉドープＡｌＩｎＡｓ層からの電子の補充によって抑
制することができ、信頼性の向上されたＡｌＩｎＡｓ／
ＧａＩｎＡｓ ＨＥＭＴを実現できる効果がある。
果トランジスタによれば、半絶縁性ＩｎＰ基板と、該基
板上に形成されたアンドープＡｌＩｎＡｓバッファ層
と、該バッファ層の一部上に形成されたアンドープＧａ
ＩｎＡｓ電子走行層と、該電子走行層上に形成されたア
ンドープＡｌＩｎＡｓスペーサ層と、該スペーサ層上に
形成されたプレーナドープＳｉ層と、該プレーナドープ
Ｓｉ層上に形成されたアンドープＡｌＩｎＡｓショット
キーコンタクト層と、上記バッファ層の上記電子走行層
が形成された領域の両側の領域上に、上記電子走行層，
スペーサ層，プレーナドープＳｉ層，ショットキーコン
タクト層の側面に接するようにそれぞれ形成された第
１，および第２の高濃度ＳｉドープＡｌＩｎＡｓ層と、
上記第１の高濃度ＳｉドープＡｌＩｎＡｓ層上に形成さ
れた第１のＳｉドープＧａＩｎＡｓオーミックコンタク
ト層と、該第１のＳｉドープＧａＩｎＡｓオーミックコ
ンタクト層上に形成されたドレイン電極と、上記第２の
高濃度ＳｉドープＡｌＩｎＡｓ層上に形成された第２の
ＳｉドープＧａＩｎＡｓオーミックコンタクト層と、該
第２のＳｉドープＧａＩｎＡｓオーミックコンタクト層
上に形成されたソース電極と、上記ショットキーコンタ
クト層上に形成されたゲート電極とを備えた構成とした
から、半導体層中に侵入したフッ素によりドレインオー
ミックコンタクト層中，及びソースオーミックコンタク
ト層中の電子が捕獲されて生じる電気的特性の劣化を、
ドレイン電極直下，及びソース電極直下に設けた高濃度
ＳｉドープＡｌＩｎＡｓ層からの電子の補充によって抑
制することができ、信頼性の向上されたＡｌＩｎＡｓ／
ＧａＩｎＡｓ ＨＥＭＴを実現できる効果がある。
【図１】 半導体層にフッ素が侵入した半導体装置の実
動作における電気的特性の劣化機構を究明するための検
討に用いられた半導体試料の構造を示す図である。
動作における電気的特性の劣化機構を究明するための検
討に用いられた半導体試料の構造を示す図である。
【図２】 図１に示す試料を用いた実験における正極，
及び負極の電圧変化を示す図である。
及び負極の電圧変化を示す図である。
【図３】 この発明の実施の形態１による半導体装置の
構造を示す図である。
構造を示す図である。
【図４】 この発明の実施の形態１による半導体装置の
製造方法を示す図である。
製造方法を示す図である。
【図５】 この発明の効果を説明するための図である。
【図６】 この発明の実施の形態２による半導体装置の
構造を示す図である。
構造を示す図である。
【図７】 この発明の実施の形態３による半導体装置の
構造を示す図である。
構造を示す図である。
【図８】 この発明の実施の形態３による半導体装置の
製造方法を示す図である。
製造方法を示す図である。
【図９】 この発明の実施の形態４による半導体装置の
構造を示す図である。
構造を示す図である。
【図１０】 この発明の実施の形態４の変形例による半
導体装置の構造を示す図である。
導体装置の構造を示す図である。
【図１１】 この発明の実施の形態４の他の変形例によ
る半導体装置の構造を示す図である。
る半導体装置の構造を示す図である。
【図１２】 従来の半導体装置の一例であるＡｌＩｎＡ
ｓ／ＧａＩｎＡｓＨＥＭＴの構造を示す図（図１２(a)
），及びこのＨＥＭＴの熱処理により発生する電気的
特性の劣化を示す図（図１２(b) ）である。
ｓ／ＧａＩｎＡｓＨＥＭＴの構造を示す図（図１２(a)
），及びこのＨＥＭＴの熱処理により発生する電気的
特性の劣化を示す図（図１２(b) ）である。
【図１３】 従来のＨＥＭＴの熱による電気的特性の劣
化の検討に用いられた半導体積層構造を示す図である。
化の検討に用いられた半導体積層構造を示す図である。
【図１４】 従来のＨＥＭＴの熱による電気的特性の劣
化を説明するための、シートキャリア濃度と熱処理温度
との関係を示す図である。
化を説明するための、シートキャリア濃度と熱処理温度
との関係を示す図である。
【図１５】 従来のＡｌＩｎＡｓ／ＧａＩｎＡｓ材料へ
のフッ素侵入による電気的特性劣化を調べるために用い
られた半導体積層構造を示す図である。
のフッ素侵入による電気的特性劣化を調べるために用い
られた半導体積層構造を示す図である。
【図１６】 従来のＡｌＩｎＡｓ／ＧａＩｎＡｓ材料へ
の熱処理によるフッ素の侵入を示す図である。
の熱処理によるフッ素の侵入を示す図である。
【図１７】 従来のＡｌＩｎＡｓ／ＧａＩｎＡｓ材料の
熱処理による電気的特性の長期シフトを示す図である。
熱処理による電気的特性の長期シフトを示す図である。
１５１ 半絶縁性ＩｎＰ基板、１５２ ＳｉドープＡｌ
ＩｎＡｓ層、１５３第１のオーミック電極、１５４ 第
２のオーミック電極、１５５ 第３のオーミック電極、
２０１ 半絶縁性ＩｎＰ基板、２０２ アンドープＡｌ
ＩｎＡｓバッファ層、２０３ アンドープＧａＩｎＡｓ
電子走行層、２０４ アンドープＡｌＩｎＡｓスペーサ
層、２０５ プレーナドープＳｉ層、２０６ アンドー
プＡｌＩｎＡｓショットキーコンタクト層、２０７ Ｓ
ｉドープＧａＩｎＡｓオーミックコンタクト層、２０８
高濃度ＳｉドープＡｌＩｎＡｓ層、２０９ Ｓｉドー
プＧａＩｎＡｓオーミックコンタクト層、２１０ 高濃
度ＳｉドープＧａＩｎＡｓ層、２１２ ＡｕＧｅ／Ｎｉ
／Ａｕソース電極、２１３ ＡｕＧｅ／Ｎｉ／Ａｕドレ
イン電極、２１４ Ｍｏ／Ａｌ／Ｍｏゲート電極、２１
５ 絶縁膜、２１６ 表面保護膜、３０１ 半絶縁性Ｉ
ｎＰ基板、３０２ ＦｅドープＩｎＰバッファ層、３０
３ Ｓｉドープｎ型ＩｎＰ電子走行層、３０４ Ｓｉド
ープｎ型ＡｌＩｎＡｓショットキーコンタクト層、３０
５ Ｓｉドープｎ- −ＡｌＩｎＡｓ電界緩和層、３０６
Ｓｉドープｎ−ＧａＩｎＡｓオーミックコンタクト
層、３０７ 高濃度ＳｉドープＡｌＩｎＡｓ層、３０８
ＳｉドープＧａＩｎＡｓオーミックコンタクト層、３
０９ 高濃度ＳｉドープＧａＩｎＡｓ層、３１２ソース
電極、３１３ ドレイン電極、３１４ ゲート電極。
ＩｎＡｓ層、１５３第１のオーミック電極、１５４ 第
２のオーミック電極、１５５ 第３のオーミック電極、
２０１ 半絶縁性ＩｎＰ基板、２０２ アンドープＡｌ
ＩｎＡｓバッファ層、２０３ アンドープＧａＩｎＡｓ
電子走行層、２０４ アンドープＡｌＩｎＡｓスペーサ
層、２０５ プレーナドープＳｉ層、２０６ アンドー
プＡｌＩｎＡｓショットキーコンタクト層、２０７ Ｓ
ｉドープＧａＩｎＡｓオーミックコンタクト層、２０８
高濃度ＳｉドープＡｌＩｎＡｓ層、２０９ Ｓｉドー
プＧａＩｎＡｓオーミックコンタクト層、２１０ 高濃
度ＳｉドープＧａＩｎＡｓ層、２１２ ＡｕＧｅ／Ｎｉ
／Ａｕソース電極、２１３ ＡｕＧｅ／Ｎｉ／Ａｕドレ
イン電極、２１４ Ｍｏ／Ａｌ／Ｍｏゲート電極、２１
５ 絶縁膜、２１６ 表面保護膜、３０１ 半絶縁性Ｉ
ｎＰ基板、３０２ ＦｅドープＩｎＰバッファ層、３０
３ Ｓｉドープｎ型ＩｎＰ電子走行層、３０４ Ｓｉド
ープｎ型ＡｌＩｎＡｓショットキーコンタクト層、３０
５ Ｓｉドープｎ- −ＡｌＩｎＡｓ電界緩和層、３０６
Ｓｉドープｎ−ＧａＩｎＡｓオーミックコンタクト
層、３０７ 高濃度ＳｉドープＡｌＩｎＡｓ層、３０８
ＳｉドープＧａＩｎＡｓオーミックコンタクト層、３
０９ 高濃度ＳｉドープＧａＩｎＡｓ層、３１２ソース
電極、３１３ ドレイン電極、３１４ ゲート電極。
Claims (14)
- 【請求項１】 能動層が二種類以上の半導体材料で構成
されているヘテロ接合構造を有する電界効果トランジス
タにおいて、 ドレイン電極直下に、上記能動層のうちのｎ型不純物を
含む領域に接して設けられた、電子を補供する別層を備
えたことを特徴とする電界効果トランジスタ。 - 【請求項２】 請求項１に記載の電界効果トランジスタ
において、 当該電界効果トランジスタは、高電子移動度トランジス
タ（ＨＥＭＴ）構造を有することを特徴とする電界効果
トランジスタ。 - 【請求項３】 請求項２に記載の電界効果トランジスタ
において、 能動層がＡｌＩｎＡｓとＧａＩｎＡｓで構成されている
ことを特徴とする電界効果トランジスタ。 - 【請求項４】 請求項３に記載の電界効果トランジスタ
において、 上記電子を補供する別層は、高濃度にｎ型不純物を含む
ＡｌＩｎＡｓ層であり、ドレイン電極は、該ＡｌＩｎＡ
ｓ層上にこれと接して設けられたｎ型ＧａＩｎＡｓオー
ミックコンタクト層上に設けられていることを特徴とす
る電界効果トランジスタ。 - 【請求項５】 請求項３に記載の電界効果トランジスタ
において、 上記電子を補供する別層は、高濃度にｎ型不純物を含む
ＧａＩｎＡｓ層であり、ドレイン電極は、該ＧａＩｎＡ
ｓ層上に直接設けられていることを特徴とする電界効果
トランジスタ。 - 【請求項６】 請求項１に記載の電界効果トランジスタ
において、 ソース電極直下に、上記能動層のうちのｎ型不純物を含
む領域に接して設けられた、電子を補供する別層をさら
に備えたことを特徴とする電界効果トランジスタ。 - 【請求項７】 請求項６に記載の電界効果トランジスタ
において、 当該電界効果トランジスタは、高電子移動度トランジス
タ（ＨＥＭＴ）構造を有することを特徴とする電界効果
トランジスタ。 - 【請求項８】 請求項７に記載の電界効果トランジスタ
において、 能動層がＡｌＩｎＡｓとＧａＩｎＡｓで構成されている
ことを特徴とする電界効果トランジスタ。 - 【請求項９】 請求項８に記載の電界効果トランジスタ
において、 上記ドレイン電極直下，及びソース電極直下に設けられ
た電子を補供する別層は、いずれも高濃度にｎ型不純物
を含むＡｌＩｎＡｓ層であり、ドレイン電極，及びソー
ス電極は、該ＡｌＩｎＡｓ層上にこれと接して設けられ
たｎ型ＧａＩｎＡｓオーミックコンタクト層上に設けら
れていることを特徴とする電界効果トランジスタ。 - 【請求項１０】 請求項８に記載の電界効果トランジス
タにおいて、 上記ドレイン電極直下，及びソース電極直下に設けられ
た電子を補供する別層は、いずれも高濃度にｎ型不純物
を含むＧａＩｎＡｓ層であり、ドレイン電極，及びソー
ス電極は、該ＧａＩｎＡｓ層上に直接設けられているこ
とを特徴とする電界効果トランジスタ。 - 【請求項１１】 電界効果トランジスタの製造方法にお
いて、 半絶縁性基板上に二種類以上の半導体材料で構成されて
いるヘテロ接合構造を有する能動層を含む半導体積層構
造を形成する工程と、 上記半導体積層構造の、ドレイン電極が形成される領域
を、該半導体積層構造の表面側から少なくとも上記能動
層のｎ型の不純物がドープされた領域に達するまでエッ
チング除去する工程と、 該エッチング除去された領域を埋め込むように、高濃度
にｎ型の不純物を含む半導体層を形成する工程と、 上記高濃度にｎ型の不純物を含む半導体層上にドレイン
電極を形成する工程とを含むことを特徴とする電界効果
トランジスタの製造方法。 - 【請求項１２】 電界効果トランジスタの製造方法にお
いて、 半絶縁性基板上に二種類以上の半導体材料で構成されて
いるヘテロ接合構造を有する能動層を含む半導体積層構
造を形成する工程と、 上記半導体積層構造の、ドレイン電極が形成される領
域，及びソース電極が形成される領域を、該半導体積層
構造の表面側から少なくとも上記能動層のｎ型の不純物
がドープされた領域に達するまでエッチング除去する工
程と、 該エッチング除去された領域を埋め込むように、高濃度
にｎ型の不純物を含む半導体層を形成する工程と、 一方の高濃度にｎ型の不純物を含む半導体層上にドレイ
ン電極を、他方の高濃度にｎ型の不純物を含む半導体層
上にソース電極を形成する工程とを含むことを特徴とす
る電界効果トランジスタの製造方法。 - 【請求項１３】 半絶縁性ＩｎＰ基板と、 該基板上に形成されたアンドープＡｌＩｎＡｓバッファ
層と、 該バッファ層の一部上に形成されたアンドープＧａＩｎ
Ａｓ電子走行層と、 該電子走行層上に形成されたアンドープＡｌＩｎＡｓス
ペーサ層と、 該スペーサ層上に形成されたプレーナドープＳｉ層と、 該プレーナドープＳｉ層上に形成されたアンドープＡｌ
ＩｎＡｓショットキーコンタクト層と、 上記バッファ層の他の一部上に、上記電子走行層，スペ
ーサ層，プレーナドープＳｉ層，ショットキーコンタク
ト層の側面に接するように形成された高濃度Ｓｉドープ
ＡｌＩｎＡｓ層と、 該高濃度ＳｉドープＡｌＩｎＡｓ層上に形成された第１
のＳｉドープＧａＩｎＡｓオーミックコンタクト層と、 該第１のＳｉドープＧａＩｎＡｓオーミックコンタクト
層上に形成されたドレイン電極と、 上記ショットキーコンタクト層の上記高濃度Ｓｉドープ
ＡｌＩｎＡｓ層に隣接した領域上に形成されたゲート電
極と、 上記ショットキーコンタクト層の上記ゲート電極を挟ん
で上記第１のＳｉドープＧａＩｎＡｓオーミックコンタ
クト層と対向する領域上に形成された第２のＳｉドープ
ＧａＩｎＡｓオーミックコンタクト層と、 該第２のＳｉドープＧａＩｎＡｓオーミックコンタクト
層上に形成されたソース電極とを備えたことを特徴とす
る電界効果トランジスタ。 - 【請求項１４】 半絶縁性ＩｎＰ基板と、 該基板上に形成されたアンドープＡｌＩｎＡｓバッファ
層と、 該バッファ層の一部上に形成されたアンドープＧａＩｎ
Ａｓ電子走行層と、 該電子走行層上に形成されたアンドープＡｌＩｎＡｓス
ペーサ層と、 該スペーサ層上に形成されたプレーナドープＳｉ層と、 該プレーナドープＳｉ層上に形成されたアンドープＡｌ
ＩｎＡｓショットキーコンタクト層と、 上記バッファ層の上記電子走行層が形成された領域の両
側の領域上に、上記電子走行層，スペーサ層，プレーナ
ドープＳｉ層，ショットキーコンタクト層の側面に接す
るようにそれぞれ形成された第１，および第２の高濃度
ＳｉドープＡｌＩｎＡｓ層と、 上記第１の高濃度ＳｉドープＡｌＩｎＡｓ層上に形成さ
れた第１のＳｉドープＧａＩｎＡｓオーミックコンタク
ト層と、 該第１のＳｉドープＧａＩｎＡｓオーミックコンタクト
層上に形成されたドレイン電極と、 上記第２の高濃度ＳｉドープＡｌＩｎＡｓ層上に形成さ
れた第２のＳｉドープＧａＩｎＡｓオーミックコンタク
ト層と、 該第２のＳｉドープＧａＩｎＡｓオーミックコンタクト
層上に形成されたソース電極と、 上記ショットキーコンタクト層上に形成されたゲート電
極とを備えたことを特徴とする電界効果トランジスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8300383A JPH10144912A (ja) | 1996-11-12 | 1996-11-12 | 電界効果トランジスタ，及びその製造方法 |
| US08/827,059 US5874753A (en) | 1996-11-12 | 1997-03-26 | Field effect transistor |
| KR1019970015791A KR19980041713A (ko) | 1996-11-12 | 1997-04-26 | 전계 효과 트랜지스터 및 그의 제조 방법 |
| DE19726590A DE19726590A1 (de) | 1996-11-12 | 1997-06-23 | Feldeffekttransistor und Verfahren zur Herstellung des Feldeffekttransistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8300383A JPH10144912A (ja) | 1996-11-12 | 1996-11-12 | 電界効果トランジスタ，及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10144912A true JPH10144912A (ja) | 1998-05-29 |
Family
ID=17884130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8300383A Pending JPH10144912A (ja) | 1996-11-12 | 1996-11-12 | 電界効果トランジスタ，及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5874753A (ja) |
| JP (1) | JPH10144912A (ja) |
| KR (1) | KR19980041713A (ja) |
| DE (1) | DE19726590A1 (ja) |
Families Citing this family (4)
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|---|---|---|---|---|
| JPH09275209A (ja) * | 1996-04-04 | 1997-10-21 | Honda Motor Co Ltd | 高電子移動度トランジスタ及びその製造方法 |
| JP4897948B2 (ja) * | 2005-09-02 | 2012-03-14 | 古河電気工業株式会社 | 半導体素子 |
| US7911746B2 (en) * | 2006-06-01 | 2011-03-22 | Leviton Manufacturing Co., Inc. | GFCI with self-test and remote annunciation capabilities |
| WO2010082272A1 (ja) * | 2009-01-16 | 2010-07-22 | 日本電気株式会社 | 半導体装置及びその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60218876A (ja) * | 1984-04-16 | 1985-11-01 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| US5351128A (en) * | 1991-08-02 | 1994-09-27 | Hitachi, Ltd. | Semiconductor device having reduced contact resistance between a channel or base layer and a contact layer |
| JPH07183493A (ja) * | 1993-12-24 | 1995-07-21 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0883902A (ja) * | 1994-09-09 | 1996-03-26 | Mitsubishi Electric Corp | 半導体装置の製造方法、及び半導体装置 |
-
1996
- 1996-11-12 JP JP8300383A patent/JPH10144912A/ja active Pending
-
1997
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