JPH0897239A - 化合物半導体電界効果トランジスタ - Google Patents
化合物半導体電界効果トランジスタInfo
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66234—Bipolar junction transistors [BJT]
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Abstract
(57)【要約】
【目的】 リセス角部を転移の発生し難い材料（ＩｎＧ
ａＡｓ）により形成することにより、高温通電試験での
劣化を防止する。 【構成】 半絶縁性ＧａＡｓ基板１上に、ｎ型ＧａＡｓ
層２、アンドープＩｎＧａＡｓ３、ｎ+ 型ＧａＡｓ層４
を順次成長させ、その上にＳｉＯ2 膜５を堆積する。ゲ
ート領域に開口を有するフォトレジスト膜６を形成し、
これをマスクとしてＳｉＯ2 膜５を、後のリセス幅とな
るまでサイドエッチングする〔図１（ａ）〕。ＳｉＯ2
膜５をマスクとして湿式法でｎ+ 型ＧａＡｓ層４をエッ
チングしさらにアンドープＩｎＧａＡｓ層３の途中まで
エッチングする。フォトレジスト膜６を用いたリフトオ
フによりゲート電極７を形成し、さらにソース電極８、
ドレイン電極９を形成する〔図１（ｂ）〕。
ａＡｓ）により形成することにより、高温通電試験での
劣化を防止する。 【構成】 半絶縁性ＧａＡｓ基板１上に、ｎ型ＧａＡｓ
層２、アンドープＩｎＧａＡｓ３、ｎ+ 型ＧａＡｓ層４
を順次成長させ、その上にＳｉＯ2 膜５を堆積する。ゲ
ート領域に開口を有するフォトレジスト膜６を形成し、
これをマスクとしてＳｉＯ2 膜５を、後のリセス幅とな
るまでサイドエッチングする〔図１（ａ）〕。ＳｉＯ2
膜５をマスクとして湿式法でｎ+ 型ＧａＡｓ層４をエッ
チングしさらにアンドープＩｎＧａＡｓ層３の途中まで
エッチングする。フォトレジスト膜６を用いたリフトオ
フによりゲート電極７を形成し、さらにソース電極８、
ドレイン電極９を形成する〔図１（ｂ）〕。
Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体電界効果
トランジスタに関し、特にリセス部にゲート電極が形成
された電界効果トランジスタに関するものである。
トランジスタに関し、特にリセス部にゲート電極が形成
された電界効果トランジスタに関するものである。
【０００２】
【従来の技術】ＧａＡｓに代表される化合物半導体は、
Ｓｉに比較して高い電子移動度・低雑音の特長を有して
いるため、低雑音で高速・高周波の増幅を行う用途に化
合物半導体を用いたトランジスタが賞用されている。こ
の場合、高移動度特性を生かすためにショットキーゲー
トをもつＭＥＳＦＥＴとして利用することが一般的であ
る。また、大出力用のトランジスタでは、ソース抵抗Ｒ
ｓを低下させることなく、ゲートのドレイン端の電界集
中を緩和して降服電圧を上昇させるためにリセス構造が
採用される。
Ｓｉに比較して高い電子移動度・低雑音の特長を有して
いるため、低雑音で高速・高周波の増幅を行う用途に化
合物半導体を用いたトランジスタが賞用されている。こ
の場合、高移動度特性を生かすためにショットキーゲー
トをもつＭＥＳＦＥＴとして利用することが一般的であ
る。また、大出力用のトランジスタでは、ソース抵抗Ｒ
ｓを低下させることなく、ゲートのドレイン端の電界集
中を緩和して降服電圧を上昇させるためにリセス構造が
採用される。
【０００３】図４（ａ）は、従来のリセス構造を有する
大出力用ＧａＡｓ電界効果トランジスタ（ＭＥＳＦＥ
Ｔ）の断面図である（以下、これを第１の従来例とい
う）。同図において、１は、表面に図示されないアンド
ープのＧａＡｓバッファ層を有する半絶縁性ＧａＡｓ基
板、２は、チャネル層となるｎ型ＧａＡｓ層、４は、ソ
ース・ドレイン電極とオーミック接触を形成するための
ｎ+ 型ＧａＡｓ層、７はｎ型ＧａＡｓ層２とショットキ
ー接触するゲート電極、８はソース電極、９はドレイン
電極である。ここで、ゲート電極７は、ゲート領域より
広い幅でｎ+ 型ＧａＡｓ層４とｎ型ＧａＡｓ層２の一部
をエッチング除去して形成されたリセス部の中央に形成
される。なお、この種リセス構造のパワーＭＥＳＦＥＴ
は、例えば、ＩＥＥＥ Trans.Electron Devices,vol.ED
-25,No.6,pp.563-567 “Improvement of the Drain Br
eakdown Voltage of GaAs Power MESFET's by a Simple
Recess Structure”により公知となっている。
大出力用ＧａＡｓ電界効果トランジスタ（ＭＥＳＦＥ
Ｔ）の断面図である（以下、これを第１の従来例とい
う）。同図において、１は、表面に図示されないアンド
ープのＧａＡｓバッファ層を有する半絶縁性ＧａＡｓ基
板、２は、チャネル層となるｎ型ＧａＡｓ層、４は、ソ
ース・ドレイン電極とオーミック接触を形成するための
ｎ+ 型ＧａＡｓ層、７はｎ型ＧａＡｓ層２とショットキ
ー接触するゲート電極、８はソース電極、９はドレイン
電極である。ここで、ゲート電極７は、ゲート領域より
広い幅でｎ+ 型ＧａＡｓ層４とｎ型ＧａＡｓ層２の一部
をエッチング除去して形成されたリセス部の中央に形成
される。なお、この種リセス構造のパワーＭＥＳＦＥＴ
は、例えば、ＩＥＥＥ Trans.Electron Devices,vol.ED
-25,No.6,pp.563-567 “Improvement of the Drain Br
eakdown Voltage of GaAs Power MESFET's by a Simple
Recess Structure”により公知となっている。
【０００４】また、特開平４−２８０６４０号公報に
は、パワー用のトランジスタに関するものではないが、
コンタクト層の下層にエッチングストッパとなるＩｎＧ
ａＡｓ層を設けることが提案されている（以下、これを
第２の従来例という）。図５は、同公報にて提案された
トランジスタ構造を示す断面図である。このトランジス
タは以下のように作製される。
は、パワー用のトランジスタに関するものではないが、
コンタクト層の下層にエッチングストッパとなるＩｎＧ
ａＡｓ層を設けることが提案されている（以下、これを
第２の従来例という）。図５は、同公報にて提案された
トランジスタ構造を示す断面図である。このトランジス
タは以下のように作製される。
【０００５】半絶縁性ＧａＡｓ基板１１上に、チャネル
層となるアンドープＧａＡｓ層１２、キャリア供給層と
なるｎ型ＡｌＧａＡｓ層１３、ゲート金属のキャップ層
となるアンドープＧａＡｓ層１４、エッチング停止層と
なるＩｎＧａＡｓ層１５、コンタクト層となるｎ+ 型Ｇ
ａＡｓ層１６を順次成長させる。ソース電極１８とドレ
イン電極１９とを形成した後、ゲート電極形成領域のｎ
+ 型ＧａＡｓ層１６とＩｎＧａＡｓ層１５を除去し、そ
の除去部分にゲート電極１７を形成する。
層となるアンドープＧａＡｓ層１２、キャリア供給層と
なるｎ型ＡｌＧａＡｓ層１３、ゲート金属のキャップ層
となるアンドープＧａＡｓ層１４、エッチング停止層と
なるＩｎＧａＡｓ層１５、コンタクト層となるｎ+ 型Ｇ
ａＡｓ層１６を順次成長させる。ソース電極１８とドレ
イン電極１９とを形成した後、ゲート電極形成領域のｎ
+ 型ＧａＡｓ層１６とＩｎＧａＡｓ層１５を除去し、そ
の除去部分にゲート電極１７を形成する。
【０００６】
【発明が解決しようとする課題】上述した第１の従来例
では、高温で通電すると特性が劣化する問題がある。図
４（ｂ）は、図４（ａ）のトランジスタを、ゲート長：
１μｍ、ゲート幅：５ｍｍに形成し、高温通電試験とし
て、２５０℃に保持し、ドレイン電圧１２Ｖを印加した
ときのドレイン電流の変化を示すグラフである。ドレイ
ン電流は約５００Ｈ経過後徐々に減少していく結果が得
られた。この劣化は、リセスのドレイン側端部において
結晶転位が発生し高温・通電が続けられる転位が増殖す
ることに起因するものと考えられている。そのメカニズ
ムは次のように考えられる。
では、高温で通電すると特性が劣化する問題がある。図
４（ｂ）は、図４（ａ）のトランジスタを、ゲート長：
１μｍ、ゲート幅：５ｍｍに形成し、高温通電試験とし
て、２５０℃に保持し、ドレイン電圧１２Ｖを印加した
ときのドレイン電流の変化を示すグラフである。ドレイ
ン電流は約５００Ｈ経過後徐々に減少していく結果が得
られた。この劣化は、リセスのドレイン側端部において
結晶転位が発生し高温・通電が続けられる転位が増殖す
ることに起因するものと考えられている。そのメカニズ
ムは次のように考えられる。
【０００７】ＭＥＳＦＥＴは図示されたように形成され
た後、保護膜が形成され、さらにパッケージ内に組み込
まれるが、これら保護膜やパッケージ等の半導体結晶と
は熱膨張率の異なる材料との接合により結晶内に応力が
発生する。例えば、ＦＥＴがＣｕパッケージ内に搭載さ
れた場合、ＣｕはＧａＡｓより熱膨張率が大きいため、
マウント後冷却されるとＧａＡｓは圧縮応力を受ける。
そして、このようにして結晶内に残された応力はリセス
角部に集中する。また、ドレイン側リセス端部では電界
の集中が起こりさらにこの部分で電流も集中する。その
ため、高温通電試験時のようにドレインに高い電圧を印
加すると、ドレイン側のリセス端部に強度の電界集中と
高い電流集中が起こり、この場所において局所的に高温
になり、前述の応力との両方の作用により、リセス端部
に結晶転位が発生し、通電を続けると欠陥がチャネル領
域にまで延び、その結果特性が劣化する。
た後、保護膜が形成され、さらにパッケージ内に組み込
まれるが、これら保護膜やパッケージ等の半導体結晶と
は熱膨張率の異なる材料との接合により結晶内に応力が
発生する。例えば、ＦＥＴがＣｕパッケージ内に搭載さ
れた場合、ＣｕはＧａＡｓより熱膨張率が大きいため、
マウント後冷却されるとＧａＡｓは圧縮応力を受ける。
そして、このようにして結晶内に残された応力はリセス
角部に集中する。また、ドレイン側リセス端部では電界
の集中が起こりさらにこの部分で電流も集中する。その
ため、高温通電試験時のようにドレインに高い電圧を印
加すると、ドレイン側のリセス端部に強度の電界集中と
高い電流集中が起こり、この場所において局所的に高温
になり、前述の応力との両方の作用により、リセス端部
に結晶転位が発生し、通電を続けると欠陥がチャネル領
域にまで延び、その結果特性が劣化する。
【０００８】ところで、後述するように、ＧａＡｓに比
較してＩｎＧａＡｓでは結晶転位が発生しにくくかつそ
の伝播速度が低い。しかし、第２の従来例のように、リ
セス上部にＩｎＧａＡｓを形成する手段をパワーＭＥＳ
ＦＥＴに適用しても、ＧａＡｓから結晶転位が始まるた
め転位発生抑制効果はなく、ＧａＡｓ／ＩｎＧａＡｓの
ヘテロ界面での応力が加わるため、却って転位増殖は助
長される。
較してＩｎＧａＡｓでは結晶転位が発生しにくくかつそ
の伝播速度が低い。しかし、第２の従来例のように、リ
セス上部にＩｎＧａＡｓを形成する手段をパワーＭＥＳ
ＦＥＴに適用しても、ＧａＡｓから結晶転位が始まるた
め転位発生抑制効果はなく、ＧａＡｓ／ＩｎＧａＡｓの
ヘテロ界面での応力が加わるため、却って転位増殖は助
長される。
【０００９】本発明はこのような状況に鑑みてなされた
ものものであって、その目的は、高温・過電圧試験を行
っても、転位が発生しにくくかつ欠陥が広がりにくい構
造の電界効果トランジスタを提供できるようにすること
である。
ものものであって、その目的は、高温・過電圧試験を行
っても、転位が発生しにくくかつ欠陥が広がりにくい構
造の電界効果トランジスタを提供できるようにすること
である。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、半絶縁性半導体基板（１）上に、
チャネル層となる第１の半導体層（２）と、リセス角部
を形成するための第２の半導体層（３）と、ソース・ド
レイン電極に対するコンタクト層となる第３の半導体層
（４）とが堆積され、前記第３の半導体層を貫通し前記
第２の半導体層の途中までを開孔するリセスが形成さ
れ、該リセス底面にゲート電極（７）が形成され、前記
第３の半導体層上にソース・ドレイン電極（８、９）が
形成されている化合物半導体電界効果トランジスタにお
いて、前記第２の半導体層が前記第１の半導体層（Ｇａ
Ａｓ）より転位増殖速度が遅い材料（ＩｎＧａＡｓ）に
より形成されていることを特徴とする化合物半導体電界
効果トランジスタ、が提供される。
め、本発明によれば、半絶縁性半導体基板（１）上に、
チャネル層となる第１の半導体層（２）と、リセス角部
を形成するための第２の半導体層（３）と、ソース・ド
レイン電極に対するコンタクト層となる第３の半導体層
（４）とが堆積され、前記第３の半導体層を貫通し前記
第２の半導体層の途中までを開孔するリセスが形成さ
れ、該リセス底面にゲート電極（７）が形成され、前記
第３の半導体層上にソース・ドレイン電極（８、９）が
形成されている化合物半導体電界効果トランジスタにお
いて、前記第２の半導体層が前記第１の半導体層（Ｇａ
Ａｓ）より転位増殖速度が遅い材料（ＩｎＧａＡｓ）に
より形成されていることを特徴とする化合物半導体電界
効果トランジスタ、が提供される。
【００１１】
【作用】リセス端の角部は結晶内で最も大きな応力がか
かる場所であり、さらに電界・電流もここで集中するた
め、結晶転位はここで発生し、チャネル内に伝播してい
く。而して、ＩｎＧａＡｓはＧａＡｓに比較して転位の
発生が起こりにくくまたその伝播もおそい。本発明で
は、最も転位の発生しやすいリセス角部にＩｎＧａＡｓ
のような転位の発生しにくい材料を配しているため、転
位の発生は抑制され、欠陥も広がりにくくなり、特性劣
化は防止される。
かる場所であり、さらに電界・電流もここで集中するた
め、結晶転位はここで発生し、チャネル内に伝播してい
く。而して、ＩｎＧａＡｓはＧａＡｓに比較して転位の
発生が起こりにくくまたその伝播もおそい。本発明で
は、最も転位の発生しやすいリセス角部にＩｎＧａＡｓ
のような転位の発生しにくい材料を配しているため、転
位の発生は抑制され、欠陥も広がりにくくなり、特性劣
化は防止される。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１（ｂ）は、本発明の第１の実施例を示
す断面図であり、図１（ａ）は、その製造方法を説明す
るための製造途中段階での断面図である。
て説明する。図１（ｂ）は、本発明の第１の実施例を示
す断面図であり、図１（ａ）は、その製造方法を説明す
るための製造途中段階での断面図である。
【００１３】まず、図１（ａ）に示すように、半絶縁性
ＧａＡｓ基板１上にＭＢＥ（Molecular Beam Epitaxy）
法により、バッファ層として厚さ約４０００Åのアンド
ープＧａＡｓ層（図中、基板１中に含めて示されてい
る）を成長させ、その上に、厚さ２０００Å、Ｓｉ濃度
１×１０17ｃｍ-3のｎ型ＧａＡｓ層２、厚さ２００Å、
アンドープＩｎＧａＡｓ（ｉ−Ｉｎ0.2 Ｇａ0.8 Ａｓ）
層３、厚さ１０００Å、Ｓｉ濃度３×１０17ｃｍ-3のｎ
+ 型ＧａＡｓ層４を順次成長させる。
ＧａＡｓ基板１上にＭＢＥ（Molecular Beam Epitaxy）
法により、バッファ層として厚さ約４０００Åのアンド
ープＧａＡｓ層（図中、基板１中に含めて示されてい
る）を成長させ、その上に、厚さ２０００Å、Ｓｉ濃度
１×１０17ｃｍ-3のｎ型ＧａＡｓ層２、厚さ２００Å、
アンドープＩｎＧａＡｓ（ｉ−Ｉｎ0.2 Ｇａ0.8 Ａｓ）
層３、厚さ１０００Å、Ｓｉ濃度３×１０17ｃｍ-3のｎ
+ 型ＧａＡｓ層４を順次成長させる。
【００１４】次に、ＣＶＤ（Chemical Vapor Depositio
n ）法により厚さ４０００ÅのＳｉＯ2 膜５を堆積し、
続いて、ゲート領域に開口を有するフォトレジスト膜６
を形成する。次に、フォトレジスト膜６をマスクとして
希フッ酸でＳｉＯ2 膜５をエッチングする。この場合、
図１（ａ）に示すように、後のリセス幅となるまで例え
ば０．５μｍサイドエッチングする。
n ）法により厚さ４０００ÅのＳｉＯ2 膜５を堆積し、
続いて、ゲート領域に開口を有するフォトレジスト膜６
を形成する。次に、フォトレジスト膜６をマスクとして
希フッ酸でＳｉＯ2 膜５をエッチングする。この場合、
図１（ａ）に示すように、後のリセス幅となるまで例え
ば０．５μｍサイドエッチングする。
【００１５】次に、図１（ｂ）に示すように、ＳｉＯ2
膜５をマスクとして燐酸と過酸化水素によるエッチング
液でｎ+ 型ＧａＡｓ層４をエッチングし引き続きアンド
ープＩｎＧａＡｓ層３の途中まで例えば１００Åエッチ
ングする。次に、フォトレジスト膜６をマスクとして
〔図１（ａ）参照〕、Ａｌを真空蒸着し、リフトオフし
てゲート電極７を形成する。最後に、ＡｕＧｅ−Ｎｉを
真空蒸着し、４００℃の熱処理を施すことにより、ｎ+
型ＧａＡｓ層４とオーミックに接触するソース電極８、
ドレイン電極９を形成する。
膜５をマスクとして燐酸と過酸化水素によるエッチング
液でｎ+ 型ＧａＡｓ層４をエッチングし引き続きアンド
ープＩｎＧａＡｓ層３の途中まで例えば１００Åエッチ
ングする。次に、フォトレジスト膜６をマスクとして
〔図１（ａ）参照〕、Ａｌを真空蒸着し、リフトオフし
てゲート電極７を形成する。最後に、ＡｕＧｅ−Ｎｉを
真空蒸着し、４００℃の熱処理を施すことにより、ｎ+
型ＧａＡｓ層４とオーミックに接触するソース電極８、
ドレイン電極９を形成する。
【００１６】次に、図２を参照して本発明の第２の実施
例について説明する。図２（ｃ）は本発明の第２の実施
例を示す断面図であり、図２（ａ）、（ｂ）は、その製
造方法を説明するための製造途中段階での断面図であ
る。本実施例では、図２（ｃ）に示されるように、２段
リセス構造のＭＥＳＦＥＴとなっている。まず、図２
（ａ）に示すように、半絶縁性ＧａＡｓ基板上に各半導
体層をエピタキシャル成長させ、さらにＳｉＯ2 膜５を
成長させるが、その膜厚および不純物濃度等は先の第１
の実施例の場合と同様であるのでその説明は省略する。
例について説明する。図２（ｃ）は本発明の第２の実施
例を示す断面図であり、図２（ａ）、（ｂ）は、その製
造方法を説明するための製造途中段階での断面図であ
る。本実施例では、図２（ｃ）に示されるように、２段
リセス構造のＭＥＳＦＥＴとなっている。まず、図２
（ａ）に示すように、半絶縁性ＧａＡｓ基板上に各半導
体層をエピタキシャル成長させ、さらにＳｉＯ2 膜５を
成長させるが、その膜厚および不純物濃度等は先の第１
の実施例の場合と同様であるのでその説明は省略する。
【００１７】ＳｉＯ2 膜５上に、ゲート領域に開口を有
するフォトレジスト膜６を形成し、これをマスクとして
希フッ酸でＳｉＯ2 膜５をエッチングする。この場合、
図２（ａ）に示すように、サイドエッチは例えば０．２
μｍ程度に留める。そして、ｎ+ 型ＧａＡｓ層４を３０
０Åエッチングする。
するフォトレジスト膜６を形成し、これをマスクとして
希フッ酸でＳｉＯ2 膜５をエッチングする。この場合、
図２（ａ）に示すように、サイドエッチは例えば０．２
μｍ程度に留める。そして、ｎ+ 型ＧａＡｓ層４を３０
０Åエッチングする。
【００１８】次に、図２の（ｂ）に示すように、ＳｉＯ
2 膜５のサイドエッチングを０．５μｍと広げた後、再
度結晶エッチングを行い、上部のリセス（第１のリセ
ス）の底部がアンドープＩｎＧａＡｓ層３の途中となる
ように例えばアンドープＩｎＧａＡｓ層を１００Åエッ
チングする。このとき、開口中央部では図２（ａ）の工
程でｎ+ 型ＧａＡｓ層４に形成されていた溝の部分だけ
エッチングが先行するため、第１のリセスの中央部に深
さ約３００Åの第２のリセスが形成される。
2 膜５のサイドエッチングを０．５μｍと広げた後、再
度結晶エッチングを行い、上部のリセス（第１のリセ
ス）の底部がアンドープＩｎＧａＡｓ層３の途中となる
ように例えばアンドープＩｎＧａＡｓ層を１００Åエッ
チングする。このとき、開口中央部では図２（ａ）の工
程でｎ+ 型ＧａＡｓ層４に形成されていた溝の部分だけ
エッチングが先行するため、第１のリセスの中央部に深
さ約３００Åの第２のリセスが形成される。
【００１９】続いて、フォトレジスト膜６をマスクとし
てＡｌを真空蒸着して、第２のリセスの中央部にゲート
電極７を形成する。その後、図２（ｃ）に示すように、
フォトレジスト膜６とともに不要のＡｌを除去し、続い
て、ＡｕＧｅ−Ｎｉを蒸着し４００℃の熱処理を行って
ソース電極８およびドレイン電極９を形成する。
てＡｌを真空蒸着して、第２のリセスの中央部にゲート
電極７を形成する。その後、図２（ｃ）に示すように、
フォトレジスト膜６とともに不要のＡｌを除去し、続い
て、ＡｕＧｅ−Ｎｉを蒸着し４００℃の熱処理を行って
ソース電極８およびドレイン電極９を形成する。
【００２０】本実施例においては、ゲート電極がＩｎＧ
ａＡｓよりバンドギャップが広いＧａＡｓとショットキ
ー接触しているため、第１の従来例の場合よりゲートリ
ークを低く抑えることができる。本実施例においても、
応力や電界が最も集中する第１のリセスの角部はＩｎＧ
ａＡｓで形成されているため、高温・通電試験での劣化
は防止できる。第２のリセスは、ゲート電極を確実にＧ
ａＡｓ上に形成するために、ＧａＡｓを若干掘り込むよ
うに形成しているため、第２の角部はＧａＡｓ内に形成
される。この第２のリセスの角部においても応力の集中
はあるが、この部分はゲート電極に印加される電圧によ
って空乏化しており、電流は流れない。したがって、電
流集中によって高温化することはなく、電気的特性の劣
化は問題にはならない。
ａＡｓよりバンドギャップが広いＧａＡｓとショットキ
ー接触しているため、第１の従来例の場合よりゲートリ
ークを低く抑えることができる。本実施例においても、
応力や電界が最も集中する第１のリセスの角部はＩｎＧ
ａＡｓで形成されているため、高温・通電試験での劣化
は防止できる。第２のリセスは、ゲート電極を確実にＧ
ａＡｓ上に形成するために、ＧａＡｓを若干掘り込むよ
うに形成しているため、第２の角部はＧａＡｓ内に形成
される。この第２のリセスの角部においても応力の集中
はあるが、この部分はゲート電極に印加される電圧によ
って空乏化しており、電流は流れない。したがって、電
流集中によって高温化することはなく、電気的特性の劣
化は問題にはならない。
【００２１】図３は、本発明による電界効果トランジス
タについて行った高温通電試験結果を示すグラフであ
る。すなわち、ゲート長：１μｍ、ゲート幅：５ｍｍの
トランジスタを形成し、２５０℃に保持しつつ、ドレイ
ン電圧１２Ｖを印加してドレイン電流を測定したとこ
ろ、ドレイン電流が長期間にわたって初期値を維持でき
ることが分かった。
タについて行った高温通電試験結果を示すグラフであ
る。すなわち、ゲート長：１μｍ、ゲート幅：５ｍｍの
トランジスタを形成し、２５０℃に保持しつつ、ドレイ
ン電圧１２Ｖを印加してドレイン電流を測定したとこ
ろ、ドレイン電流が長期間にわたって初期値を維持でき
ることが分かった。
【００２２】
【発明の効果】以上説明したように、本発明の電界効果
トランジスタでは、リセス端の底の角部をＩｎＧａＡｓ
等の転位の発生しにくい材料により構成したので、この
角部からの転位の発生および伝播を抑制することがで
き、高温通電試験における特性劣化を改善することがで
きる。
トランジスタでは、リセス端の底の角部をＩｎＧａＡｓ
等の転位の発生しにくい材料により構成したので、この
角部からの転位の発生および伝播を抑制することがで
き、高温通電試験における特性劣化を改善することがで
きる。
【図１】本発明の第１の実施例の製造方法を説明するた
めの工程順断面図。
めの工程順断面図。
【図２】本発明の第２の実施例の製造方法を説明するた
めの工程順断面図。
めの工程順断面図。
【図３】本発明の効果を説明するための特性図。
【図４】第１の従来例の断面図とその特性曲線図。
【図５】第２の従来例の断面図。
１、１１ 半絶縁性ＧａＡｓ基板 ２ ｎ型ＧａＡｓ層 ３ アンドープＩｎＧａＡｓ層 ４ ｎ+ 型ＧａＡｓ層 ５ ＳｉＯ2 膜 ６ フォトレジスト膜 ７、１７ ゲート電極 ８、１８ ソース電極 ９、１９ ドレイン電極 １２、１４ アンドープＧａＡｓ層 １３ ｎ型ＡｌＧａＡｓ層 １５ ＩｎＧａＡｓ層 １６ ｎ+ 型ＧａＡｓ層
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9171−4Ｍ Ｈ０１Ｌ 29/80 Ｈ
Claims (3)
- 【請求項１】 半絶縁性半導体基板上に、チャネル層と
なる第１の半導体層と、リセス角部を形成するための第
２の半導体層と、ソース・ドレイン電極に対するコンタ
クト層となる第３の半導体層とが堆積され、前記第３の
半導体層を貫通し前記第２の半導体層の途中までを開孔
するリセスが形成され、該リセス底面にゲート電極が形
成され、前記第３の半導体層上にソース・ドレイン電極
が形成されている化合物半導体電界効果トランジスタに
おいて、前記第２の半導体層が前記第１の半導体層より
転位増殖速度が遅い材料により形成されていることを特
徴とする化合物半導体電界効果トランジスタ。 - 【請求項２】 半絶縁性半導体基板上に、チャネル層と
なる第１の半導体層と、リセス角部を形成するための第
２の半導体層と、ソース・ドレイン電極に対するコンタ
クト層となる第３の半導体層とが堆積され、前記第３の
半導体層を貫通し前記第２の半導体層の途中までを開孔
する第１のリセスが形成され、該第１のリセスの中央部
に前記第２の半導体層の残りを貫通し前記第１の半導体
層の一部を開孔する第２のリセスが形成され、該第２の
リセスの底面にゲート電極が形成され、前記第３の半導
体層上にソース・ドレイン電極が形成されている化合物
半導体電界効果トランジスタにおいて、前記第２の半導
体層が前記第１の半導体層より転位増殖速度が遅い材料
により形成されていることを特徴とする化合物半導体電
界効果トランジスタ。 - 【請求項３】 前記第１の半導体層がＧａＡｓにより形
成され、前記第２の半導体層がＩｎＧａＡｓにより形成
されていることを特徴とする請求項１または２記載の化
合物半導体電界効果トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6259092A JP2643859B2 (ja) | 1994-09-29 | 1994-09-29 | 化合物半導体電界効果トランジスタ |
| US08/535,941 US5641977A (en) | 1994-09-29 | 1995-09-28 | Compound semiconductor field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6259092A JP2643859B2 (ja) | 1994-09-29 | 1994-09-29 | 化合物半導体電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0897239A true JPH0897239A (ja) | 1996-04-12 |
| JP2643859B2 JP2643859B2 (ja) | 1997-08-20 |
Family
ID=17329210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6259092A Expired - Fee Related JP2643859B2 (ja) | 1994-09-29 | 1994-09-29 | 化合物半導体電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5641977A (ja) |
| JP (1) | JP2643859B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003531470A (ja) * | 1999-08-06 | 2003-10-21 | レイセオン・カンパニー | ダブルリセストランジスタ |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5733827A (en) * | 1995-11-13 | 1998-03-31 | Motorola, Inc. | Method of fabricating semiconductor devices with a passivated surface |
| US6262444B1 (en) * | 1997-04-23 | 2001-07-17 | Nec Corporation | Field-effect semiconductor device with a recess profile |
| JP3141935B2 (ja) * | 1998-02-02 | 2001-03-07 | 日本電気株式会社 | ヘテロ接合電界効果トランジスタ |
| US6307221B1 (en) * | 1998-11-18 | 2001-10-23 | The Whitaker Corporation | InxGa1-xP etch stop layer for double recess pseudomorphic high electron mobility transistor structures |
| US6218726B1 (en) * | 1999-07-08 | 2001-04-17 | Industrial Technology Research Institute | Built-in stress pattern on IC dies and method of forming |
| US6797994B1 (en) | 2000-02-14 | 2004-09-28 | Raytheon Company | Double recessed transistor |
| US6703638B2 (en) | 2001-05-21 | 2004-03-09 | Tyco Electronics Corporation | Enhancement and depletion-mode phemt device having two ingap etch-stop layers |
| US20080064155A1 (en) * | 2004-08-31 | 2008-03-13 | Koninklijke Philips Electronics, N.V. | Method for Producing a Multi-Stage Recess in a Layer Structure and a Field Effect Transistor with a Multi-Recessed Gate |
| JP2007227884A (ja) * | 2006-01-30 | 2007-09-06 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ |
| DE102006022507A1 (de) * | 2006-05-15 | 2007-11-22 | United Monolithic Semiconductors Gmbh | Verfahren zur Herstellung eines Halbleiterbauelements mit einer in einer Doppelgrabenstruktur angeordneten metallischen Gateelektrode |
| DE102006022508A1 (de) | 2006-05-15 | 2007-11-22 | United Monolithic Semiconductors Gmbh | Verfahren zur Herstellung eines Halbleiterbauelements mit einer in einer Doppelgrabenstruktur angeordneten metallischen Gateelektrode |
| JP2007311684A (ja) * | 2006-05-22 | 2007-11-29 | Mitsubishi Electric Corp | 電界効果型トランジスタ |
| US9768271B2 (en) * | 2013-02-22 | 2017-09-19 | Micron Technology, Inc. | Methods, devices, and systems related to forming semiconductor power devices with a handle substrate |
| US9583589B1 (en) | 2015-10-14 | 2017-02-28 | Northrop Grumman Systems Corporation | Self-aligned double gate recess for semiconductor field effect transistors |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04159730A (ja) * | 1990-10-23 | 1992-06-02 | Sharp Corp | 半導体装置 |
| JPH04241428A (ja) * | 1991-01-14 | 1992-08-28 | Sumitomo Electric Ind Ltd | 電界効果トランジスタ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04280640A (ja) * | 1991-03-08 | 1992-10-06 | Nec Corp | 電界効果トランジスタ及びその製造方法 |
| US5140386A (en) * | 1991-05-09 | 1992-08-18 | Raytheon Company | High electron mobility transistor |
-
1994
- 1994-09-29 JP JP6259092A patent/JP2643859B2/ja not_active Expired - Fee Related
-
1995
- 1995-09-28 US US08/535,941 patent/US5641977A/en not_active Expired - Lifetime
Patent Citations (2)
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| JPH04159730A (ja) * | 1990-10-23 | 1992-06-02 | Sharp Corp | 半導体装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| US5641977A (en) | 1997-06-24 |
| JP2643859B2 (ja) | 1997-08-20 |
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