JP2720847B2 - 電界効果トランジスタ及びその製造方法 - Google Patents

電界効果トランジスタ及びその製造方法

Info

Publication number
JP2720847B2
JP2720847B2 JP23700395A JP23700395A JP2720847B2 JP 2720847 B2 JP2720847 B2 JP 2720847B2 JP 23700395 A JP23700395 A JP 23700395A JP 23700395 A JP23700395 A JP 23700395A JP 2720847 B2 JP2720847 B2 JP 2720847B2
Authority
JP
Japan
Prior art keywords
layer
effect transistor
compound semiconductor
field effect
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP23700395A
Other languages
English (en)
Other versions
JPH0982728A (ja
Inventor
康宏 岡本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP23700395A priority Critical patent/JP2720847B2/ja
Publication of JPH0982728A publication Critical patent/JPH0982728A/ja
Application granted granted Critical
Publication of JP2720847B2 publication Critical patent/JP2720847B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は,電界効果トランジ
スタ(FET)及びその製造方法に関する。
【0002】
【従来の技術】従来の化合物半導体を用いた電界効果ト
ランジスタは,表面保護膜をSiO2あるいはSiNx
をCVD法によって成膜していた。このようにして成膜
した保護膜と化合物半導体の界面には,禁制帯中央付近
に高密度の表面準位が形成される。高密度の界面準位は
ゲート電位の変動に伴って電子を捕獲,放出するが,放
出の時定数は1msec程度であるため,電界効果トラ
ンジスタがマイクロ波帯で大信号動作している場合には
電子の放出過程がゲート電位の変動に追随できず,定常
的に界面準位に電子が捕獲された状態になる。この結果
ゲート周辺の表面空乏層が伸び,チャネル狭さくによる
ドレイン電流の低下を引き起こし,出力電力を低下させ
るという問題があった。
【0003】そこで,化合物半導体−保護膜界面の界面
準位密度を低減する従来技術として,酸化物を硫化物で
置換する方法が提案されている(特開平4−48641
号,以下,従来技術1と呼ぶ)。しかしながら,従来技
術1の硫化処理は200℃以上の温度で効果が失われる
という問題があり,CVD法による通常の保護膜形成プ
ロセスが適用できない。そのため硫化処理後に30℃程
度の低温でSiを真空蒸着し,その後にSiを陽極酸化
法等によって低温で酸化するプロセスが提案されている
(特開平4−184939号公報,以下,従来技術2と
呼ぶ,参照)。従来技術2の方法により,界面準位の低
い化合物半導体−保護膜界面を得ることが可能である。
【0004】
【発明が解決しようとする課題】しかしながら,従来技
術2の方法では,工程が煩雑になるだけでなく,通常の
化合物半導体電界効果トランジスタのプロセスとしては
特殊な工程が必要であるという問題があった。
【0005】そこで,本発明の技術的課題は,化合物半
導体の界面準位密度を極めて低くすることができ,チャ
ネル狭さくが抑制されるようなドライン電流周波数分散
均の界面準位に起因する問題を持たず,出力向上が図ら
れた電界効果トランジスタとその製造方法とを提供する
ことにある。
【0006】
【課題を解決するための手段】本発明によれば,化合物
半導体を用いた電界効果トランジスタにおいて,ソース
−ゲート間およびドレイン−ゲート間の化合物半導体層
と,前記化合物半導体層の上に設けられた格子緩和層
と,前記格子緩和層上に配されたSi層と,前記Si層
上に,当該Si層を酸化して得られたSiO2 からなる
表面保護膜とを有することを特徴とする電界効果トラン
ジスタが得られる。
【0007】また,本発明によれば,前記電界効果トラ
ンジスタにおいて,前記化合物半導体層はGaAsから
なり,前記格子緩和層はSi組成を0〜1まで漸増させ
たGe1-x Six からなることを特徴とする電界効果ト
ランジスタが得られる。
【0008】また,本発明によれば,前記電界効果トラ
ンジスタにおいて,前記化合物半導体層はGaAsであ
り,前記格子緩和層はP組成を0〜1まで漸増させたG
aAs1-x x からなることを特徴とする電界効果トラ
ンジスタが得られる。
【0009】また,本発明によれば,前記電界効果トラ
ンジスタにおいて,前記化合物半導体層がInPからな
り,前記格子緩和層はGa組成を0〜1まで漸増させた
In1-x Gax Pからなることを特徴とする電界効果ト
ランジスタが得られる。
【0010】また,本発明によれば,化合物半導体を用
いた電界効果トランジスタの製造方法において,化合物
半導体層上に格子整合する格子緩和層を形成し,前記格
子緩和層上にSi層を形成し,熱酸化してSiO2 から
なる表面保護膜を形成し,前記表面保護膜及び前記格子
緩和層の一部をエッチングして,前記化合物半導体層表
面にソース形成領域,ドレイン形成領域,及びゲート形
成領域を露出させ,前記ソース形成領域,ドレイン形成
領域,及びゲート形成領域に夫々導電性膜を形成して,
夫々ソース電極,ドレイン電極,及びゲート電極とする
ことを特徴とする電界効果トランジスタの製造方法が得
られる。
【0011】また,本発明によれば,前記電界効果トラ
ンジスタの製造方法において,前記化合物半導体層はG
aAsからなり,前記格子緩和層はSi組成を0〜1ま
で漸増させたGe1-x Six からなることを特徴とする
電界効果トランジスタの製造方法が得られる。
【0012】また,本発明によれば,前記電界効果トラ
ンジスタの製造方法において,前記化合物半導体層はG
aAsであり,前記格子緩和層はP組成を0〜1まで漸
増させたGaAs1-x x からなることを特徴とする電
界効果トランジスタの製造方法が得られる。
【0013】さらに,本発明によれば,前記電界効果ト
ランジスタの製造方法において,前記化合物半導体層が
InPからなり,前記格子緩和層はGa組成を0〜1ま
で漸増させたIn1-x Gax Pからなることを特徴とす
る電界効果トランジスタの製造方法が得られる。
【0014】
【発明の実施の形態】次に本発明の実施の形態を図面を
参照して説明する。
【0015】図1は本発明の第1の実施の形態によるG
aAs metal semiconductor fieldeffect transistor
(以下,MESFETと呼ぶ)の断面図である。図1に
示したGaAs MESFETは,化合物半導体層とし
て2×1017cm-3の濃度でSiドーピングしたGaA
s層21の上に格子緩和層としてGaAsに格子整合す
るGeからSiまで組成をX=0からX=1まで変化さ
せたGe1-x Six 層22を200nmと,さらにその
上に100nmのSi層3をMBE法で成長したエピタ
キシャル基板の表面のSi層3を熱酸化法によって酸化
して厚さ50nmのSiO2 膜4を形成し,ウェットエ
ッチング法によってSiO2 膜4,Si層3およびGe
1-x Six 層22の一部のGaAs層21表面のソース
形成領域10´及びドレイン形成領域12´が露出する
ように,除去した後にAuGe・Niを蒸着し,450
℃でアロイすることによってソース電極10およびドレ
イン電極12を形成し,ソース電極10およびドレイン
電極12の間のSiO2 膜4,Si層3およびGe1-x
Six 層22の一部を,GaAs層21の表面のゲート
形成領域11´が露出するように,除去した後にTi・
Alを蒸着して1μm長のゲート電極11を形成したも
のである。このGaAs MESFETはSiO2 膜4
を表面保護膜としている。このような表面保護膜をもつ
ゲート幅1mmのGaAs MESFETは,12GH
z帯において520mWの出力を示し,従来のMESF
ETに対して30%の出力向上が得られている。図1の
例ではGaAs MESFETを示したが,本発明はG
aAsと格子定数が一致するAlGaAsあるいはIn
GaPを素子表面にもつヘテロ接合電界効果トランジス
タにも適用できる。
【0016】図2は本発明の第2の実施の形態によるG
aAs MESFETの断面図である。図1に示したG
aAs MESFETは,化合物半導体層として2×1
17cm-3の濃度でSiドーピングしたGaAs層21
の上に格子緩和層としてGaAsからSiに格子整合す
るGaPまで組成をX=0からX=1まで変化させたG
aAs1-x x 層32を200nmと,さらにその上に
100nmのSi層3をMBE法で成長したエピタキシ
ャル基板の表面のSi層3を熱酸化法によって酸化して
厚さ50nmのSiO2 膜4を形成し,ウェットエッチ
ング法によってSiO2 膜4,Si層3およびGaAs
1-x x 層32の一部を除去してGaAs層21のソー
ス形成領域10´及びドレイン形成領域12´を露出さ
せた後に,AuGe・Niを蒸着し,450℃でアロイ
化することによってソース電極10およびドレイン電極
12を形成し,ソース電極10およびドレイン電極12
の間のSiO2 膜4,Si層3およびGe1-x Six
22の一部をGaAs層21のゲート形成領域11´が
露出するように除去した後に,Ti・Alを蒸着して1
μm長のゲート電極11を形成したものである。このG
aAs MESFETはSiO2 膜4を表面保護膜とし
ている。このような表面保護膜をもつゲート幅1mmの
GaAs MESFETは,12GHz帯において50
0mWの出力を示し,従来のMESFETに対して25
%の出力向上が得られている。図2においては,GaA
s MESFETを示したが,本発明はGaAsと格子
定数が一致するAlGaAsあるいはInGaPを素子
表面にもつヘテロ接合電界効果トランジスタにも適用で
きる。
【0017】図3は本発明の第3の実施の形態によるI
nP MESFETの断面図である。図1に示したIn
P MESFETは,化合物半導体層として2×1017
cm-3の濃度でSiドーピングしたInP層41の上
に,格子緩和層としてInPからSiに格子整合するG
aPまで組成をX=0からX=1まで変化させたIn
1-x Gax P層42を200nmと,さらにその上に1
00nmのSi層3をMBE法で成長したエピタキシャ
ル基板の表面のSi層3を熱酸化法によって酸化して厚
さ50nmのSiO2 膜4を形成し,通常のウェットエ
ッチング法によってSiO2 膜4,Si層3およびIn
1-x Gax P層42の一部を除去してInP層41表面
のソース形成領域10´およびドレイン形成領域12´
を露出させた後にAuGe・Niを蒸着し,450℃で
アロイすることによってソース電極10およびドレイン
電極12を形成し,ソース電極10およびドレイン電極
12の間のSiO2 膜4,Si層3およびIn1-x Ga
x P層42の一部を除去してInP層41表面のゲート
形成領域11´を露出させた後にTi・Alを蒸着して
1μm長のゲート電極11を形成したものである。この
GaAs MESFETはSiO2 膜4を表面保護膜と
している。このような表面保護膜をもつゲート幅1mm
のInP MESFETは,12GHz帯において48
0mWの出力を示し,従来のMESFETに対して20
%の出力向上が得られている。なお第3の実施の形態I
nP MESFETを示したが,本発明はInPと格子
定数が一致するInGaAsあるいはInAlAsを素
子表面にもつヘテロ接合電界効果トランジスタにも適用
できる。
【0018】
【発明の効果】以上説明したように,本発明の電界効果
トランジスタは,素子最上層のSiを熱酸化して得たS
iO2 を表面保護膜とするため,界面準位密度を極めて
低くできる。したがって,表面保護膜としてSiを酸化
させて得られたSiO2 膜を用いているため,界面準位
密度を極めて低くすることができる。この結果界面準位
に起因する表面空乏層によるチャネル狭さくが抑制さ
れ,ドレイン電流周波数分散等の問題を持たず,従来の
電界効果トランジスタに対して20〜30%の出力向上
が実現可能である。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態による電界効果トラ
ンジスタの断面図である。
【図2】本発明の第2の実施の形態による電界効果トラ
ンジスタの断面図である。
【図3】本発明の第3の実施の形態による電界効果トラ
ンジスタの断面図である。
【符号の説明】
3 Si層 4 SiO2 膜 10 ソース電極 11 ゲート電極 12 ドレイン電極 21 GaAs層 22 Ge1-x Six 層 32 GaAs1-x x 層 41 InP層 42 InP1-x Gax P層

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項1】 化合物半導体を用いた電界効果トランジ
    スタにおいて,ソース−ゲート間およびドレイン−ゲー
    ト間の化合物半導体層と,前記化合物半導体層の上に設
    けられた格子緩和層と,前記格子緩和層上に配されたS
    i層と,前記Si層上に,当該Si層を酸化して得られ
    たSiO2 からなる表面保護膜とを有することを特徴と
    する電界効果トランジスタ。
  2. 【請求項2】 請求項1記載の電界効果トランジスタに
    おいて,前記化合物半導体層はGaAsからなり,前記
    格子緩和層はSi組成を0〜1まで漸増させたGe1-x
    Six からなることを特徴とする電界効果トランジス
    タ。
  3. 【請求項3】 請求項1記載の電界効果トランジスタに
    おいて,前記化合物半導体層はGaAsであり,前記格
    子緩和層はP組成を0〜1まで漸増させたGaAs1-x
    x からなることを特徴とする電界効果トランジスタ。
  4. 【請求項4】 請求項1記載の電界効果トランジスタに
    おいて,前記化合物半導体層がInPからなり,前記格
    子緩和層はGa組成を0〜1まで漸増させたIn1-x
    x Pからなることを特徴とする電界効果トランジス
    タ。
  5. 【請求項5】 化合物半導体を用いた電界効果トランジ
    スタの製造方法において,化合物半導体層上に格子整合
    する格子緩和層を形成し,前記格子緩和層上にSi層を
    形成し,熱酸化してSiO2 からなる表面保護膜を形成
    し,前記表面保護膜及び前記格子緩和層の一部をエッチ
    ングして,前記化合物半導体層表面にソース形成領域,
    ドレイン形成領域,及びゲート形成領域を露出させ,前
    記ソース形成領域,ドレイン形成領域,及びゲート形成
    領域に夫々導電性膜を形成して,夫々ソース電極,ドレ
    イン電極,及びゲート電極とすることを特徴とする電界
    効果トランジスタの製造方法。
  6. 【請求項6】 請求項5記載の電界効果トランジスタの
    製造方法において,前記化合物半導体層はGaAsから
    なり,前記格子緩和層はSi組成を0〜1まで漸増させ
    たGe1-x Six からなることを特徴とする電界効果ト
    ランジスタの製造方法。
  7. 【請求項7】 請求項5記載の電界効果トランジスタの
    製造方法において,前記化合物半導体層はGaAsであ
    り,前記格子緩和層はP組成を0〜1まで漸増させたG
    aAs1-x x からなることを特徴とする電界効果トラ
    ンジスタの製造方法。
  8. 【請求項8】 請求項5記載の電界効果トランジスタの
    製造方法において,前記化合物半導体層がInPからな
    り,前記格子緩和層はGa組成を0〜1まで漸増させた
    In1-x Gax Pからなることを特徴とする電界効果ト
    ランジスタの製造方法。
JP23700395A 1995-09-14 1995-09-14 電界効果トランジスタ及びその製造方法 Expired - Lifetime JP2720847B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP23700395A JP2720847B2 (ja) 1995-09-14 1995-09-14 電界効果トランジスタ及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP23700395A JP2720847B2 (ja) 1995-09-14 1995-09-14 電界効果トランジスタ及びその製造方法

Publications (2)

Publication Number Publication Date
JPH0982728A JPH0982728A (ja) 1997-03-28
JP2720847B2 true JP2720847B2 (ja) 1998-03-04

Family

ID=17008952

Family Applications (1)

Application Number Title Priority Date Filing Date
JP23700395A Expired - Lifetime JP2720847B2 (ja) 1995-09-14 1995-09-14 電界効果トランジスタ及びその製造方法

Country Status (1)

Country Link
JP (1) JP2720847B2 (ja)

Also Published As

Publication number Publication date
JPH0982728A (ja) 1997-03-28

Similar Documents

Publication Publication Date Title
JP2001284578A (ja) 半導体三端子装置
US5811843A (en) Field effect transistor
JP2643859B2 (ja) 化合物半導体電界効果トランジスタ
JP3147036B2 (ja) 化合物半導体装置及びその製造方法
US5939737A (en) High-speed compound semiconductor device having a minimized parasitic capacitance and resistance
JP3174293B2 (ja) 半導体装置
JP2758803B2 (ja) 電界効果トランジスタ
JP2720847B2 (ja) 電界効果トランジスタ及びその製造方法
JP3084820B2 (ja) 化合物半導体装置
JP2708492B2 (ja) 半導体装置の製造方法
JP3127863B2 (ja) 半導体装置及びその製造方法
JP3064559B2 (ja) 高電子移動度トランジスタの製造方法
JP3256941B2 (ja) 化合物半導体の表面処理方法
JP3044399B2 (ja) Hemt及びその製造方法
JP3520625B2 (ja) 半導体装置の製造方法
JP3214425B2 (ja) 半導体装置の製造方法
JPH06163600A (ja) 電界効果トランジスタ
JPH06177168A (ja) 化合物半導体装置及びその製造方法
JPS6068661A (ja) 半導体装置
JPH05275464A (ja) 化合物半導体集積回路装置の製造方法
JPH05129342A (ja) 化合物半導体装置
JP2629631B2 (ja) 電界効果トランジスタ
JPH0671011B2 (ja) 電界効果トランジスタ
JPH06163598A (ja) 高電子移動度トランジスタ
JPH01264270A (ja) 半導体装置

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19971021