JP2720847B2 - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- JP2720847B2 JP2720847B2 JP23700395A JP23700395A JP2720847B2 JP 2720847 B2 JP2720847 B2 JP 2720847B2 JP 23700395 A JP23700395 A JP 23700395A JP 23700395 A JP23700395 A JP 23700395A JP 2720847 B2 JP2720847 B2 JP 2720847B2
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Description
【０００１】
【発明の属する技術分野】本発明は，電界効果トランジ
スタ（ＦＥＴ）及びその製造方法に関する。
スタ（ＦＥＴ）及びその製造方法に関する。
【０００２】
【従来の技術】従来の化合物半導体を用いた電界効果ト
ランジスタは，表面保護膜をＳｉＯ2あるいはＳｉＮx
をＣＶＤ法によって成膜していた。このようにして成膜
した保護膜と化合物半導体の界面には，禁制帯中央付近
に高密度の表面準位が形成される。高密度の界面準位は
ゲート電位の変動に伴って電子を捕獲，放出するが，放
出の時定数は１ｍｓｅｃ程度であるため，電界効果トラ
ンジスタがマイクロ波帯で大信号動作している場合には
電子の放出過程がゲート電位の変動に追随できず，定常
的に界面準位に電子が捕獲された状態になる。この結果
ゲート周辺の表面空乏層が伸び，チャネル狭さくによる
ドレイン電流の低下を引き起こし，出力電力を低下させ
るという問題があった。
ランジスタは，表面保護膜をＳｉＯ2あるいはＳｉＮx
をＣＶＤ法によって成膜していた。このようにして成膜
した保護膜と化合物半導体の界面には，禁制帯中央付近
に高密度の表面準位が形成される。高密度の界面準位は
ゲート電位の変動に伴って電子を捕獲，放出するが，放
出の時定数は１ｍｓｅｃ程度であるため，電界効果トラ
ンジスタがマイクロ波帯で大信号動作している場合には
電子の放出過程がゲート電位の変動に追随できず，定常
的に界面準位に電子が捕獲された状態になる。この結果
ゲート周辺の表面空乏層が伸び，チャネル狭さくによる
ドレイン電流の低下を引き起こし，出力電力を低下させ
るという問題があった。
【０００３】そこで，化合物半導体−保護膜界面の界面
準位密度を低減する従来技術として，酸化物を硫化物で
置換する方法が提案されている（特開平４−４８６４１
号，以下，従来技術１と呼ぶ）。しかしながら，従来技
術１の硫化処理は２００℃以上の温度で効果が失われる
という問題があり，ＣＶＤ法による通常の保護膜形成プ
ロセスが適用できない。そのため硫化処理後に３０℃程
度の低温でＳｉを真空蒸着し，その後にＳｉを陽極酸化
法等によって低温で酸化するプロセスが提案されている
（特開平４−１８４９３９号公報，以下，従来技術２と
呼ぶ，参照）。従来技術２の方法により，界面準位の低
い化合物半導体−保護膜界面を得ることが可能である。
準位密度を低減する従来技術として，酸化物を硫化物で
置換する方法が提案されている（特開平４−４８６４１
号，以下，従来技術１と呼ぶ）。しかしながら，従来技
術１の硫化処理は２００℃以上の温度で効果が失われる
という問題があり，ＣＶＤ法による通常の保護膜形成プ
ロセスが適用できない。そのため硫化処理後に３０℃程
度の低温でＳｉを真空蒸着し，その後にＳｉを陽極酸化
法等によって低温で酸化するプロセスが提案されている
（特開平４−１８４９３９号公報，以下，従来技術２と
呼ぶ，参照）。従来技術２の方法により，界面準位の低
い化合物半導体−保護膜界面を得ることが可能である。
【０００４】
【発明が解決しようとする課題】しかしながら，従来技
術２の方法では，工程が煩雑になるだけでなく，通常の
化合物半導体電界効果トランジスタのプロセスとしては
特殊な工程が必要であるという問題があった。
術２の方法では，工程が煩雑になるだけでなく，通常の
化合物半導体電界効果トランジスタのプロセスとしては
特殊な工程が必要であるという問題があった。
【０００５】そこで，本発明の技術的課題は，化合物半
導体の界面準位密度を極めて低くすることができ，チャ
ネル狭さくが抑制されるようなドライン電流周波数分散
均の界面準位に起因する問題を持たず，出力向上が図ら
れた電界効果トランジスタとその製造方法とを提供する
ことにある。
導体の界面準位密度を極めて低くすることができ，チャ
ネル狭さくが抑制されるようなドライン電流周波数分散
均の界面準位に起因する問題を持たず，出力向上が図ら
れた電界効果トランジスタとその製造方法とを提供する
ことにある。
【０００６】
【課題を解決するための手段】本発明によれば，化合物
半導体を用いた電界効果トランジスタにおいて，ソース
−ゲート間およびドレイン−ゲート間の化合物半導体層
と，前記化合物半導体層の上に設けられた格子緩和層
と，前記格子緩和層上に配されたＳｉ層と，前記Ｓｉ層
上に，当該Ｓｉ層を酸化して得られたＳｉＯ2 からなる
表面保護膜とを有することを特徴とする電界効果トラン
ジスタが得られる。
半導体を用いた電界効果トランジスタにおいて，ソース
−ゲート間およびドレイン−ゲート間の化合物半導体層
と，前記化合物半導体層の上に設けられた格子緩和層
と，前記格子緩和層上に配されたＳｉ層と，前記Ｓｉ層
上に，当該Ｓｉ層を酸化して得られたＳｉＯ2 からなる
表面保護膜とを有することを特徴とする電界効果トラン
ジスタが得られる。
【０００７】また，本発明によれば，前記電界効果トラ
ンジスタにおいて，前記化合物半導体層はＧａＡｓから
なり，前記格子緩和層はＳｉ組成を０〜１まで漸増させ
たＧｅ1-x Ｓｉx からなることを特徴とする電界効果ト
ランジスタが得られる。
ンジスタにおいて，前記化合物半導体層はＧａＡｓから
なり，前記格子緩和層はＳｉ組成を０〜１まで漸増させ
たＧｅ1-x Ｓｉx からなることを特徴とする電界効果ト
ランジスタが得られる。
【０００８】また，本発明によれば，前記電界効果トラ
ンジスタにおいて，前記化合物半導体層はＧａＡｓであ
り，前記格子緩和層はＰ組成を０〜１まで漸増させたＧ
ａＡｓ1-x Ｐx からなることを特徴とする電界効果トラ
ンジスタが得られる。
ンジスタにおいて，前記化合物半導体層はＧａＡｓであ
り，前記格子緩和層はＰ組成を０〜１まで漸増させたＧ
ａＡｓ1-x Ｐx からなることを特徴とする電界効果トラ
ンジスタが得られる。
【０００９】また，本発明によれば，前記電界効果トラ
ンジスタにおいて，前記化合物半導体層がＩｎＰからな
り，前記格子緩和層はＧａ組成を０〜１まで漸増させた
Ｉｎ1-x Ｇａx Ｐからなることを特徴とする電界効果ト
ランジスタが得られる。
ンジスタにおいて，前記化合物半導体層がＩｎＰからな
り，前記格子緩和層はＧａ組成を０〜１まで漸増させた
Ｉｎ1-x Ｇａx Ｐからなることを特徴とする電界効果ト
ランジスタが得られる。
【００１０】また，本発明によれば，化合物半導体を用
いた電界効果トランジスタの製造方法において，化合物
半導体層上に格子整合する格子緩和層を形成し，前記格
子緩和層上にＳｉ層を形成し，熱酸化してＳｉＯ2 から
なる表面保護膜を形成し，前記表面保護膜及び前記格子
緩和層の一部をエッチングして，前記化合物半導体層表
面にソース形成領域，ドレイン形成領域，及びゲート形
成領域を露出させ，前記ソース形成領域，ドレイン形成
領域，及びゲート形成領域に夫々導電性膜を形成して，
夫々ソース電極，ドレイン電極，及びゲート電極とする
ことを特徴とする電界効果トランジスタの製造方法が得
られる。
いた電界効果トランジスタの製造方法において，化合物
半導体層上に格子整合する格子緩和層を形成し，前記格
子緩和層上にＳｉ層を形成し，熱酸化してＳｉＯ2 から
なる表面保護膜を形成し，前記表面保護膜及び前記格子
緩和層の一部をエッチングして，前記化合物半導体層表
面にソース形成領域，ドレイン形成領域，及びゲート形
成領域を露出させ，前記ソース形成領域，ドレイン形成
領域，及びゲート形成領域に夫々導電性膜を形成して，
夫々ソース電極，ドレイン電極，及びゲート電極とする
ことを特徴とする電界効果トランジスタの製造方法が得
られる。
【００１１】また，本発明によれば，前記電界効果トラ
ンジスタの製造方法において，前記化合物半導体層はＧ
ａＡｓからなり，前記格子緩和層はＳｉ組成を０〜１ま
で漸増させたＧｅ1-x Ｓｉx からなることを特徴とする
電界効果トランジスタの製造方法が得られる。
ンジスタの製造方法において，前記化合物半導体層はＧ
ａＡｓからなり，前記格子緩和層はＳｉ組成を０〜１ま
で漸増させたＧｅ1-x Ｓｉx からなることを特徴とする
電界効果トランジスタの製造方法が得られる。
【００１２】また，本発明によれば，前記電界効果トラ
ンジスタの製造方法において，前記化合物半導体層はＧ
ａＡｓであり，前記格子緩和層はＰ組成を０〜１まで漸
増させたＧａＡｓ1-x Ｐx からなることを特徴とする電
界効果トランジスタの製造方法が得られる。
ンジスタの製造方法において，前記化合物半導体層はＧ
ａＡｓであり，前記格子緩和層はＰ組成を０〜１まで漸
増させたＧａＡｓ1-x Ｐx からなることを特徴とする電
界効果トランジスタの製造方法が得られる。
【００１３】さらに，本発明によれば，前記電界効果ト
ランジスタの製造方法において，前記化合物半導体層が
ＩｎＰからなり，前記格子緩和層はＧａ組成を０〜１ま
で漸増させたＩｎ1-x Ｇａx Ｐからなることを特徴とす
る電界効果トランジスタの製造方法が得られる。
ランジスタの製造方法において，前記化合物半導体層が
ＩｎＰからなり，前記格子緩和層はＧａ組成を０〜１ま
で漸増させたＩｎ1-x Ｇａx Ｐからなることを特徴とす
る電界効果トランジスタの製造方法が得られる。
【００１４】
【発明の実施の形態】次に本発明の実施の形態を図面を
参照して説明する。
参照して説明する。
【００１５】図１は本発明の第１の実施の形態によるＧ
ａＡｓ metal semiconductor fieldeffect transistor
(以下，ＭＥＳＦＥＴと呼ぶ）の断面図である。図１に
示したＧａＡｓ ＭＥＳＦＥＴは，化合物半導体層とし
て２×１０17ｃｍ-3の濃度でＳｉドーピングしたＧａＡ
ｓ層２１の上に格子緩和層としてＧａＡｓに格子整合す
るＧｅからＳｉまで組成をＸ＝０からＸ＝１まで変化さ
せたＧｅ1-x Ｓｉx 層２２を２００ｎｍと，さらにその
上に１００ｎｍのＳｉ層３をＭＢＥ法で成長したエピタ
キシャル基板の表面のＳｉ層３を熱酸化法によって酸化
して厚さ５０ｎｍのＳｉＯ2 膜４を形成し，ウェットエ
ッチング法によってＳｉＯ2 膜４，Ｓｉ層３およびＧｅ
1-x Ｓｉx 層２２の一部のＧａＡｓ層２１表面のソース
形成領域１０´及びドレイン形成領域１２´が露出する
ように，除去した後にＡｕＧｅ・Ｎｉを蒸着し，４５０
℃でアロイすることによってソース電極１０およびドレ
イン電極１２を形成し，ソース電極１０およびドレイン
電極１２の間のＳｉＯ2 膜４，Ｓｉ層３およびＧｅ1-x
Ｓｉx 層２２の一部を，ＧａＡｓ層２１の表面のゲート
形成領域１１´が露出するように，除去した後にＴｉ・
Ａｌを蒸着して１μｍ長のゲート電極１１を形成したも
のである。このＧａＡｓ ＭＥＳＦＥＴはＳｉＯ2 膜４
を表面保護膜としている。このような表面保護膜をもつ
ゲート幅１ｍｍのＧａＡｓ ＭＥＳＦＥＴは，１２ＧＨ
ｚ帯において５２０ｍＷの出力を示し，従来のＭＥＳＦ
ＥＴに対して３０％の出力向上が得られている。図１の
例ではＧａＡｓ ＭＥＳＦＥＴを示したが，本発明はＧ
ａＡｓと格子定数が一致するＡｌＧａＡｓあるいはＩｎ
ＧａＰを素子表面にもつヘテロ接合電界効果トランジス
タにも適用できる。
ａＡｓ metal semiconductor fieldeffect transistor
(以下，ＭＥＳＦＥＴと呼ぶ）の断面図である。図１に
示したＧａＡｓ ＭＥＳＦＥＴは，化合物半導体層とし
て２×１０17ｃｍ-3の濃度でＳｉドーピングしたＧａＡ
ｓ層２１の上に格子緩和層としてＧａＡｓに格子整合す
るＧｅからＳｉまで組成をＸ＝０からＸ＝１まで変化さ
せたＧｅ1-x Ｓｉx 層２２を２００ｎｍと，さらにその
上に１００ｎｍのＳｉ層３をＭＢＥ法で成長したエピタ
キシャル基板の表面のＳｉ層３を熱酸化法によって酸化
して厚さ５０ｎｍのＳｉＯ2 膜４を形成し，ウェットエ
ッチング法によってＳｉＯ2 膜４，Ｓｉ層３およびＧｅ
1-x Ｓｉx 層２２の一部のＧａＡｓ層２１表面のソース
形成領域１０´及びドレイン形成領域１２´が露出する
ように，除去した後にＡｕＧｅ・Ｎｉを蒸着し，４５０
℃でアロイすることによってソース電極１０およびドレ
イン電極１２を形成し，ソース電極１０およびドレイン
電極１２の間のＳｉＯ2 膜４，Ｓｉ層３およびＧｅ1-x
Ｓｉx 層２２の一部を，ＧａＡｓ層２１の表面のゲート
形成領域１１´が露出するように，除去した後にＴｉ・
Ａｌを蒸着して１μｍ長のゲート電極１１を形成したも
のである。このＧａＡｓ ＭＥＳＦＥＴはＳｉＯ2 膜４
を表面保護膜としている。このような表面保護膜をもつ
ゲート幅１ｍｍのＧａＡｓ ＭＥＳＦＥＴは，１２ＧＨ
ｚ帯において５２０ｍＷの出力を示し，従来のＭＥＳＦ
ＥＴに対して３０％の出力向上が得られている。図１の
例ではＧａＡｓ ＭＥＳＦＥＴを示したが，本発明はＧ
ａＡｓと格子定数が一致するＡｌＧａＡｓあるいはＩｎ
ＧａＰを素子表面にもつヘテロ接合電界効果トランジス
タにも適用できる。
【００１６】図２は本発明の第２の実施の形態によるＧ
ａＡｓ ＭＥＳＦＥＴの断面図である。図１に示したＧ
ａＡｓ ＭＥＳＦＥＴは，化合物半導体層として２×１
０17ｃｍ-3の濃度でＳｉドーピングしたＧａＡｓ層２１
の上に格子緩和層としてＧａＡｓからＳｉに格子整合す
るＧａＰまで組成をＸ＝０からＸ＝１まで変化させたＧ
ａＡｓ1-x Ｐx 層３２を２００ｎｍと，さらにその上に
１００ｎｍのＳｉ層３をＭＢＥ法で成長したエピタキシ
ャル基板の表面のＳｉ層３を熱酸化法によって酸化して
厚さ５０ｎｍのＳｉＯ2 膜４を形成し，ウェットエッチ
ング法によってＳｉＯ2 膜４，Ｓｉ層３およびＧａＡｓ
1-x Ｐx 層３２の一部を除去してＧａＡｓ層２１のソー
ス形成領域１０´及びドレイン形成領域１２´を露出さ
せた後に，ＡｕＧｅ・Ｎｉを蒸着し，４５０℃でアロイ
化することによってソース電極１０およびドレイン電極
１２を形成し，ソース電極１０およびドレイン電極１２
の間のＳｉＯ2 膜４，Ｓｉ層３およびＧｅ1-x Ｓｉx 層
２２の一部をＧａＡｓ層２１のゲート形成領域１１´が
露出するように除去した後に，Ｔｉ・Ａｌを蒸着して１
μｍ長のゲート電極１１を形成したものである。このＧ
ａＡｓ ＭＥＳＦＥＴはＳｉＯ2 膜４を表面保護膜とし
ている。このような表面保護膜をもつゲート幅１ｍｍの
ＧａＡｓ ＭＥＳＦＥＴは，１２ＧＨｚ帯において５０
０ｍＷの出力を示し，従来のＭＥＳＦＥＴに対して２５
％の出力向上が得られている。図２においては，ＧａＡ
ｓ ＭＥＳＦＥＴを示したが，本発明はＧａＡｓと格子
定数が一致するＡｌＧａＡｓあるいはＩｎＧａＰを素子
表面にもつヘテロ接合電界効果トランジスタにも適用で
きる。
ａＡｓ ＭＥＳＦＥＴの断面図である。図１に示したＧ
ａＡｓ ＭＥＳＦＥＴは，化合物半導体層として２×１
０17ｃｍ-3の濃度でＳｉドーピングしたＧａＡｓ層２１
の上に格子緩和層としてＧａＡｓからＳｉに格子整合す
るＧａＰまで組成をＸ＝０からＸ＝１まで変化させたＧ
ａＡｓ1-x Ｐx 層３２を２００ｎｍと，さらにその上に
１００ｎｍのＳｉ層３をＭＢＥ法で成長したエピタキシ
ャル基板の表面のＳｉ層３を熱酸化法によって酸化して
厚さ５０ｎｍのＳｉＯ2 膜４を形成し，ウェットエッチ
ング法によってＳｉＯ2 膜４，Ｓｉ層３およびＧａＡｓ
1-x Ｐx 層３２の一部を除去してＧａＡｓ層２１のソー
ス形成領域１０´及びドレイン形成領域１２´を露出さ
せた後に，ＡｕＧｅ・Ｎｉを蒸着し，４５０℃でアロイ
化することによってソース電極１０およびドレイン電極
１２を形成し，ソース電極１０およびドレイン電極１２
の間のＳｉＯ2 膜４，Ｓｉ層３およびＧｅ1-x Ｓｉx 層
２２の一部をＧａＡｓ層２１のゲート形成領域１１´が
露出するように除去した後に，Ｔｉ・Ａｌを蒸着して１
μｍ長のゲート電極１１を形成したものである。このＧ
ａＡｓ ＭＥＳＦＥＴはＳｉＯ2 膜４を表面保護膜とし
ている。このような表面保護膜をもつゲート幅１ｍｍの
ＧａＡｓ ＭＥＳＦＥＴは，１２ＧＨｚ帯において５０
０ｍＷの出力を示し，従来のＭＥＳＦＥＴに対して２５
％の出力向上が得られている。図２においては，ＧａＡ
ｓ ＭＥＳＦＥＴを示したが，本発明はＧａＡｓと格子
定数が一致するＡｌＧａＡｓあるいはＩｎＧａＰを素子
表面にもつヘテロ接合電界効果トランジスタにも適用で
きる。
【００１７】図３は本発明の第３の実施の形態によるＩ
ｎＰ ＭＥＳＦＥＴの断面図である。図１に示したＩｎ
Ｐ ＭＥＳＦＥＴは，化合物半導体層として２×１０17
ｃｍ-3の濃度でＳｉドーピングしたＩｎＰ層４１の上
に，格子緩和層としてＩｎＰからＳｉに格子整合するＧ
ａＰまで組成をＸ＝０からＸ＝１まで変化させたＩｎ
1-x Ｇａx Ｐ層４２を２００ｎｍと，さらにその上に１
００ｎｍのＳｉ層３をＭＢＥ法で成長したエピタキシャ
ル基板の表面のＳｉ層３を熱酸化法によって酸化して厚
さ５０ｎｍのＳｉＯ2 膜４を形成し，通常のウェットエ
ッチング法によってＳｉＯ2 膜４，Ｓｉ層３およびＩｎ
1-x Ｇａx Ｐ層４２の一部を除去してＩｎＰ層４１表面
のソース形成領域１０´およびドレイン形成領域１２´
を露出させた後にＡｕＧｅ・Ｎｉを蒸着し，４５０℃で
アロイすることによってソース電極１０およびドレイン
電極１２を形成し，ソース電極１０およびドレイン電極
１２の間のＳｉＯ2 膜４，Ｓｉ層３およびＩｎ1-x Ｇａ
x Ｐ層４２の一部を除去してＩｎＰ層４１表面のゲート
形成領域１１´を露出させた後にＴｉ・Ａｌを蒸着して
１μｍ長のゲート電極１１を形成したものである。この
ＧａＡｓ ＭＥＳＦＥＴはＳｉＯ2 膜４を表面保護膜と
している。このような表面保護膜をもつゲート幅１ｍｍ
のＩｎＰ ＭＥＳＦＥＴは，１２ＧＨｚ帯において４８
０ｍＷの出力を示し，従来のＭＥＳＦＥＴに対して２０
％の出力向上が得られている。なお第３の実施の形態Ｉ
ｎＰ ＭＥＳＦＥＴを示したが，本発明はＩｎＰと格子
定数が一致するＩｎＧａＡｓあるいはＩｎＡｌＡｓを素
子表面にもつヘテロ接合電界効果トランジスタにも適用
できる。
ｎＰ ＭＥＳＦＥＴの断面図である。図１に示したＩｎ
Ｐ ＭＥＳＦＥＴは，化合物半導体層として２×１０17
ｃｍ-3の濃度でＳｉドーピングしたＩｎＰ層４１の上
に，格子緩和層としてＩｎＰからＳｉに格子整合するＧ
ａＰまで組成をＸ＝０からＸ＝１まで変化させたＩｎ
1-x Ｇａx Ｐ層４２を２００ｎｍと，さらにその上に１
００ｎｍのＳｉ層３をＭＢＥ法で成長したエピタキシャ
ル基板の表面のＳｉ層３を熱酸化法によって酸化して厚
さ５０ｎｍのＳｉＯ2 膜４を形成し，通常のウェットエ
ッチング法によってＳｉＯ2 膜４，Ｓｉ層３およびＩｎ
1-x Ｇａx Ｐ層４２の一部を除去してＩｎＰ層４１表面
のソース形成領域１０´およびドレイン形成領域１２´
を露出させた後にＡｕＧｅ・Ｎｉを蒸着し，４５０℃で
アロイすることによってソース電極１０およびドレイン
電極１２を形成し，ソース電極１０およびドレイン電極
１２の間のＳｉＯ2 膜４，Ｓｉ層３およびＩｎ1-x Ｇａ
x Ｐ層４２の一部を除去してＩｎＰ層４１表面のゲート
形成領域１１´を露出させた後にＴｉ・Ａｌを蒸着して
１μｍ長のゲート電極１１を形成したものである。この
ＧａＡｓ ＭＥＳＦＥＴはＳｉＯ2 膜４を表面保護膜と
している。このような表面保護膜をもつゲート幅１ｍｍ
のＩｎＰ ＭＥＳＦＥＴは，１２ＧＨｚ帯において４８
０ｍＷの出力を示し，従来のＭＥＳＦＥＴに対して２０
％の出力向上が得られている。なお第３の実施の形態Ｉ
ｎＰ ＭＥＳＦＥＴを示したが，本発明はＩｎＰと格子
定数が一致するＩｎＧａＡｓあるいはＩｎＡｌＡｓを素
子表面にもつヘテロ接合電界効果トランジスタにも適用
できる。
【００１８】
【発明の効果】以上説明したように，本発明の電界効果
トランジスタは，素子最上層のＳｉを熱酸化して得たＳ
ｉＯ2 を表面保護膜とするため，界面準位密度を極めて
低くできる。したがって，表面保護膜としてＳｉを酸化
させて得られたＳｉＯ2 膜を用いているため，界面準位
密度を極めて低くすることができる。この結果界面準位
に起因する表面空乏層によるチャネル狭さくが抑制さ
れ，ドレイン電流周波数分散等の問題を持たず，従来の
電界効果トランジスタに対して２０〜３０％の出力向上
が実現可能である。
トランジスタは，素子最上層のＳｉを熱酸化して得たＳ
ｉＯ2 を表面保護膜とするため，界面準位密度を極めて
低くできる。したがって，表面保護膜としてＳｉを酸化
させて得られたＳｉＯ2 膜を用いているため，界面準位
密度を極めて低くすることができる。この結果界面準位
に起因する表面空乏層によるチャネル狭さくが抑制さ
れ，ドレイン電流周波数分散等の問題を持たず，従来の
電界効果トランジスタに対して２０〜３０％の出力向上
が実現可能である。
【図１】本発明の第１の実施の形態による電界効果トラ
ンジスタの断面図である。
ンジスタの断面図である。
【図２】本発明の第２の実施の形態による電界効果トラ
ンジスタの断面図である。
ンジスタの断面図である。
【図３】本発明の第３の実施の形態による電界効果トラ
ンジスタの断面図である。
ンジスタの断面図である。
３ Ｓｉ層 ４ ＳｉＯ2 膜 １０ ソース電極 １１ ゲート電極 １２ ドレイン電極 ２１ ＧａＡｓ層 ２２ Ｇｅ1-x Ｓｉx 層 ３２ ＧａＡｓ1-x Ｐx 層 ４１ ＩｎＰ層 ４２ ＩｎＰ1-x Ｇａx Ｐ層
Claims (8)
- 【請求項１】 化合物半導体を用いた電界効果トランジ
スタにおいて，ソース−ゲート間およびドレイン−ゲー
ト間の化合物半導体層と，前記化合物半導体層の上に設
けられた格子緩和層と，前記格子緩和層上に配されたＳ
ｉ層と，前記Ｓｉ層上に，当該Ｓｉ層を酸化して得られ
たＳｉＯ2 からなる表面保護膜とを有することを特徴と
する電界効果トランジスタ。 - 【請求項２】 請求項１記載の電界効果トランジスタに
おいて，前記化合物半導体層はＧａＡｓからなり，前記
格子緩和層はＳｉ組成を０〜１まで漸増させたＧｅ1-x
Ｓｉx からなることを特徴とする電界効果トランジス
タ。 - 【請求項３】 請求項１記載の電界効果トランジスタに
おいて，前記化合物半導体層はＧａＡｓであり，前記格
子緩和層はＰ組成を０〜１まで漸増させたＧａＡｓ1-x
Ｐx からなることを特徴とする電界効果トランジスタ。 - 【請求項４】 請求項１記載の電界効果トランジスタに
おいて，前記化合物半導体層がＩｎＰからなり，前記格
子緩和層はＧａ組成を０〜１まで漸増させたＩｎ1-x Ｇ
ａx Ｐからなることを特徴とする電界効果トランジス
タ。 - 【請求項５】 化合物半導体を用いた電界効果トランジ
スタの製造方法において，化合物半導体層上に格子整合
する格子緩和層を形成し，前記格子緩和層上にＳｉ層を
形成し，熱酸化してＳｉＯ2 からなる表面保護膜を形成
し，前記表面保護膜及び前記格子緩和層の一部をエッチ
ングして，前記化合物半導体層表面にソース形成領域，
ドレイン形成領域，及びゲート形成領域を露出させ，前
記ソース形成領域，ドレイン形成領域，及びゲート形成
領域に夫々導電性膜を形成して，夫々ソース電極，ドレ
イン電極，及びゲート電極とすることを特徴とする電界
効果トランジスタの製造方法。 - 【請求項６】 請求項５記載の電界効果トランジスタの
製造方法において，前記化合物半導体層はＧａＡｓから
なり，前記格子緩和層はＳｉ組成を０〜１まで漸増させ
たＧｅ1-x Ｓｉx からなることを特徴とする電界効果ト
ランジスタの製造方法。 - 【請求項７】 請求項５記載の電界効果トランジスタの
製造方法において，前記化合物半導体層はＧａＡｓであ
り，前記格子緩和層はＰ組成を０〜１まで漸増させたＧ
ａＡｓ1-x Ｐx からなることを特徴とする電界効果トラ
ンジスタの製造方法。 - 【請求項８】 請求項５記載の電界効果トランジスタの
製造方法において，前記化合物半導体層がＩｎＰからな
り，前記格子緩和層はＧａ組成を０〜１まで漸増させた
Ｉｎ1-x Ｇａx Ｐからなることを特徴とする電界効果ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23700395A JP2720847B2 (ja) | 1995-09-14 | 1995-09-14 | 電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23700395A JP2720847B2 (ja) | 1995-09-14 | 1995-09-14 | 電界効果トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0982728A JPH0982728A (ja) | 1997-03-28 |
| JP2720847B2 true JP2720847B2 (ja) | 1998-03-04 |
Family
ID=17008952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23700395A Expired - Lifetime JP2720847B2 (ja) | 1995-09-14 | 1995-09-14 | 電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2720847B2 (ja) |
-
1995
- 1995-09-14 JP JP23700395A patent/JP2720847B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0982728A (ja) | 1997-03-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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