JP3398613B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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Description
【０００１】
【発明の属する技術分野】本発明は化合物半導体電界効
果トランジスタ，例えば化合物半導体中に生成された高
電子移動度の２次元電子ガスを利用する電界効果トラン
ジスタ（ＨＥＭＴ）に関し，とくにゲートリーク電流の
少ない電界効果トランジスタの構造に関する。
果トランジスタ，例えば化合物半導体中に生成された高
電子移動度の２次元電子ガスを利用する電界効果トラン
ジスタ（ＨＥＭＴ）に関し，とくにゲートリーク電流の
少ない電界効果トランジスタの構造に関する。
【０００２】携帯用通信機器用の電力増幅器では単一電
源を実現するため，バイアス用の負電源が不要なエンハ
ンスメント型の電界効果トランジスタが使用される。し
かし，エンハンスメント型電界効果トランジスタは，Ａ
Ｂ乃至Ｃ級で使用すると入力電力の増加とともにゲート
リーク電流が増大する。その結果，増幅器の直線性が劣
化し，また出力効率が低下する。これでは通信機器の漏
話特性又は省電力特性が損なわれる。そこで，ＡＢ乃至
Ｃ級動作においてもゲートリーク電流が少ないエンハン
スメント型電界効果トランジスタが要望されている。
源を実現するため，バイアス用の負電源が不要なエンハ
ンスメント型の電界効果トランジスタが使用される。し
かし，エンハンスメント型電界効果トランジスタは，Ａ
Ｂ乃至Ｃ級で使用すると入力電力の増加とともにゲート
リーク電流が増大する。その結果，増幅器の直線性が劣
化し，また出力効率が低下する。これでは通信機器の漏
話特性又は省電力特性が損なわれる。そこで，ＡＢ乃至
Ｃ級動作においてもゲートリーク電流が少ないエンハン
スメント型電界効果トランジスタが要望されている。
【０００３】
【従来の技術】一般に，ＨＥＭＴ等で代表される化合物
半導体のヘテロ接合を利用した電界効果トランジスタで
は，ゲート電極電圧が電子走行層に有効に印加されるよ
うに，ゲート電極と電子供給層との間にｉ型半導体から
なるショットキ層が設けられる。デプレッション動作の
トランジスタではこのショットキ層を広禁制帯幅の半導
体層とすることで，デプレッション動作におけるゲート
リーク電流を無視し得る程度にまで低減できる。以下，
従来の電界効果トランジスタについて説明する。
半導体のヘテロ接合を利用した電界効果トランジスタで
は，ゲート電極電圧が電子走行層に有効に印加されるよ
うに，ゲート電極と電子供給層との間にｉ型半導体から
なるショットキ層が設けられる。デプレッション動作の
トランジスタではこのショットキ層を広禁制帯幅の半導
体層とすることで，デプレッション動作におけるゲート
リーク電流を無視し得る程度にまで低減できる。以下，
従来の電界効果トランジスタについて説明する。
【０００４】図５は従来例断面図であり，従来のデプレ
ッション型電界効果トランジスタ（ＨＥＭＴ）の断面構
造を表している。図５を参照して，従来のデプレッショ
ン型電界効果トランジスタでは，例えばＧａＡｓ基板１
表面にｉ型ＡｌＧａＡｓバッファ層２が堆積され，その
上にｉ型ＩｎＧａＡｓ電子走行層３，ｎ型ＡｌＧａＡｓ
電子供給層４，ｉ型ＡｌＧａＡｓショットキ層５が順次
堆積される。ショットキ層５上表面にゲート電極８が設
けられ，さらにこのゲート電極８の外側のショットキ層
５上表面を被覆するｉ型ＧａＡｓキャップ層６が設けら
れる。ソース電極１０及びドレイン電極９は，キャップ
層６上のゲート電極８に接触しない位置に配置されたｎ
型ＧａＡｓコンタクト層１５上に設けられる。
ッション型電界効果トランジスタ（ＨＥＭＴ）の断面構
造を表している。図５を参照して，従来のデプレッショ
ン型電界効果トランジスタでは，例えばＧａＡｓ基板１
表面にｉ型ＡｌＧａＡｓバッファ層２が堆積され，その
上にｉ型ＩｎＧａＡｓ電子走行層３，ｎ型ＡｌＧａＡｓ
電子供給層４，ｉ型ＡｌＧａＡｓショットキ層５が順次
堆積される。ショットキ層５上表面にゲート電極８が設
けられ，さらにこのゲート電極８の外側のショットキ層
５上表面を被覆するｉ型ＧａＡｓキャップ層６が設けら
れる。ソース電極１０及びドレイン電極９は，キャップ
層６上のゲート電極８に接触しない位置に配置されたｎ
型ＧａＡｓコンタクト層１５上に設けられる。
【０００５】このように従来のデプレッション型電界効
果トランジスタでは，ショットキ層と電子供給層とを同
一組成とし，さらにＡｌx Ｇａ1-x Ａｓからなる電子供
給層４及びショットキ層５のＡｌ組成比ｘを，結晶成長
の際に結晶欠陥を生じさせない組成範囲，例えばｘ＝
０．２〜０．３程度に選定している。かかるＡｌ組成比
のショットキ層５は，禁制帯幅が比較的大きく，デプレ
ッション型電界効果トランジスタに要求される十分な絶
縁性を有する。従って，ショットキ層５を通過してゲー
ト電極８と電子走行層３間を流れるゲートリーク電流は
実用上問題にならない程に抑制される。
果トランジスタでは，ショットキ層と電子供給層とを同
一組成とし，さらにＡｌx Ｇａ1-x Ａｓからなる電子供
給層４及びショットキ層５のＡｌ組成比ｘを，結晶成長
の際に結晶欠陥を生じさせない組成範囲，例えばｘ＝
０．２〜０．３程度に選定している。かかるＡｌ組成比
のショットキ層５は，禁制帯幅が比較的大きく，デプレ
ッション型電界効果トランジスタに要求される十分な絶
縁性を有する。従って，ショットキ層５を通過してゲー
ト電極８と電子走行層３間を流れるゲートリーク電流は
実用上問題にならない程に抑制される。
【０００６】しかし，エンハンスメント型電界効果トラ
ンジスタでは，スレッショルド電圧を正電位に制御する
ために，ゲート電極と電子走行層との間の距離を短くす
る必要があり，必然的にショットキ層を薄くする必要が
ある。このため，ゲート電極からショットキ層を通り電
子走行層へと流れるゲートリーク電流が大きくなってし
まう。とくに，高周波電力増幅用としてＢ級又はＣ級の
動作をさせる場合は，ゲート電位に大きな正電位が印加
されるため，ゲートリーク電流の増加が著しい。このゲ
ートリーク電流の増加は，電力増幅器の歪率を悪化させ
るだけではなく消費電力も増大させる。
ンジスタでは，スレッショルド電圧を正電位に制御する
ために，ゲート電極と電子走行層との間の距離を短くす
る必要があり，必然的にショットキ層を薄くする必要が
ある。このため，ゲート電極からショットキ層を通り電
子走行層へと流れるゲートリーク電流が大きくなってし
まう。とくに，高周波電力増幅用としてＢ級又はＣ級の
動作をさせる場合は，ゲート電位に大きな正電位が印加
されるため，ゲートリーク電流の増加が著しい。このゲ
ートリーク電流の増加は，電力増幅器の歪率を悪化させ
るだけではなく消費電力も増大させる。
【０００７】ショットキ層の禁制帯幅を広くして，かか
るゲートリーク電流を抑制したｐチャネル電界効果トラ
ンジスタの発明が公開特許公報の特開平９─２７０５２
２に開示されている。図６は他の従来例断面図であり，
この公報に開示された広禁制帯幅のショットキ層を備え
た電界効果トランジスタの断面を表している。この発明
に係る電界効果トランジスタは，図６を参照して，Ｇａ
Ａｓチャネル層１２上にＡｌ0.8 Ｇａ0.2 Ａｓからなる
バリア層１３が堆積され，その上にゲート電極８が形成
される。このバリア層１３内の電子走行層近傍にＢｅデ
ルタドープ層１４が設けられ，このＢｅデルタドープ層
１４からチャネル層１２に正孔が供給される。
るゲートリーク電流を抑制したｐチャネル電界効果トラ
ンジスタの発明が公開特許公報の特開平９─２７０５２
２に開示されている。図６は他の従来例断面図であり，
この公報に開示された広禁制帯幅のショットキ層を備え
た電界効果トランジスタの断面を表している。この発明
に係る電界効果トランジスタは，図６を参照して，Ｇａ
Ａｓチャネル層１２上にＡｌ0.8 Ｇａ0.2 Ａｓからなる
バリア層１３が堆積され，その上にゲート電極８が形成
される。このバリア層１３内の電子走行層近傍にＢｅデ
ルタドープ層１４が設けられ，このＢｅデルタドープ層
１４からチャネル層１２に正孔が供給される。
【０００８】かかるｐチャネル電界効果トランジスタで
は，ショットキ層として機能するバリア層１３のＡｌ組
成比がｘ＝０．８と大きく，バリア層１３が上述した従
来の電界効果トランジスタのショットキ層より広い禁制
帯幅をもつため，バリア層１３を通過して流れるゲート
リーク電流を非常に小さくすることができる。しかし上
記ｐチャネル電界効果トランジスタでは，チャネル層１
２上にＡｌ組成比の大きなバリア層１３を直接堆積する
ため，チャネル層１２とバリア層１３との界面に結晶性
の乱れに起因する欠陥が生じやすい。この欠陥は電界効
果トランジスタの電気的特性を劣化させる。
は，ショットキ層として機能するバリア層１３のＡｌ組
成比がｘ＝０．８と大きく，バリア層１３が上述した従
来の電界効果トランジスタのショットキ層より広い禁制
帯幅をもつため，バリア層１３を通過して流れるゲート
リーク電流を非常に小さくすることができる。しかし上
記ｐチャネル電界効果トランジスタでは，チャネル層１
２上にＡｌ組成比の大きなバリア層１３を直接堆積する
ため，チャネル層１２とバリア層１３との界面に結晶性
の乱れに起因する欠陥が生じやすい。この欠陥は電界効
果トランジスタの電気的特性を劣化させる。
【０００９】他方，上述したショットキ層を流れるゲー
トリーク電流の他に，図５を参照して，キャップ層６を
流れるゲートリーク電流がある。キャップ層６は，ショ
ットキ層５の上面に設けられた狭禁制帯幅の絶縁性の化
合物半導体，例えばｉ型ＧａＡｓ層からなり，Ａｌを含
有するショットキ層５の酸化及び表面準位の生成を防止
する。しかし，このキャップ層６は狭禁制帯幅の半導体
からなるため，リーク電流が流れやすい。従来の電界効
果トランジスタでは，キャップ層６の一端はゲート電極
８に接触し，かつキャップ層６の他端はソース又はドレ
イン電極１０，９に直接又はコンタクト層１５を介して
接触している。このため，キャップ層６を通るゲートリ
ーク電流が大きくなりやすい。
トリーク電流の他に，図５を参照して，キャップ層６を
流れるゲートリーク電流がある。キャップ層６は，ショ
ットキ層５の上面に設けられた狭禁制帯幅の絶縁性の化
合物半導体，例えばｉ型ＧａＡｓ層からなり，Ａｌを含
有するショットキ層５の酸化及び表面準位の生成を防止
する。しかし，このキャップ層６は狭禁制帯幅の半導体
からなるため，リーク電流が流れやすい。従来の電界効
果トランジスタでは，キャップ層６の一端はゲート電極
８に接触し，かつキャップ層６の他端はソース又はドレ
イン電極１０，９に直接又はコンタクト層１５を介して
接触している。このため，キャップ層６を通るゲートリ
ーク電流が大きくなりやすい。
【００１０】
【発明が解決しようとする課題】上述したように，電子
供給層及びショットキ層のＡｌ組成比を同一とする従来
の電界効果トランジスタでは，電子供給層及びショット
キ層を結晶性よく堆積する見地から，電子供給層及びシ
ョットキ層のＡｌ組成比をあまり大きくすることができ
ず，ショットキ層の禁制帯幅が狭く制限される。このた
め，従来の構造によりエンハンスメント型電界効果トラ
ンジスタを形成したのでは，ゲートリーク電流が大きく
なるという欠点がある。また，電子走行層上に直接Ａｌ
組成比の大きな電子供給層乃至ショットキ層を堆積する
構造では，電子走行層と電子供給層の界面の結晶性が悪
いため，電界効果トランジスタの電気的特性が劣化する
という問題がある。
供給層及びショットキ層のＡｌ組成比を同一とする従来
の電界効果トランジスタでは，電子供給層及びショット
キ層を結晶性よく堆積する見地から，電子供給層及びシ
ョットキ層のＡｌ組成比をあまり大きくすることができ
ず，ショットキ層の禁制帯幅が狭く制限される。このた
め，従来の構造によりエンハンスメント型電界効果トラ
ンジスタを形成したのでは，ゲートリーク電流が大きく
なるという欠点がある。また，電子走行層上に直接Ａｌ
組成比の大きな電子供給層乃至ショットキ層を堆積する
構造では，電子走行層と電子供給層の界面の結晶性が悪
いため，電界効果トランジスタの電気的特性が劣化する
という問題がある。
【００１１】さらに，キャップ層にゲート電極及びソー
ス・ドレイン電極が接触する構造の従来の電界効果トラ
ンジスタでは，キャップ層を流れるゲートリーク電流が
大きいという欠点がある。
ス・ドレイン電極が接触する構造の従来の電界効果トラ
ンジスタでは，キャップ層を流れるゲートリーク電流が
大きいという欠点がある。
【００１２】本発明は，Ａｌ組成比が０．５を超える広
禁制帯幅のショットキ層を用いてゲートリーク電流を低
減すると同時に，電気的特性に大きな影響を及ぼす電子
走行層と電子供給層との界面の結晶性を良好にして電気
特性の劣化を防止することを目的としている。
禁制帯幅のショットキ層を用いてゲートリーク電流を低
減すると同時に，電気的特性に大きな影響を及ぼす電子
走行層と電子供給層との界面の結晶性を良好にして電気
特性の劣化を防止することを目的としている。
【００１３】また，キャップ層をソース・ドレイン電極
から分離することで，ゲートリーク電流の一層の低減を
図ることを目的としている。
から分離することで，ゲートリーク電流の一層の低減を
図ることを目的としている。
【００１４】
【課題を解決するための手段】図１及び図３はそれぞれ
本発明の第一及び第二実施形態例の断面図であり，エン
ハンスメント型電界効果トランジスタの断面を表してい
る。
本発明の第一及び第二実施形態例の断面図であり，エン
ハンスメント型電界効果トランジスタの断面を表してい
る。
【００１５】上記課題を解決するために，図１を参照し
て，本発明の第一の構成は，ＩｎＧａＡｓ又はＧａＡｓ
からなる電子走行層３と，該電子走行層３上に順次堆積
されたｎ型ＡｌＧａＡｓからなる電子供給層４及びＡｌ
ＧａＡｓからなるショットキ層５と，該ショットキ層５
上に設けられたゲート電極８とを有する電界効果トラン
ジスタであって，該電子供給層４のＡｌ組成比が０．５
モル比未満であり，該ショットキ層５のＡｌ組成比が
０．５モル比以上であることを特徴として構成する。
て，本発明の第一の構成は，ＩｎＧａＡｓ又はＧａＡｓ
からなる電子走行層３と，該電子走行層３上に順次堆積
されたｎ型ＡｌＧａＡｓからなる電子供給層４及びＡｌ
ＧａＡｓからなるショットキ層５と，該ショットキ層５
上に設けられたゲート電極８とを有する電界効果トラン
ジスタであって，該電子供給層４のＡｌ組成比が０．５
モル比未満であり，該ショットキ層５のＡｌ組成比が
０．５モル比以上であることを特徴として構成する。
【００１６】本発明の第二の構成は，図３を参照して，
該ショットキ層５に開設された開口と，該開口の底面に
表出する該電子供給層４上に設けられたソース電極１０
及びドレイン電極９と，該ショットキ層５上に設けら
れ，該ゲート電極８の外側に該ゲート電極８に接して延
在するキャップ層６と，該キャップ層６及び該ショット
キ層５を貫通し，該キャップ層６及び該ショットキ層５
と該ソース電極１０及び該ドレイン電極９とを分離する
溝１５とを備えたことを特徴とする第一の構成の電界効
果トランジスタとして構成する。
該ショットキ層５に開設された開口と，該開口の底面に
表出する該電子供給層４上に設けられたソース電極１０
及びドレイン電極９と，該ショットキ層５上に設けら
れ，該ゲート電極８の外側に該ゲート電極８に接して延
在するキャップ層６と，該キャップ層６及び該ショット
キ層５を貫通し，該キャップ層６及び該ショットキ層５
と該ソース電極１０及び該ドレイン電極９とを分離する
溝１５とを備えたことを特徴とする第一の構成の電界効
果トランジスタとして構成する。
【００１７】本発明の第一の構成では，図１を参照し
て，電子走行層３上にＡｌ組成比が０．５モル比未満の
ｎ型Ａｌ含有化合物半導体からなる電子供給層４が形成
される。さらに，この電子供給層４上にＡｌ組成比が
０．５モル比以上のＡｌ含有化合物半導体からなるショ
ットキ層５が形成される。この電子走行層３は，ＩｎＧ
ａＡｓ又はＧａＡｓからなり，また電子供給層４及びシ
ョットキ層５は，ＡｌＧａＡｓからなる。このように，
電子供給層４及びショットキ層５の組成を同一にするこ
とは，連続成長により結晶性の劣化を防止するために好
ましい。
て，電子走行層３上にＡｌ組成比が０．５モル比未満の
ｎ型Ａｌ含有化合物半導体からなる電子供給層４が形成
される。さらに，この電子供給層４上にＡｌ組成比が
０．５モル比以上のＡｌ含有化合物半導体からなるショ
ットキ層５が形成される。この電子走行層３は，ＩｎＧ
ａＡｓ又はＧａＡｓからなり，また電子供給層４及びシ
ョットキ層５は，ＡｌＧａＡｓからなる。このように，
電子供給層４及びショットキ層５の組成を同一にするこ
とは，連続成長により結晶性の劣化を防止するために好
ましい。
【００１８】また，本第一の構成では，電子供給層４の
Ａｌ組成比が０．５モル未満であるため，電子走行層３
と電子供給層４との界面の結晶性を良好に保持してショ
ットキ層５を堆積することができる。このため，電子走
行層３と電子供給層４との界面準位が少なく，良好な電
気的特性を有する電界効果トランジスタを製造すること
ができる。
Ａｌ組成比が０．５モル未満であるため，電子走行層３
と電子供給層４との界面の結晶性を良好に保持してショ
ットキ層５を堆積することができる。このため，電子走
行層３と電子供給層４との界面準位が少なく，良好な電
気的特性を有する電界効果トランジスタを製造すること
ができる。
【００１９】さらに，本第一の構成の電界効果トランジ
スタでは，ショットキ層５の禁制帯幅が広く，ショット
キ層５の絶縁性が良いため，ゲート電極８からショット
キ層５を通り電子供給層４及び電子走行層３に流れ込む
ゲートリーク電流は著しく抑制される。このため，ショ
ットキ層５が薄いエンハンスメント型電界効果トランジ
スタであっても，ゲートリーク電流を実用的な範囲に抑
制することができる。
スタでは，ショットキ層５の禁制帯幅が広く，ショット
キ層５の絶縁性が良いため，ゲート電極８からショット
キ層５を通り電子供給層４及び電子走行層３に流れ込む
ゲートリーク電流は著しく抑制される。このため，ショ
ットキ層５が薄いエンハンスメント型電界効果トランジ
スタであっても，ゲートリーク電流を実用的な範囲に抑
制することができる。
【００２０】他方，Ａｌ組成比が大きなショットキ層５
の堆積により生ずる結晶性の劣化は，電子供給層４とシ
ョットキ層５との界面に制限され，電子走行層３と電子
供給層４との界面の結晶性は良好に保持される。このた
め，ショットキ層５のＡｌ組成比を大くしても，電界効
果トランジスタの特性劣化を生ずることがない。従っ
て，本第一の構成のエンハンスメント型電界効果トラン
ジスタはリーク電流が小さく，同時に電気的特性が優れ
る。
の堆積により生ずる結晶性の劣化は，電子供給層４とシ
ョットキ層５との界面に制限され，電子走行層３と電子
供給層４との界面の結晶性は良好に保持される。このた
め，ショットキ層５のＡｌ組成比を大くしても，電界効
果トランジスタの特性劣化を生ずることがない。従っ
て，本第一の構成のエンハンスメント型電界効果トラン
ジスタはリーク電流が小さく，同時に電気的特性が優れ
る。
【００２１】また，本発明の第二の構成では，図３を参
照して，ショットキ層５及びキャップ層６は溝１５によ
りソース電極１０及びドレイン電極９から分離される。
このため，ゲート電極８からキャプ層６を通してソース
及びドレイン電極１０，９へ流れるゲートリーク電流は
著しく小さい。従って，ゲート電位が大きくなるエンハ
ンスメント動作においても，実用上十分な値にゲートリ
ーク電流を抑えることができる。
照して，ショットキ層５及びキャップ層６は溝１５によ
りソース電極１０及びドレイン電極９から分離される。
このため，ゲート電極８からキャプ層６を通してソース
及びドレイン電極１０，９へ流れるゲートリーク電流は
著しく小さい。従って，ゲート電位が大きくなるエンハ
ンスメント動作においても，実用上十分な値にゲートリ
ーク電流を抑えることができる。
【００２２】本発明の第二の構成におけるソース電極１
０及びドレイン電極９は，図３を参照して，ショットキ
層５及びキャップ層６に形成された開口（図４（ｂ）中
に５ａで示す。）底面に表出する電子供給層４上に直接
形成される。従って，電子走行層３とソース及びドレイ
ン電極１０，９間に電気抵抗の大きなショットキ層５が
介在しないから，本構成の電界効果トランジスタはドレ
イン抵抗が小さい。なお，本第二の構成における溝１５
は，電子走行層３上に延在するショットキ層５及びキャ
ップ層６をゲート電極８とソース電極１０及びドレイン
電極９との間で分断する溝であればよく，ゲート電極８
とソース及びドレイン電極１０，９の中間領域に設けら
れてもよく，また，図４（ｂ）及び図３を参照して，ソ
ース及びドレイン電極１０，９が設けられる開口５ａに
接して形成されその開口５ａの一部をなすものであって
もよい。
０及びドレイン電極９は，図３を参照して，ショットキ
層５及びキャップ層６に形成された開口（図４（ｂ）中
に５ａで示す。）底面に表出する電子供給層４上に直接
形成される。従って，電子走行層３とソース及びドレイ
ン電極１０，９間に電気抵抗の大きなショットキ層５が
介在しないから，本構成の電界効果トランジスタはドレ
イン抵抗が小さい。なお，本第二の構成における溝１５
は，電子走行層３上に延在するショットキ層５及びキャ
ップ層６をゲート電極８とソース電極１０及びドレイン
電極９との間で分断する溝であればよく，ゲート電極８
とソース及びドレイン電極１０，９の中間領域に設けら
れてもよく，また，図４（ｂ）及び図３を参照して，ソ
ース及びドレイン電極１０，９が設けられる開口５ａに
接して形成されその開口５ａの一部をなすものであって
もよい。
【００２３】
【発明の実施の形態】以下，本発明の実施形態例に係る
エンハンスメント型電界効果トランジスタの製造工程を
参照して本発明を説明する。なお，図２及び図４は，そ
れぞれ本発明の第一及び第二実施形態例の工程断面図で
あり，エンハンスメント型電界効果トランジスタ形成領
域の断面を表している。
エンハンスメント型電界効果トランジスタの製造工程を
参照して本発明を説明する。なお，図２及び図４は，そ
れぞれ本発明の第一及び第二実施形態例の工程断面図で
あり，エンハンスメント型電界効果トランジスタ形成領
域の断面を表している。
【００２４】本発明の第一実施形態例では，図２（ａ）
を参照して，半絶縁性ＧａＡｓ基板１上に，厚さ１μｍ
のｉ型ＡｌＧａＡｓバッファ層２，厚さ１５nmのｉ型Ｉ
ｎＧａＡｓ電子走行層３，厚さ２５nmのドーピング濃度
が２．０×１０18cm-3のｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ電子
供給層４，厚さ５nmのｉ型Ａｌ0.5 Ｇａ0.5 Ａｓショッ
トキ層５，及び厚さ３０nmのｉ型ＧａＡｓキャップ層６
を例えばＭＯＶＰＥ(Metal Organic Vapor Phase Epita
xy) 法により順次堆積する。
を参照して，半絶縁性ＧａＡｓ基板１上に，厚さ１μｍ
のｉ型ＡｌＧａＡｓバッファ層２，厚さ１５nmのｉ型Ｉ
ｎＧａＡｓ電子走行層３，厚さ２５nmのドーピング濃度
が２．０×１０18cm-3のｎ型Ａｌ0.2 Ｇａ0.8 Ａｓ電子
供給層４，厚さ５nmのｉ型Ａｌ0.5 Ｇａ0.5 Ａｓショッ
トキ層５，及び厚さ３０nmのｉ型ＧａＡｓキャップ層６
を例えばＭＯＶＰＥ(Metal Organic Vapor Phase Epita
xy) 法により順次堆積する。
【００２５】次いで，基板上１全面にＳｉＯ2 からなる
エッチングマスク７を塗布し，ゲート電極８を画定する
開口をエッチングマスク７に開設する。次いで，エッチ
ングマスク７をマスクとしてキャップ層６をエッチング
し，ショットキ層５のゲート電極８形成領域を表出する
開口をキャップ層６に開設する。
エッチングマスク７を塗布し，ゲート電極８を画定する
開口をエッチングマスク７に開設する。次いで，エッチ
ングマスク７をマスクとしてキャップ層６をエッチング
し，ショットキ層５のゲート電極８形成領域を表出する
開口をキャップ層６に開設する。
【００２６】次いで，図２（ｂ）を参照して，ＷＳｉ，
Ｔｉをスパッタした後Ａｕをメッキし，エッチングマス
ク７を除去することでＷＳｉ，Ｔｉ及びＡｕの３層から
なるゲート電極８をショットキ層５上に形成する。次い
で，Ｓｉイオン注入によりＳｉがドープされたソース・
ドレイン領域１１を形成する。なお，この工程は必要に
よりゲート電極８の形成前とすることもできる。
Ｔｉをスパッタした後Ａｕをメッキし，エッチングマス
ク７を除去することでＷＳｉ，Ｔｉ及びＡｕの３層から
なるゲート電極８をショットキ層５上に形成する。次い
で，Ｓｉイオン注入によりＳｉがドープされたソース・
ドレイン領域１１を形成する。なお，この工程は必要に
よりゲート電極８の形成前とすることもできる。
【００２７】次いで，ソース・ドレイン領域１１表面に
ＡｕＧｅ，Ｎｉ及びＡｕの３層からなるソース電極１０
及びドレイン電極９を形成し，図１を参照して，電界効
果トランジスタが製造される。
ＡｕＧｅ，Ｎｉ及びＡｕの３層からなるソース電極１０
及びドレイン電極９を形成し，図１を参照して，電界効
果トランジスタが製造される。
【００２８】本第一実施形態例では，エンハンス型電界
効果トランジスタとするために，電子供給層４の厚さを
２５nmとし，ショットキ層５の厚さを５nmと薄くした。
このエンハンス型電界効果トランジスタのＢ級及びＣ級
動作時のゲートリーク電流は，電子供給層４の厚さ１８
nm，ショットキ層５の厚さ３００nmの従来のデプレッシ
ョン型電界効果トランジスタと比較して十分に小さかっ
た。
効果トランジスタとするために，電子供給層４の厚さを
２５nmとし，ショットキ層５の厚さを５nmと薄くした。
このエンハンス型電界効果トランジスタのＢ級及びＣ級
動作時のゲートリーク電流は，電子供給層４の厚さ１８
nm，ショットキ層５の厚さ３００nmの従来のデプレッシ
ョン型電界効果トランジスタと比較して十分に小さかっ
た。
【００２９】本発明の第二実施形態例は，第一実施形態
例の電界効果トランジスタにリーク電流を防止するため
の溝を加えたものである。本実施形態例は，図２を参照
して，バッファ層２〜キャップ層の堆積工程，及びエッ
チングマスク７を用いたゲート電極の製造工程までは第
一実施形態例と同様である。この工程により，図４
（ａ）を参照して，広禁制帯幅のショットキ層５上に接
触し，両側に狭禁制帯幅のキャップ層と接するゲート電
極８が形成される。
例の電界効果トランジスタにリーク電流を防止するため
の溝を加えたものである。本実施形態例は，図２を参照
して，バッファ層２〜キャップ層の堆積工程，及びエッ
チングマスク７を用いたゲート電極の製造工程までは第
一実施形態例と同様である。この工程により，図４
（ａ）を参照して，広禁制帯幅のショットキ層５上に接
触し，両側に狭禁制帯幅のキャップ層と接するゲート電
極８が形成される。
【００３０】次いで，図４（ｂ）を参照して，キャップ
層６及びショットキ層５を順次エッチングして，ソース
及びドレイン電極１０，９形成領域を表出する開口５ａ
を開設する。この開口５ａ底面には，電子供給層４が表
出する。 次いで，図３を参照して，開口５ａ底面に表
出する電子供給層４上に，ＡｕＧｅ，Ｎｉ及びＡｕの３
層からなるソース電極１０及びドレイン電極９を形成す
る。これらのソース及びドレイン電極１０，９は，開口
５ａの内部にキャップ層６及びショットキ層５と接触し
ない位置に配置される。即ち，キャップ層６及びショッ
トキ層５とソース及びドレイン電極１０，９との間に溝
１５が形成され，この溝１５により，キャップ層６及び
ショットキ層５はソース及びドレイン電極１０，９から
分離され，電気的に絶縁される。
層６及びショットキ層５を順次エッチングして，ソース
及びドレイン電極１０，９形成領域を表出する開口５ａ
を開設する。この開口５ａ底面には，電子供給層４が表
出する。 次いで，図３を参照して，開口５ａ底面に表
出する電子供給層４上に，ＡｕＧｅ，Ｎｉ及びＡｕの３
層からなるソース電極１０及びドレイン電極９を形成す
る。これらのソース及びドレイン電極１０，９は，開口
５ａの内部にキャップ層６及びショットキ層５と接触し
ない位置に配置される。即ち，キャップ層６及びショッ
トキ層５とソース及びドレイン電極１０，９との間に溝
１５が形成され，この溝１５により，キャップ層６及び
ショットキ層５はソース及びドレイン電極１０，９から
分離され，電気的に絶縁される。
【００３１】本第二実施形態例では，エンハンス型電界
効果トランジスタとするために，電子供給層４の厚さを
２５nmとし，ショットキ層５の厚さを５nmと薄くした。
このエンハンス型電界効果トランジスタのＢ級及びＣ級
動作時のゲートリーク電流は，第一実施形態例にかかる
デプレッション型電界効果トランジスタよりも小さく，
なんら実用上の問題を生じない程度であった。
効果トランジスタとするために，電子供給層４の厚さを
２５nmとし，ショットキ層５の厚さを５nmと薄くした。
このエンハンス型電界効果トランジスタのＢ級及びＣ級
動作時のゲートリーク電流は，第一実施形態例にかかる
デプレッション型電界効果トランジスタよりも小さく，
なんら実用上の問題を生じない程度であった。
【００３２】
【発明の効果】上述したように，本発明によれば電子走
行層と電子供給層との間の界面の結晶性を良好に維持し
たままＡｌ含有量の高い広禁制帯幅のショットキ層を形
成することができるので，電気的特性が優れかつゲート
リーク電流が小さな電界効果トランジスタを提供するこ
とができ，半導体装置の性能向上に寄与するところが大
きい。
行層と電子供給層との間の界面の結晶性を良好に維持し
たままＡｌ含有量の高い広禁制帯幅のショットキ層を形
成することができるので，電気的特性が優れかつゲート
リーク電流が小さな電界効果トランジスタを提供するこ
とができ，半導体装置の性能向上に寄与するところが大
きい。
【図１】 本発明の第一実施形態例の断面工程図
【図２】 本発明の第一実施形態例の工程断面図
【図３】 本発明の第二実施形態例の断面工程図
【図４】 本発明の第二実施形態例の工程断面図
【図５】 従来例の断面図
【図６】 他の従来例の断面図
１ 基板
２ バッファ層
３ 電子走行層
４ 電子供給層
５ ショットキ層
６ キャップ層
７ エッチングマスク
８ ゲート電極
９ ドレイン電極
１０ ソース電極
１１ ソース・ドレイン領域
１２ チャネル層
１３ バリア層
１４ Ｂｅデルタドープ層
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/338
H01L 27/095
H01L 29/778
H01L 29/80 - 29/812
Claims (2)
- 【請求項１】 ＩｎＧａＡｓ又はＧａＡｓからなる電子
走行層と，該電子走行層上に順次堆積されたｎ型ＡｌＧ
ａＡｓからなる電子供給層及びＡｌＧａＡｓからなるシ
ョットキ層と，該ショットキ層上に設けられたゲート電
極とを有する電界効果トランジスタであって， 該電子供給層のＡｌ組成比が０．５モル比未満であり， 該ショットキ層のＡｌ組成比が０．５モル比以上である
ことを特徴とする電界効果トランジスタ。 - 【請求項２】 該ショットキ層に開設された開口と， 該開口の底面に表出する該電子供給層上に設けられたソ
ース電極及びドレイン電極と， 該ショットキ層上に設けられ，該ゲート電極の外側に該
ゲート電極に接して延在するキャップ層と， 該キャップ層及び該ショットキ層を貫通し，該キャップ
層及び該ショットキ層と該ソース電極及び該ドレイン電
極とを分離する溝とを備えたことを特徴とする請求項１
記載の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06801399A JP3398613B2 (ja) | 1999-03-15 | 1999-03-15 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06801399A JP3398613B2 (ja) | 1999-03-15 | 1999-03-15 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000269480A JP2000269480A (ja) | 2000-09-29 |
| JP3398613B2 true JP3398613B2 (ja) | 2003-04-21 |
Family
ID=13361540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06801399A Expired - Fee Related JP3398613B2 (ja) | 1999-03-15 | 1999-03-15 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3398613B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100438895B1 (ko) | 2001-12-28 | 2004-07-02 | 한국전자통신연구원 | 고전자 이동도 트랜지스터 전력 소자 및 그 제조 방법 |
| US7432142B2 (en) * | 2004-05-20 | 2008-10-07 | Cree, Inc. | Methods of fabricating nitride-based transistors having regrown ohmic contact regions |
-
1999
- 1999-03-15 JP JP06801399A patent/JP3398613B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000269480A (ja) | 2000-09-29 |
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