JPH09307100A - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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- JPH09307100A JPH09307100A JP9005085A JP508597A JPH09307100A JP H09307100 A JPH09307100 A JP H09307100A JP 9005085 A JP9005085 A JP 9005085A JP 508597 A JP508597 A JP 508597A JP H09307100 A JPH09307100 A JP H09307100A
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Abstract
(57)【要約】
【課題】 パワーＦＥＴの高耐圧化及び高電流密度化を
実現する。 【解決手段】 半絶縁性ＧａＡｓ基板５１の上にノンド
ープＧａＡｓバッファ層５２、ｎ型ＧａＡｓチャネル層
５３、ノンドープＳｉＣワイドギャップショットキー層
５４、及びｎ型ＳｉＣワイドギャップオーミックコンタ
クト層５５がＭＢＥ法によるエピタキシャル成長によっ
て積層され、さらに、ソース電極５６、ドレイン電極５
７、及びゲート電極５８が設けられている。ゲート電極
５８はワイドギャップ半導体層５４とショットキー接合
している。ワイドギャップ半導体は結晶内でキャリアの
増倍効果が発生する電界強度が高く、絶縁破壊電圧が高
いため、最も電界が集中するゲート−ドレイン間のゲー
ト近傍付近に高電界が印加されても、高耐圧が維持され
る。
実現する。 【解決手段】 半絶縁性ＧａＡｓ基板５１の上にノンド
ープＧａＡｓバッファ層５２、ｎ型ＧａＡｓチャネル層
５３、ノンドープＳｉＣワイドギャップショットキー層
５４、及びｎ型ＳｉＣワイドギャップオーミックコンタ
クト層５５がＭＢＥ法によるエピタキシャル成長によっ
て積層され、さらに、ソース電極５６、ドレイン電極５
７、及びゲート電極５８が設けられている。ゲート電極
５８はワイドギャップ半導体層５４とショットキー接合
している。ワイドギャップ半導体は結晶内でキャリアの
増倍効果が発生する電界強度が高く、絶縁破壊電圧が高
いため、最も電界が集中するゲート−ドレイン間のゲー
ト近傍付近に高電界が印加されても、高耐圧が維持され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳｉＣやＡｌxＧ
ａyＩｎ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１）などのワイ
ドギャップ半導体とIII−Ｖ族化合物半導体とによって
形成されている電界効果型半導体装置に関する。
ａyＩｎ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１）などのワイ
ドギャップ半導体とIII−Ｖ族化合物半導体とによって
形成されている電界効果型半導体装置に関する。
【０００２】
【従来の技術】III−Ｖ族化合物半導体を用いたＧａＡ
ｓ系電界効果型トランジスタ（ＦＥＴ）は、Ｓｉトラン
ジスタに比べて、高動作周波数、低雑音、高出力、高利
得、低動作電圧、高動作効率、及び低消費電力など、様
々な優れた特徴を持つ。これらの特徴のために、ＧａＡ
ｓ系電界効果型トランジスタは、移動体通信用のデバイ
スとしてすでに実用化されている。その中でも、ＭＢＥ
法或いはＭＯＣＶＤ法によるエピタキシャル成長で形成
されたＧａＡｓＭＥＳＦＥＴ或いはヘテロ接合ＦＥＴ
は、デバイス設計の自由度が大きい点及び優れた高周波
特性を示す点から、今後、マイクロ波帯やミリ波帯にお
ける移動体通信を支えるキーデバイスになるものとし
て、大いに期待されている。
ｓ系電界効果型トランジスタ（ＦＥＴ）は、Ｓｉトラン
ジスタに比べて、高動作周波数、低雑音、高出力、高利
得、低動作電圧、高動作効率、及び低消費電力など、様
々な優れた特徴を持つ。これらの特徴のために、ＧａＡ
ｓ系電界効果型トランジスタは、移動体通信用のデバイ
スとしてすでに実用化されている。その中でも、ＭＢＥ
法或いはＭＯＣＶＤ法によるエピタキシャル成長で形成
されたＧａＡｓＭＥＳＦＥＴ或いはヘテロ接合ＦＥＴ
は、デバイス設計の自由度が大きい点及び優れた高周波
特性を示す点から、今後、マイクロ波帯やミリ波帯にお
ける移動体通信を支えるキーデバイスになるものとし
て、大いに期待されている。
【０００３】一般に、高出力パワートランジスタを実現
するために必要とされる特性条件としては、（１）大き
な入力パワーに対応するように、ゲート−ドレイン間耐
圧が十分に高い、（２）入力信号がゲートの順方向へ振
り込めるように、ショットキー障壁高さ（ΦB）が大き
い、（３）単位ゲート当たりの電流密度が大きい、及び
（４）トランジスタのオン抵抗が十分に小さい、などが
挙げられる。そこで、携帯電話などでは、一般に、約
４．７Ｖ或いは約３．５Ｖの低動作電圧で高出力及び高
効率が得られるＧａＡｓ系パワーＦＥＴが用いられてい
る。
するために必要とされる特性条件としては、（１）大き
な入力パワーに対応するように、ゲート−ドレイン間耐
圧が十分に高い、（２）入力信号がゲートの順方向へ振
り込めるように、ショットキー障壁高さ（ΦB）が大き
い、（３）単位ゲート当たりの電流密度が大きい、及び
（４）トランジスタのオン抵抗が十分に小さい、などが
挙げられる。そこで、携帯電話などでは、一般に、約
４．７Ｖ或いは約３．５Ｖの低動作電圧で高出力及び高
効率が得られるＧａＡｓ系パワーＦＥＴが用いられてい
る。
【０００４】一方、パワーデバイスの開発においては、
ＳｉＣ、ＧａＮ等のワイドギャップ半導体の研究開発
も、盛んに行われている。これらのワイドギャップ半導
体は、高電界での電子飽和速度がＧａＡｓ系の電子飽和
速度より大きい、及び広い禁制帯幅を持つためにショッ
トキー障壁高さ（ΦB＝１〜２ｅＶ）が大きい、などの
特徴を有し、さらに、結晶内でキャリアの増倍効果が発
生する電界強度が高いために絶縁破壊電圧が高く、その
ために高耐圧なパワーデバイスが実現できるという特徴
も有している。
ＳｉＣ、ＧａＮ等のワイドギャップ半導体の研究開発
も、盛んに行われている。これらのワイドギャップ半導
体は、高電界での電子飽和速度がＧａＡｓ系の電子飽和
速度より大きい、及び広い禁制帯幅を持つためにショッ
トキー障壁高さ（ΦB＝１〜２ｅＶ）が大きい、などの
特徴を有し、さらに、結晶内でキャリアの増倍効果が発
生する電界強度が高いために絶縁破壊電圧が高く、その
ために高耐圧なパワーデバイスが実現できるという特徴
も有している。
【０００５】
【発明が解決しようとする課題】ワイドギャップ半導体
を用いたパワーＦＥＴは、高電界での電子速度が大きい
ので、動作電圧が約１００Ｖ以上であって高電界が得ら
れる大電力パワーデバイスへの応用にあたっては、有望
である。しかし、動作電圧が約１０Ｖ以下であるような
低い電界強度におけるワイドギャップ半導体を用いたパ
ワーＦＥＴの電子速度は、ＧａＡｓ系デバイスの電子速
度よりはるかに小さい。ここで、電流密度は近似的には
電子速度に比例するので、パワーデバイスの電子飽和速
度が小さいと電流が流れない。ワイドギャップ半導体を
用いたパワーＦＥＴは、上述のように、数Ｖ程度の低動
作電圧では十分な電流密度が得られないので、高出力／
高効率／低消費電力が求められる携帯電話の送信用パワ
ーデバイス等には、向いていない。
を用いたパワーＦＥＴは、高電界での電子速度が大きい
ので、動作電圧が約１００Ｖ以上であって高電界が得ら
れる大電力パワーデバイスへの応用にあたっては、有望
である。しかし、動作電圧が約１０Ｖ以下であるような
低い電界強度におけるワイドギャップ半導体を用いたパ
ワーＦＥＴの電子速度は、ＧａＡｓ系デバイスの電子速
度よりはるかに小さい。ここで、電流密度は近似的には
電子速度に比例するので、パワーデバイスの電子飽和速
度が小さいと電流が流れない。ワイドギャップ半導体を
用いたパワーＦＥＴは、上述のように、数Ｖ程度の低動
作電圧では十分な電流密度が得られないので、高出力／
高効率／低消費電力が求められる携帯電話の送信用パワ
ーデバイス等には、向いていない。
【０００６】現在までのところ、携帯電話などの送信用
パワーデバイスには、低動作電圧で高出力／高効率／低
消費電力化が図れるＧａＡｓ系ＦＥＴが用いられてい
る。ＧａＡｓ系ＦＥＴでは、数Ｖ程度の動作電圧におけ
る電界強度で、高い電子飽和速度が得られる。
パワーデバイスには、低動作電圧で高出力／高効率／低
消費電力化が図れるＧａＡｓ系ＦＥＴが用いられてい
る。ＧａＡｓ系ＦＥＴでは、数Ｖ程度の動作電圧におけ
る電界強度で、高い電子飽和速度が得られる。
【０００７】しかし、ＧａＡｓ系ＦＥＴは、ワイドギャ
ップ半導体に比べて、ショットキー障壁高さ（ΦB）が
小さく（約０．８ｅＶ）、さらに、結晶内でキャリアの
増倍効果が発生する電界強度が比較的に低いために絶縁
破壊電圧が低い。そのため、ＧａＡｓ系ＦＥＴでは、ゲ
ート−ドレイン間のゲート近傍での電界集中が大きくな
ることに起因して、絶縁破壊が生じる。具体的には、Ｓ
ｉＣ系ＦＥＴでは一般的に約１００Ｖ以上のゲート−ド
レイン間耐圧が得られるのに対して、ＧａＡｓ系ＭＥＳ
ＦＥＴでは、典型的には約１０Ｖ〜約１５Ｖ程度のゲー
ト−ドレイン間耐圧しか得られない。
ップ半導体に比べて、ショットキー障壁高さ（ΦB）が
小さく（約０．８ｅＶ）、さらに、結晶内でキャリアの
増倍効果が発生する電界強度が比較的に低いために絶縁
破壊電圧が低い。そのため、ＧａＡｓ系ＦＥＴでは、ゲ
ート−ドレイン間のゲート近傍での電界集中が大きくな
ることに起因して、絶縁破壊が生じる。具体的には、Ｓ
ｉＣ系ＦＥＴでは一般的に約１００Ｖ以上のゲート−ド
レイン間耐圧が得られるのに対して、ＧａＡｓ系ＭＥＳ
ＦＥＴでは、典型的には約１０Ｖ〜約１５Ｖ程度のゲー
ト−ドレイン間耐圧しか得られない。
【０００８】一般的に、ゲート−ドレイン耐圧は、ゲー
ト幅Ｗｇ＝１ｍｍ当たりに０．１ｍＡのゲート電流Ｉｇ
ｄが流れるときのゲート電圧Ｖｇｄで規定する。例え
ば、ゲート幅Ｗｇ＝１ｍｍのＦＥＴのゲート−ドレイン
間にゲート電圧Ｖｇｄ＝−１０Ｖを印加したときにゲー
ト電流Ｉｇｄ＝−０．１ｍＡが流れれば、その場合のゲ
ート−ドレイン間耐圧は１０Ｖとなる。また、ゲート幅
Ｗｇ＝１０ｍｍのＦＥＴのゲート−ドレイン間にＶｇｄ
＝−１０Ｖを印加したときにゲート電流Ｉｇｄ＝−１ｍ
Ａが流れれば、その場合のゲート−ドレイン間耐圧は、
同様に１０Ｖとなる。
ト幅Ｗｇ＝１ｍｍ当たりに０．１ｍＡのゲート電流Ｉｇ
ｄが流れるときのゲート電圧Ｖｇｄで規定する。例え
ば、ゲート幅Ｗｇ＝１ｍｍのＦＥＴのゲート−ドレイン
間にゲート電圧Ｖｇｄ＝−１０Ｖを印加したときにゲー
ト電流Ｉｇｄ＝−０．１ｍＡが流れれば、その場合のゲ
ート−ドレイン間耐圧は１０Ｖとなる。また、ゲート幅
Ｗｇ＝１０ｍｍのＦＥＴのゲート−ドレイン間にＶｇｄ
＝−１０Ｖを印加したときにゲート電流Ｉｇｄ＝−１ｍ
Ａが流れれば、その場合のゲート−ドレイン間耐圧は、
同様に１０Ｖとなる。
【０００９】ゲート−ドレイン耐圧が低いと、通常のＦ
ＥＴ動作をしないだけでなく、ドレイン側からゲート側
へのリーク電流が生じる。このリーク電流によって、Ｆ
ＥＴの高周波動作時にドレイン側からゲート側に帰還が
かかり、入力波形とこのリーク電流との間に位相差が生
じる。この結果、出力電力、利得、動作効率、歪などの
高周波特性を悪化する。さらに、高電圧がＦＥＴに印加
される場合に、ＦＥＴが破壊される原因となる。
ＥＴ動作をしないだけでなく、ドレイン側からゲート側
へのリーク電流が生じる。このリーク電流によって、Ｆ
ＥＴの高周波動作時にドレイン側からゲート側に帰還が
かかり、入力波形とこのリーク電流との間に位相差が生
じる。この結果、出力電力、利得、動作効率、歪などの
高周波特性を悪化する。さらに、高電圧がＦＥＴに印加
される場合に、ＦＥＴが破壊される原因となる。
【００１０】携帯電話のようにＦＥＴが低ドレイン電圧
（約３．５Ｖ或いは約４．７Ｖ）での動作で用いられる
場合には、低い耐圧でも十分であるが、ドレイン電圧が
約１０Ｖ以上であって約１０Ｗ以上の出力が求められる
パワートランジスタでは、入力電力もそれにともなって
大きくなるので、一般的に約１５Ｖ〜約２０Ｖ以上のゲ
ート−ドレイン耐圧が必要である。
（約３．５Ｖ或いは約４．７Ｖ）での動作で用いられる
場合には、低い耐圧でも十分であるが、ドレイン電圧が
約１０Ｖ以上であって約１０Ｗ以上の出力が求められる
パワートランジスタでは、入力電力もそれにともなって
大きくなるので、一般的に約１５Ｖ〜約２０Ｖ以上のゲ
ート−ドレイン耐圧が必要である。
【００１１】さらに、一般に、ＦＥＴの高出力化のため
に、並列に接続される単位ゲートの数を増やすことによ
り実質的なゲート幅を広げる手法が用いられる。しか
し、これによって単位ゲート数が多くなり過ぎてＦＥＴ
チップの横方向サイズが長くなり過ぎると、高周波が入
力するゲートパッドから各単位ゲートまでのゲートパス
長の差に起因する各ゲートへの入力電力波形の位相回転
が無視できなくなり、利得や歪特性の大幅な劣化など、
高周波特性の悪化原因となる。さらに、上記の手法に伴
ってゲート幅が大きくなると、チップサイズが大きくな
り、チップコストが増大する。
に、並列に接続される単位ゲートの数を増やすことによ
り実質的なゲート幅を広げる手法が用いられる。しか
し、これによって単位ゲート数が多くなり過ぎてＦＥＴ
チップの横方向サイズが長くなり過ぎると、高周波が入
力するゲートパッドから各単位ゲートまでのゲートパス
長の差に起因する各ゲートへの入力電力波形の位相回転
が無視できなくなり、利得や歪特性の大幅な劣化など、
高周波特性の悪化原因となる。さらに、上記の手法に伴
ってゲート幅が大きくなると、チップサイズが大きくな
り、チップコストが増大する。
【００１２】本発明は、上記の課題を解決するためにな
されたものであって、その目的は、III−Ｖ族化合物半
導体の有する優れた高周波特性を維持しつつ高耐圧且つ
高出力を有する、ワイドギャップ半導体を用いて構成さ
れる、電界効果型半導体装置の提供することである。
されたものであって、その目的は、III−Ｖ族化合物半
導体の有する優れた高周波特性を維持しつつ高耐圧且つ
高出力を有する、ワイドギャップ半導体を用いて構成さ
れる、電界効果型半導体装置の提供することである。
【００１３】
【課題を解決するための手段】本発明のある局面によれ
ば、電界効果型半導体装置が、半導体基板と、該半導体
基板の上に形成されているＩｎxＧａ1-xＡｓ活性層（０
≦ｘ≦１）と、該活性層の上に形成されている、少なく
ともショットキー層を含む積層構造と、を備え、該ショ
ットキー層がワイドギャップ半導体層であって、そのこ
とによって上記目的が達成される。
ば、電界効果型半導体装置が、半導体基板と、該半導体
基板の上に形成されているＩｎxＧａ1-xＡｓ活性層（０
≦ｘ≦１）と、該活性層の上に形成されている、少なく
ともショットキー層を含む積層構造と、を備え、該ショ
ットキー層がワイドギャップ半導体層であって、そのこ
とによって上記目的が達成される。
【００１４】前記ワイドギャップ半導体層は、ＡｌxＧ
ａyＩｎ1-x-yＮ層（０≦ｘ≦１、０≦ｙ≦１）であり得
る。或いは、前記ワイドギャップ半導体層は、ＳｉＣ層
であり得る。
ａyＩｎ1-x-yＮ層（０≦ｘ≦１、０≦ｙ≦１）であり得
る。或いは、前記ワイドギャップ半導体層は、ＳｉＣ層
であり得る。
【００１５】前記活性層は、ＧａＡｓ層であり得る。
【００１６】ある実施形態では、本発明の電界効果型半
導体装置は、前記ワイドギャップ半導体層の上に形成さ
れているエッチングストッパ層をさらに備えている。
導体装置は、前記ワイドギャップ半導体層の上に形成さ
れているエッチングストッパ層をさらに備えている。
【００１７】本発明の他の局面によれば、電界効果型半
導体装置が、半導体基板と、該半導体基板の上に形成さ
れているバッファ層と、該バッファ層の上に形成されて
いる、少なくともＩｎxＧａ1-xＡｓ活性層（０≦ｘ≦
１）を含む積層構造と、を備え、該バッファ層がワイド
ギャップ半導体層であって、そのことによって上記目的
が達成される。
導体装置が、半導体基板と、該半導体基板の上に形成さ
れているバッファ層と、該バッファ層の上に形成されて
いる、少なくともＩｎxＧａ1-xＡｓ活性層（０≦ｘ≦
１）を含む積層構造と、を備え、該バッファ層がワイド
ギャップ半導体層であって、そのことによって上記目的
が達成される。
【００１８】前記ワイドギャップ半導体層は、ＡｌxＧ
ａyＩｎ1-x-yＮ層（０≦ｘ≦１、０≦ｙ≦１）であり得
る。或いは、前記ワイドギャップ半導体層は、ＳｉＣ層
であり得る。
ａyＩｎ1-x-yＮ層（０≦ｘ≦１、０≦ｙ≦１）であり得
る。或いは、前記ワイドギャップ半導体層は、ＳｉＣ層
であり得る。
【００１９】前記活性層は、ＧａＡｓ層であり得る。
【００２０】ある実施形態では、本発明の電界効果型半
導体装置は、前記ワイドギャップ半導体層の上に形成さ
れているエッチングストッパ層をさらに備えている。
導体装置は、前記ワイドギャップ半導体層の上に形成さ
れているエッチングストッパ層をさらに備えている。
【００２１】本発明のさらに他の局面によれば、電界効
果型半導体装置が、半導体基板と、該半導体基板の上に
形成されているＩｎxＧａ1-xＡｓ活性層（０≦ｘ≦１）
と、該活性層の上に形成されている、ｎ型不純物が添加
されたワイドギャップ半導体からなるキャリア供給層を
少なくとも有する積層構造と、を備えていて、そのこと
によって上記目的が達成される。
果型半導体装置が、半導体基板と、該半導体基板の上に
形成されているＩｎxＧａ1-xＡｓ活性層（０≦ｘ≦１）
と、該活性層の上に形成されている、ｎ型不純物が添加
されたワイドギャップ半導体からなるキャリア供給層を
少なくとも有する積層構造と、を備えていて、そのこと
によって上記目的が達成される。
【００２２】前記ワイドギャップ半導体は、ＡｌxＧａy
Ｉｎ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１）であり得る。
或いは、前記ワイドギャップ半導体は、ＳｉＣであり得
る。
Ｉｎ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１）であり得る。
或いは、前記ワイドギャップ半導体は、ＳｉＣであり得
る。
【００２３】前記活性層は、ＧａＡｓ層であり得る。
【００２４】ある実施形態では、本発明の電界効果型半
導体装置は、前記キャリア供給層の上に形成されている
エッチングストッパ層をさらに備えている。
導体装置は、前記キャリア供給層の上に形成されている
エッチングストッパ層をさらに備えている。
【００２５】本発明のさらに他の局面によれば、電界効
果型半導体装置が、半導体基板と、該半導体基板の上に
形成されているＩｎxＧａ1-xＡｓ活性層（０≦ｘ≦１）
と、該活性層を挟むように形成されているｎ型不純物を
添加された複数のワイドギャップ半導体層を少なくとも
有する積層構造と、を備えていて、そのことによって上
記目的が達成される。
果型半導体装置が、半導体基板と、該半導体基板の上に
形成されているＩｎxＧａ1-xＡｓ活性層（０≦ｘ≦１）
と、該活性層を挟むように形成されているｎ型不純物を
添加された複数のワイドギャップ半導体層を少なくとも
有する積層構造と、を備えていて、そのことによって上
記目的が達成される。
【００２６】前記複数のワイドギャップ半導体層のそれ
ぞれは、ＡｌxＧａyＩｎ1-x-yＮ層（０≦ｘ≦１、０≦
ｙ≦１）であり得る。或いは、前記複数のワイドギャッ
プ半導体層のそれぞれは、ＳｉＣ層であり得る。
ぞれは、ＡｌxＧａyＩｎ1-x-yＮ層（０≦ｘ≦１、０≦
ｙ≦１）であり得る。或いは、前記複数のワイドギャッ
プ半導体層のそれぞれは、ＳｉＣ層であり得る。
【００２７】前記活性層は、ＧａＡｓ層であり得る。
【００２８】ある実施形態では、本発明の電界効果型半
導体装置は、前記複数のワイドギャップ半導体層のうち
で前記活性層の上に形成されている層の上に形成されて
いるエッチングストッパ層をさらに備えている。
導体装置は、前記複数のワイドギャップ半導体層のうち
で前記活性層の上に形成されている層の上に形成されて
いるエッチングストッパ層をさらに備えている。
【００２９】本発明のさらに他の局面によれば、電界効
果型半導体装置が、ＳｉＣ基板と、該ＳｉＣ基板の上に
形成されているＩｎxＧａ1-xＡｓ活性層（０≦ｘ≦１）
と、該活性層の上に形成されている、ＳｉＣショットキ
ー層を少なくとも含む積層構造と、を備えており、その
ことによって上記目的が達成される。
果型半導体装置が、ＳｉＣ基板と、該ＳｉＣ基板の上に
形成されているＩｎxＧａ1-xＡｓ活性層（０≦ｘ≦１）
と、該活性層の上に形成されている、ＳｉＣショットキ
ー層を少なくとも含む積層構造と、を備えており、その
ことによって上記目的が達成される。
【００３０】ある実施形態では、本発明の電界効果型半
導体装置は、前記ショットキー層の上に形成されている
エッチングストッパ層をさらに備えている。
導体装置は、前記ショットキー層の上に形成されている
エッチングストッパ層をさらに備えている。
【００３１】本発明のさらに他の局面によれば、電界効
果型半導体装置が、サファイア基板と、該サファイア基
板の上に形成されているＩｎxＧａ1-xＡｓ活性層（０≦
ｘ≦１）或いはＩｎxＧａ1-xＮ活性層（０≦ｘ≦１）
と、該活性層の上に形成されている、ＡｌxＧａyＩｎ
1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１）ショットキー層を
少なくとも含む積層構造と、を備えており、そのことに
よって上記目的が達成される。
果型半導体装置が、サファイア基板と、該サファイア基
板の上に形成されているＩｎxＧａ1-xＡｓ活性層（０≦
ｘ≦１）或いはＩｎxＧａ1-xＮ活性層（０≦ｘ≦１）
と、該活性層の上に形成されている、ＡｌxＧａyＩｎ
1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１）ショットキー層を
少なくとも含む積層構造と、を備えており、そのことに
よって上記目的が達成される。
【００３２】ある実施形態では、本発明の電界効果型半
導体装置は、前記ショットキー層の上に形成されている
エッチングストッパ層をさらに備えている。
導体装置は、前記ショットキー層の上に形成されている
エッチングストッパ層をさらに備えている。
【００３３】
【発明の実施の形態】本発明によれば、ＳｉＣやＡｌＧ
ａＩｎＮ等のワイドギャップ半導体とＩｎＧａＡｓやＩ
ｎＰ等の化合物半導体とを用いて、主に次のような３つ
の方法により、電界効果型半導体装置、具体的には各種
ＦＥＴの高耐圧化及び高電流密度化を図るものである。
ａＩｎＮ等のワイドギャップ半導体とＩｎＧａＡｓやＩ
ｎＰ等の化合物半導体とを用いて、主に次のような３つ
の方法により、電界効果型半導体装置、具体的には各種
ＦＥＴの高耐圧化及び高電流密度化を図るものである。
【００３４】第１の方法に従って構成される本発明の半
導体装置、具体的にはＭＥＳＦＥＴの模式的な構造図
を、図１に示す。
導体装置、具体的にはＭＥＳＦＥＴの模式的な構造図
を、図１に示す。
【００３５】図１のＭＥＳＦＥＴでは、半導体基板１１
の上にバッファ層１２及びｎ型ＩｎＧａＡｓチャネル層
（活性層）１３を形成し、さらにｎ型ＩｎＧａＡｓチャ
ネル層１３の上には、ＳｉＣ或いはＡｌＧａＩｎＮなど
のワイドギャップ半導体からなる層１４を形成する。層
１４は、ショットキー層として機能する。なお、以下で
は、層１４のようなワイドギャップ半導体の層を、単に
「ワイドギャップ層」或いは「ワイドギャップ半導体
層」とも称する。
の上にバッファ層１２及びｎ型ＩｎＧａＡｓチャネル層
（活性層）１３を形成し、さらにｎ型ＩｎＧａＡｓチャ
ネル層１３の上には、ＳｉＣ或いはＡｌＧａＩｎＮなど
のワイドギャップ半導体からなる層１４を形成する。層
１４は、ショットキー層として機能する。なお、以下で
は、層１４のようなワイドギャップ半導体の層を、単に
「ワイドギャップ層」或いは「ワイドギャップ半導体
層」とも称する。
【００３６】さらに、ＦＥＴの電極形成処理を行って、
ワイドギャップ半導体層１４の上にソース電極１５、ド
レイン電極１６及びゲート電極１７を形成する。各電極
は、例えばＡｕ層によって形成される。ゲート電極１７
は、ワイドギャップ半導体層１４とショットキー接合し
ている。
ワイドギャップ半導体層１４の上にソース電極１５、ド
レイン電極１６及びゲート電極１７を形成する。各電極
は、例えばＡｕ層によって形成される。ゲート電極１７
は、ワイドギャップ半導体層１４とショットキー接合し
ている。
【００３７】上記の構成において、ワイドギャップ半導
体は絶縁破壊電圧が高いという特徴があるために、最も
電界が集中するゲート−ドレイン間のゲート電極１７の
近傍付近に高電界がかかっても、ゲート−ドレイン間で
高耐圧を維持できる。すなわち、図１の構成とすること
によって、III−Ｖ族化合物半導体の有する優れた高周
波特性を維持したままで、高耐圧なＦＥＴを実現でき
る。
体は絶縁破壊電圧が高いという特徴があるために、最も
電界が集中するゲート−ドレイン間のゲート電極１７の
近傍付近に高電界がかかっても、ゲート−ドレイン間で
高耐圧を維持できる。すなわち、図１の構成とすること
によって、III−Ｖ族化合物半導体の有する優れた高周
波特性を維持したままで、高耐圧なＦＥＴを実現でき
る。
【００３８】次に、第２の方法に従って構成される本発
明の半導体装置、具体的にはＨＥＭＴの模式的な構造図
を、図２に示す。
明の半導体装置、具体的にはＨＥＭＴの模式的な構造図
を、図２に示す。
【００３９】図２のＨＥＭＴでは、半導体基板２１の上
にＧａＡｓバッファ層２２、及びキャリア供給層として
機能するＳｉＣ或いはＡｌＧａＩｎＮからなるｎ型ワイ
ドギャップ半導体層２３、ノンドープＩｎＧａＡｓチャ
ネル層（活性層）２４、キャリア供給層として機能する
ＳｉＣ或いはＡｌＧａＩｎＮからなるｎ型ワイドギャッ
プ半導体層２５が形成されている。さらに、電極形成処
理を行って、ワイドギャップキャリア供給層２５の上
に、ソース電極２６、ドレイン電極２７及びゲート電極
２８を形成する。各電極は、例えばＡｕ層によって形成
される。
にＧａＡｓバッファ層２２、及びキャリア供給層として
機能するＳｉＣ或いはＡｌＧａＩｎＮからなるｎ型ワイ
ドギャップ半導体層２３、ノンドープＩｎＧａＡｓチャ
ネル層（活性層）２４、キャリア供給層として機能する
ＳｉＣ或いはＡｌＧａＩｎＮからなるｎ型ワイドギャッ
プ半導体層２５が形成されている。さらに、電極形成処
理を行って、ワイドギャップキャリア供給層２５の上
に、ソース電極２６、ドレイン電極２７及びゲート電極
２８を形成する。各電極は、例えばＡｕ層によって形成
される。
【００４０】図２の構造におけるバンド構造図を、図３
に示す。
に示す。
【００４１】チャネル層２４を形成するＩｎＧａＡｓと
それを挟み込むように位置する層２３及び２５を構成す
るワイドギャップ半導体との伝導帯のバンドエネルギー
の不連続△Ｅｃは、通常のＩｎＧａＡｓ／ＡｌＧａＡｓ
系半導体における伝導帯のバンドエネルギーの不連続
（△Ｅｃ＝約０．３ｅＶ）より大きな値となり、典型的
には約０．５ｅＶである。その結果、ワイドギャップ半
導体を用いて形成される図２の構成を有するＨＥＭＴで
は、ＩｎＧａＡｓチャネル層２４の井戸の中に、より多
くの量子準位が形成され、これによって、ＡｌＧａＡｓ
／ＧａＡｓ系ＨＥＭＴやＡｌＧａＡｓ／ＩｎＧａＡｓ系
ＰＨＥＭＴ（pseudomorphic HEMT）に比べて、より多く
の電子がＩｎＧａＡｓチャネル層２４の中に閉じこめら
れる。従って、良好なピンチオフ特性及び高い相互コン
ダクタンス（ｇm）を有する、高電流密度のＦＥＴが実
現される。
それを挟み込むように位置する層２３及び２５を構成す
るワイドギャップ半導体との伝導帯のバンドエネルギー
の不連続△Ｅｃは、通常のＩｎＧａＡｓ／ＡｌＧａＡｓ
系半導体における伝導帯のバンドエネルギーの不連続
（△Ｅｃ＝約０．３ｅＶ）より大きな値となり、典型的
には約０．５ｅＶである。その結果、ワイドギャップ半
導体を用いて形成される図２の構成を有するＨＥＭＴで
は、ＩｎＧａＡｓチャネル層２４の井戸の中に、より多
くの量子準位が形成され、これによって、ＡｌＧａＡｓ
／ＧａＡｓ系ＨＥＭＴやＡｌＧａＡｓ／ＩｎＧａＡｓ系
ＰＨＥＭＴ（pseudomorphic HEMT）に比べて、より多く
の電子がＩｎＧａＡｓチャネル層２４の中に閉じこめら
れる。従って、良好なピンチオフ特性及び高い相互コン
ダクタンス（ｇm）を有する、高電流密度のＦＥＴが実
現される。
【００４２】次に、第３の方法に従って構成される本発
明の半導体装置、具体的にはＦＥＴの模式的な構造図
を、図４（ａ）に示す。
明の半導体装置、具体的にはＦＥＴの模式的な構造図
を、図４（ａ）に示す。
【００４３】図４（ａ）のＦＥＴでは、半導体基板４１
の上に、ＳｉＣ或いはＡｌＧａＩｎＮなどのワイドギャ
ップ半導体から形成されたワイドギャップバッファ層４
２、及びｎ型ＧａＡｓチャネル層（活性層）４３が形成
されている。さらに、電極形成処理を行って、チャネル
層４３の上に、ソース電極４４、ドレイン電極４５、及
びゲート電極４６を形成する。各電極は、例えばＡｕ／
Ｇｅ混晶層によって形成される。
の上に、ＳｉＣ或いはＡｌＧａＩｎＮなどのワイドギャ
ップ半導体から形成されたワイドギャップバッファ層４
２、及びｎ型ＧａＡｓチャネル層（活性層）４３が形成
されている。さらに、電極形成処理を行って、チャネル
層４３の上に、ソース電極４４、ドレイン電極４５、及
びゲート電極４６を形成する。各電極は、例えばＡｕ／
Ｇｅ混晶層によって形成される。
【００４４】図４（ａ）の構造におけるバンド構造図
を、図４（ｂ）に示す。
を、図４（ｂ）に示す。
【００４５】図示されるように、チャネル層４３とワイ
ドギャップバッファ層４２との界面に、伝導帯のバンド
エネルギーの不連続△Ｅｃが生じる。これによって、ピ
ンチオフ付近でドレイン電流がバッファ層４２の側に流
れ込むことが無くなり、良好なピンチオフ特性を示すＦ
ＥＴが実現される。
ドギャップバッファ層４２との界面に、伝導帯のバンド
エネルギーの不連続△Ｅｃが生じる。これによって、ピ
ンチオフ付近でドレイン電流がバッファ層４２の側に流
れ込むことが無くなり、良好なピンチオフ特性を示すＦ
ＥＴが実現される。
【００４６】以下には、本発明の電界効果型半導体装置
の様々な実施形態を、図面を参照して説明する。
の様々な実施形態を、図面を参照して説明する。
【００４７】（第１の実態形態）本発明の第１の実施形
態の構成を、図５（ａ）の模式的な断面図を参照して説
明する。
態の構成を、図５（ａ）の模式的な断面図を参照して説
明する。
【００４８】図５（ａ）の構成において、半絶縁性Ｇａ
Ａｓ基板５１の上に、ノンドープＧａＡｓバッファ層５
２、ｎ型ＧａＡｓチャネル層（活性層）５３、ショット
キー層として機能するノンドープＳｉＣワイドギャップ
層５４、及びｎ型ＳｉＣワイドギャップオーミックコン
タクト層５５が、順に形成されている。半絶縁性ＧａＡ
ｓ基板５１の上の各層５２〜５５は、例えばＭＢＥ法或
いはＣＶＤ法などのエピタキシャル成長により、積層す
る。
Ａｓ基板５１の上に、ノンドープＧａＡｓバッファ層５
２、ｎ型ＧａＡｓチャネル層（活性層）５３、ショット
キー層として機能するノンドープＳｉＣワイドギャップ
層５４、及びｎ型ＳｉＣワイドギャップオーミックコン
タクト層５５が、順に形成されている。半絶縁性ＧａＡ
ｓ基板５１の上の各層５２〜５５は、例えばＭＢＥ法或
いはＣＶＤ法などのエピタキシャル成長により、積層す
る。
【００４９】次に、一般的なＦＥＴ作製プロセスによっ
て、電極を形成する。具体的には、Ｎｉを用いて、オー
ミック電極となるソース電極５６及びドレイン電極５７
を、ｎ型ＳｉＣオーミックコンタクト層５５の上に適切
なパターンで形成する。さらに、リセスエッチングによ
りゲート形成領域のオーミックコンタクト層５５を除去
した後に、Ａｕにより、ＳｉＣワイドギャップ層５４に
ショットキー接合するゲート電極５８を適切なパターン
に形成する。
て、電極を形成する。具体的には、Ｎｉを用いて、オー
ミック電極となるソース電極５６及びドレイン電極５７
を、ｎ型ＳｉＣオーミックコンタクト層５５の上に適切
なパターンで形成する。さらに、リセスエッチングによ
りゲート形成領域のオーミックコンタクト層５５を除去
した後に、Ａｕにより、ＳｉＣワイドギャップ層５４に
ショットキー接合するゲート電極５８を適切なパターン
に形成する。
【００５０】上記の構成において、ワイドギャップ半導
体は、結晶内でキャリアの増倍効果が発生する電界強度
が高く、絶縁破壊電圧が高いという特徴があるために、
最も電界が集中するゲート−ドレイン間のゲート電極５
８の近傍付近に高電界がかかっても、ゲート−ドレイン
間で高耐圧を維持できる。すなわち、図５（ａ）の構成
とすることによって、III−Ｖ化合物半導体の有する優
れた高周波特性を維持したままで、高耐圧なＦＥＴを実
現できる。
体は、結晶内でキャリアの増倍効果が発生する電界強度
が高く、絶縁破壊電圧が高いという特徴があるために、
最も電界が集中するゲート−ドレイン間のゲート電極５
８の近傍付近に高電界がかかっても、ゲート−ドレイン
間で高耐圧を維持できる。すなわち、図５（ａ）の構成
とすることによって、III−Ｖ化合物半導体の有する優
れた高周波特性を維持したままで、高耐圧なＦＥＴを実
現できる。
【００５１】図６に、通常のＧａＡｓＭＥＳＦＥＴにお
けるＶｇｄ−Ｉｇｄ特性（ゲート−ドレイン間の電圧電
流特性）６１及びＳｉＣをショットキー層に用いた本発
明のＦＥＴにおけるＶｇｄ−Ｉｇｄ特性６２を示す。図
６の縦軸のゲート電流Ｉｇｄ（ｍＡ）は、「単位ゲート
幅（１ｍｍ）当たりのゲート電流値」と「ゲート幅Ｗｇ
（ｍｍ）」との倍数を示している。例えば、「０．１Ｗ
ｇ」という表記は、ゲート幅Ｗｇ＝１．０ｍｍの場合に
はゲート電流Ｉｇｄ＝０．１ｍＡを示し、ゲート幅Ｗｇ
＝１０ｍｍの場合にはゲート電流Ｉｇｄ＝１ｍＡを示
す。
けるＶｇｄ−Ｉｇｄ特性（ゲート−ドレイン間の電圧電
流特性）６１及びＳｉＣをショットキー層に用いた本発
明のＦＥＴにおけるＶｇｄ−Ｉｇｄ特性６２を示す。図
６の縦軸のゲート電流Ｉｇｄ（ｍＡ）は、「単位ゲート
幅（１ｍｍ）当たりのゲート電流値」と「ゲート幅Ｗｇ
（ｍｍ）」との倍数を示している。例えば、「０．１Ｗ
ｇ」という表記は、ゲート幅Ｗｇ＝１．０ｍｍの場合に
はゲート電流Ｉｇｄ＝０．１ｍＡを示し、ゲート幅Ｗｇ
＝１０ｍｍの場合にはゲート電流Ｉｇｄ＝１ｍＡを示
す。
【００５２】通常のＧａＡｓ系ＦＥＴでは、線６１が示
すように、約２０Ｖ程度で絶縁破壊を起こすが、本実施
形態のようにＳｉＣ層をショットキー層に用いた構成で
は、線６２が示すように約１００Ｖ程度の耐圧が得られ
る。
すように、約２０Ｖ程度で絶縁破壊を起こすが、本実施
形態のようにＳｉＣ層をショットキー層に用いた構成で
は、線６２が示すように約１００Ｖ程度の耐圧が得られ
る。
【００５３】以上のように、本実施形態のＦＥＴの構成
にすることによって、ＧａＡｓ系ＦＥＴの持つ優れた高
周波特性を維持したままで、ゲート−ドレイン耐圧が約
１００Ｖ以上である高耐圧ＦＥＴを実現できる。
にすることによって、ＧａＡｓ系ＦＥＴの持つ優れた高
周波特性を維持したままで、ゲート−ドレイン耐圧が約
１００Ｖ以上である高耐圧ＦＥＴを実現できる。
【００５４】なお、以上の説明では、チャネル層５３と
してドープしたｎ型ＧａＡｓ層を用いているが、ｎ型Ｉ
ｎＧａＡｓ層を用いてもよい。つまり、チャネル層５３
は、その組成がＩｎxＧａ1-xＡｓ（０≦ｘ≦１）として
表される層であればよい。
してドープしたｎ型ＧａＡｓ層を用いているが、ｎ型Ｉ
ｎＧａＡｓ層を用いてもよい。つまり、チャネル層５３
は、その組成がＩｎxＧａ1-xＡｓ（０≦ｘ≦１）として
表される層であればよい。
【００５５】（第２の実態形態）本発明の第２の実施形
態の構成を、図５（ｂ）の模式的な断面図を参照して説
明する。図５（ｂ）の構成では、第１の実施形態として
先に説明した構成に、さらにエッチングストッパ層５９
を設けられている。
態の構成を、図５（ｂ）の模式的な断面図を参照して説
明する。図５（ｂ）の構成では、第１の実施形態として
先に説明した構成に、さらにエッチングストッパ層５９
を設けられている。
【００５６】具体的には、半絶縁性ＧａＡｓ基板５１の
上に、ノンドープＧａＡｓバッファ層５２、ｎ型ＧａＡ
ｓチャネル層（活性層）５３、ショットキー層として機
能するノンドープＳｉＣワイドギャップ層５４、ｎ型Ｇ
ａＡｓエッチングストッパ層５９、及びｎ型ＳｉＣワイ
ドギャップオーミックコンタクト層５５が、順に形成さ
れている。半絶縁性ＧａＡｓ基板５１の上の各層５２〜
５５及び５９は、例えばＭＢＥ法或いはＣＶＤ法などの
エピタキシャル成長により、積層する。
上に、ノンドープＧａＡｓバッファ層５２、ｎ型ＧａＡ
ｓチャネル層（活性層）５３、ショットキー層として機
能するノンドープＳｉＣワイドギャップ層５４、ｎ型Ｇ
ａＡｓエッチングストッパ層５９、及びｎ型ＳｉＣワイ
ドギャップオーミックコンタクト層５５が、順に形成さ
れている。半絶縁性ＧａＡｓ基板５１の上の各層５２〜
５５及び５９は、例えばＭＢＥ法或いはＣＶＤ法などの
エピタキシャル成長により、積層する。
【００５７】次に、一般的なＦＥＴ作製プロセスによっ
て、電極を形成する。具体的には、Ｎｉを用いて、オー
ミック電極となるソース電極５６及びドレイン電極５７
を、ｎ型ＳｉＣオーミックコンタクト層５５の上に適切
なパターンで形成する。さらに、ＳＦ6／Ｏ2の混合ガス
を用いたＲＩＥ法によるドライエッチングにより、ゲー
ト形成領域のｎ型ＳｉＣオーミックコンタクト層５５を
選択的に除去する。このＳＦ6／Ｏ2の混合ガスを用いた
ＲＩＥ法では、ＳｉＣ層５５はエッチングされるが、Ｇ
ａＡｓ層５９は殆どエッチングされず、エッチングスト
ッパ層として機能する。
て、電極を形成する。具体的には、Ｎｉを用いて、オー
ミック電極となるソース電極５６及びドレイン電極５７
を、ｎ型ＳｉＣオーミックコンタクト層５５の上に適切
なパターンで形成する。さらに、ＳＦ6／Ｏ2の混合ガス
を用いたＲＩＥ法によるドライエッチングにより、ゲー
ト形成領域のｎ型ＳｉＣオーミックコンタクト層５５を
選択的に除去する。このＳＦ6／Ｏ2の混合ガスを用いた
ＲＩＥ法では、ＳｉＣ層５５はエッチングされるが、Ｇ
ａＡｓ層５９は殆どエッチングされず、エッチングスト
ッパ層として機能する。
【００５８】次に、燐酸系エッチャントを用いるウェッ
トエッチングにより、ＧａＡｓエッチングストッパ層５
９を除去する。その後に、Ａｕにより、ＳｉＣワイドギ
ャップ層５４にショットキー接合するゲート電極５８を
適切なパターンに形成する。
トエッチングにより、ＧａＡｓエッチングストッパ層５
９を除去する。その後に、Ａｕにより、ＳｉＣワイドギ
ャップ層５４にショットキー接合するゲート電極５８を
適切なパターンに形成する。
【００５９】燐酸系エッチャントを用いたウェットエッ
チングでは、上述のＳＦ6／Ｏ2の混合ガスを用いたＲＩ
Ｅ法によるドライエッチングとは逆に、ＧａＡｓ層５９
はエッチングされるが、ＳｉＣ層５４及び５５は殆どエ
ッチングされない。また、ＲＩＥ法によるドライエッチ
ングによりＧａＡｓエッチングストッパ層５９の表面に
ダメージが入るが、ウェットエッチングにより、ダメー
ジが入ったＧａＡｓエッチングストッパ層５９を除去で
きる。さらに、エッチングストッパ層５９により、ドラ
イエッチング時のＳｉＣ層５４へのダメージを回避でき
る。従って、ダメージの無いＳｉＣワイドギャップ層５
４の上に、ゲート電極５８を形成できる。
チングでは、上述のＳＦ6／Ｏ2の混合ガスを用いたＲＩ
Ｅ法によるドライエッチングとは逆に、ＧａＡｓ層５９
はエッチングされるが、ＳｉＣ層５４及び５５は殆どエ
ッチングされない。また、ＲＩＥ法によるドライエッチ
ングによりＧａＡｓエッチングストッパ層５９の表面に
ダメージが入るが、ウェットエッチングにより、ダメー
ジが入ったＧａＡｓエッチングストッパ層５９を除去で
きる。さらに、エッチングストッパ層５９により、ドラ
イエッチング時のＳｉＣ層５４へのダメージを回避でき
る。従って、ダメージの無いＳｉＣワイドギャップ層５
４の上に、ゲート電極５８を形成できる。
【００６０】上記の構成において、ワイドギャップ半導
体は、結晶内でキャリアの増倍効果が発生する電界強度
が高く、絶縁破壊電圧が高いという特徴があるために、
最も電界が集中するゲート−ドレイン間のゲート電極５
８の近傍付近に高電界がかかっても、ゲート−ドレイン
間で高耐圧を維持できる。その結果、高耐圧であり、且
つウェハ内における面内均一性に優れた、良好なＦＥＴ
特性を示す電界効果型半導体装置を実現できる。
体は、結晶内でキャリアの増倍効果が発生する電界強度
が高く、絶縁破壊電圧が高いという特徴があるために、
最も電界が集中するゲート−ドレイン間のゲート電極５
８の近傍付近に高電界がかかっても、ゲート−ドレイン
間で高耐圧を維持できる。その結果、高耐圧であり、且
つウェハ内における面内均一性に優れた、良好なＦＥＴ
特性を示す電界効果型半導体装置を実現できる。
【００６１】なお、以上の説明では、チャネル層５３と
してドープしたｎ型ＧａＡｓ層を用いているが、ｎ型Ｉ
ｎＧａＡｓ層を用いてもよい。つまり、チャネル層５３
は、その組成がＩｎxＧａ1-xＡｓ（０≦ｘ≦１）として
表される層であればよい。
してドープしたｎ型ＧａＡｓ層を用いているが、ｎ型Ｉ
ｎＧａＡｓ層を用いてもよい。つまり、チャネル層５３
は、その組成がＩｎxＧａ1-xＡｓ（０≦ｘ≦１）として
表される層であればよい。
【００６２】（第３の実態形態）本発明の第３の実施形
態の構成を、図７（ａ）の模式的な断面図を参照して説
明する。
態の構成を、図７（ａ）の模式的な断面図を参照して説
明する。
【００６３】図７（ａ）の構成において、半絶縁性Ｇａ
Ａｓ基板７１の上に、ノンドープＧａＡｓバッファ層７
２、ノンドープＳｉＣワイドギャップバッファ層７３、
ｎ型ＳｉＣワイドギャップキャリア供給層７４、ノンド
ープＳｉＣワイドギャップスペーサ層７５、ノンドープ
ＩｎＧａＡｓチャネル層（活性層）７６、ノンドープＳ
ｉＣワイドギャップスペーサ層７７、ｎ型ＳｉＣワイド
ギャップショットキー層７８、及びｎ型ＳｉＣワイドギ
ャップオーミックコンタクト層７９が、順に形成されて
いる。半絶縁性ＧａＡｓ基板７１の上の各層７２〜７９
は、例えばＭＢＥ法或いはＣＶＤ法などのエピタキシャ
ル成長により、積層する。
Ａｓ基板７１の上に、ノンドープＧａＡｓバッファ層７
２、ノンドープＳｉＣワイドギャップバッファ層７３、
ｎ型ＳｉＣワイドギャップキャリア供給層７４、ノンド
ープＳｉＣワイドギャップスペーサ層７５、ノンドープ
ＩｎＧａＡｓチャネル層（活性層）７６、ノンドープＳ
ｉＣワイドギャップスペーサ層７７、ｎ型ＳｉＣワイド
ギャップショットキー層７８、及びｎ型ＳｉＣワイドギ
ャップオーミックコンタクト層７９が、順に形成されて
いる。半絶縁性ＧａＡｓ基板７１の上の各層７２〜７９
は、例えばＭＢＥ法或いはＣＶＤ法などのエピタキシャ
ル成長により、積層する。
【００６４】次に、一般的なＦＥＴ作製プロセスによっ
て、電極を形成する。具体的には、Ｎｉを用いて、オー
ミック電極となるソース電極７１０及びドレイン電極７
１１を、ｎ型ＳｉＣオーミックコンタクト層７９の上に
適切なパターンで形成する。さらに、リセスエッチング
によりゲート形成領域のオーミックコンタクト層７９を
除去した後に、Ａｕにより、ＳｉＣショットキー層７８
にショットキー接合するゲート電極７１２を適切なパタ
ーンに形成する。
て、電極を形成する。具体的には、Ｎｉを用いて、オー
ミック電極となるソース電極７１０及びドレイン電極７
１１を、ｎ型ＳｉＣオーミックコンタクト層７９の上に
適切なパターンで形成する。さらに、リセスエッチング
によりゲート形成領域のオーミックコンタクト層７９を
除去した後に、Ａｕにより、ＳｉＣショットキー層７８
にショットキー接合するゲート電極７１２を適切なパタ
ーンに形成する。
【００６５】上記の構成において、ＳｉＣスペーサ層７
５及び７７とＩｎＧａＡｓチャネル層７６との間の伝導
帯のバンドエネルギーの不連続△Ｅｃは、通常のＩｎＧ
ａＡｓ／ＡｌＧａＡｓ系半導体における伝導帯のバンド
エネルギーの不連続（△Ｅｃ＝約０．３ｅＶ）より大き
な値となり、典型的には約０．５ｅＶである。その結
果、ワイドギャップ半導体を用いて形成される図７
（ａ）の構成を有するＨＥＭＴでは、ＩｎＧａＡｓチャ
ネル層７６の井戸の中に、より多くの量子準位が形成さ
れ、これによって、ＡｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴ
やＡｌＧａＡｓ／ＩｎＧａＡｓ系ＰＨＥＭＴに比べて、
より多くの電子がＩｎＧａＡｓチャネル層７６の中に閉
じこめられる。従って、良好なピンチオフ特性及び高い
相互コンダクタンス（ｇm）を有する、高電流密度のＦ
ＥＴが実現される。その結果、図７（ａ）の構成とする
ことによって、ＩｎＧａＡｓの有する優れた高周波特性
を維持したままで、高電流密度且つ高い相互コンダクタ
ンス（ｇm）を有するＦＥＴを実現できる。
５及び７７とＩｎＧａＡｓチャネル層７６との間の伝導
帯のバンドエネルギーの不連続△Ｅｃは、通常のＩｎＧ
ａＡｓ／ＡｌＧａＡｓ系半導体における伝導帯のバンド
エネルギーの不連続（△Ｅｃ＝約０．３ｅＶ）より大き
な値となり、典型的には約０．５ｅＶである。その結
果、ワイドギャップ半導体を用いて形成される図７
（ａ）の構成を有するＨＥＭＴでは、ＩｎＧａＡｓチャ
ネル層７６の井戸の中に、より多くの量子準位が形成さ
れ、これによって、ＡｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴ
やＡｌＧａＡｓ／ＩｎＧａＡｓ系ＰＨＥＭＴに比べて、
より多くの電子がＩｎＧａＡｓチャネル層７６の中に閉
じこめられる。従って、良好なピンチオフ特性及び高い
相互コンダクタンス（ｇm）を有する、高電流密度のＦ
ＥＴが実現される。その結果、図７（ａ）の構成とする
ことによって、ＩｎＧａＡｓの有する優れた高周波特性
を維持したままで、高電流密度且つ高い相互コンダクタ
ンス（ｇm）を有するＦＥＴを実現できる。
【００６６】なお、以上の説明では、チャネル層７６と
してノンドープＩｎＧａＡｓ層を用いているが、ノンド
ープＧａＡｓ層を用いてもよい。つまり、チャネル層７
６は、その組成がＩｎxＧａ1-xＡｓ（０≦ｘ≦１）とし
て表される層であればよい。
してノンドープＩｎＧａＡｓ層を用いているが、ノンド
ープＧａＡｓ層を用いてもよい。つまり、チャネル層７
６は、その組成がＩｎxＧａ1-xＡｓ（０≦ｘ≦１）とし
て表される層であればよい。
【００６７】（第４の実態形態）本発明の第４の実施形
態の構成を、図７（ｂ）の模式的な断面図を参照して説
明する。図７（ｂ）の構成では、第３の実施形態として
先に説明した構成に、さらにエッチングストッパ層７１
３を設けられている。
態の構成を、図７（ｂ）の模式的な断面図を参照して説
明する。図７（ｂ）の構成では、第３の実施形態として
先に説明した構成に、さらにエッチングストッパ層７１
３を設けられている。
【００６８】具体的には、半絶縁性ＧａＡｓ基板７１の
上に、ノンドープＧａＡｓバッファ層７２、ノンドープ
ＳｉＣワイドギャップバッファ層７３、ｎ型ＳｉＣワイ
ドギャップキャリア供給層７４、ノンドープＳｉＣワイ
ドギャップスペーサ層７５、ノンドープＩｎＧａＡｓチ
ャネル層（活性層）７６、ノンドープＳｉＣワイドギャ
ップスペーサ層７７、ｎ型ＳｉＣワイドギャップショッ
トキー層７８、ｎ型ＧａＡｓエッチングストッパ層７１
３、及びｎ型ＳｉＣワイドギャップオーミックコンタク
ト層７９が、順に形成されている。半絶縁性ＧａＡｓ基
板７１の上の各層７２〜７９及び７１３は、例えばＭＢ
Ｅ法或いはＣＶＤ法などのエピタキシャル成長により、
積層する。
上に、ノンドープＧａＡｓバッファ層７２、ノンドープ
ＳｉＣワイドギャップバッファ層７３、ｎ型ＳｉＣワイ
ドギャップキャリア供給層７４、ノンドープＳｉＣワイ
ドギャップスペーサ層７５、ノンドープＩｎＧａＡｓチ
ャネル層（活性層）７６、ノンドープＳｉＣワイドギャ
ップスペーサ層７７、ｎ型ＳｉＣワイドギャップショッ
トキー層７８、ｎ型ＧａＡｓエッチングストッパ層７１
３、及びｎ型ＳｉＣワイドギャップオーミックコンタク
ト層７９が、順に形成されている。半絶縁性ＧａＡｓ基
板７１の上の各層７２〜７９及び７１３は、例えばＭＢ
Ｅ法或いはＣＶＤ法などのエピタキシャル成長により、
積層する。
【００６９】次に、一般的なＦＥＴ作製プロセスによっ
て、電極を形成する。具体的には、Ｎｉを用いて、オー
ミック電極となるソース電極７１０及びドレイン電極７
１１を、ｎ型ＳｉＣオーミックコンタクト層７９の上に
適切なパターンで形成する。さらに、ＳＦ6／Ｏ2の混合
ガスを用いたＲＩＥ法によるドライエッチングにより、
ゲート形成領域のｎ型ＳｉＣオーミックコンタクト層７
９を選択的に除去する。このＳＦ6／Ｏ2の混合ガスを用
いたＲＩＥ法では、ＳｉＣ層７９はエッチングされる
が、ＧａＡｓ層７１３は殆どエッチングされず、エッチ
ングストッパ層として機能する。
て、電極を形成する。具体的には、Ｎｉを用いて、オー
ミック電極となるソース電極７１０及びドレイン電極７
１１を、ｎ型ＳｉＣオーミックコンタクト層７９の上に
適切なパターンで形成する。さらに、ＳＦ6／Ｏ2の混合
ガスを用いたＲＩＥ法によるドライエッチングにより、
ゲート形成領域のｎ型ＳｉＣオーミックコンタクト層７
９を選択的に除去する。このＳＦ6／Ｏ2の混合ガスを用
いたＲＩＥ法では、ＳｉＣ層７９はエッチングされる
が、ＧａＡｓ層７１３は殆どエッチングされず、エッチ
ングストッパ層として機能する。
【００７０】次に、燐酸系エッチャントを用いるウェッ
トエッチングにより、ＧａＡｓエッチングストッパ層７
１３を除去する。その後に、Ａｕにより、ｎ型ＳｉＣシ
ョットキー層７８にショットキー接合するゲート電極７
１２を適切なパターンに形成する。
トエッチングにより、ＧａＡｓエッチングストッパ層７
１３を除去する。その後に、Ａｕにより、ｎ型ＳｉＣシ
ョットキー層７８にショットキー接合するゲート電極７
１２を適切なパターンに形成する。
【００７１】燐酸系エッチャントを用いたウェットエッ
チングでは、上述のＳＦ6／Ｏ2の混合ガスを用いたＲＩ
Ｅ法によるドライエッチングとは逆に、ＧａＡｓ層７１
３はエッチングされるが、ＳｉＣ層７８及び７９は殆ど
エッチングされない。また、ＲＩＥ法によるドライエッ
チングによりＧａＡｓエッチングストッパ層７１３の表
面にダメージが入るが、ウェットエッチングにより、ダ
メージが入ったＧａＡｓエッチングストッパ層７１３を
除去できる。さらに、エッチングストッパ層７１３によ
り、ドライエッチング時のＳｉＣショットキー層７８へ
のダメージを回避できる。従って、ダメージの無いＳｉ
Ｃショットキー層７８の上に、ゲート電極７１２を形成
できる。これによって、しきい値などの電気特性のばら
つきが、抑制される。
チングでは、上述のＳＦ6／Ｏ2の混合ガスを用いたＲＩ
Ｅ法によるドライエッチングとは逆に、ＧａＡｓ層７１
３はエッチングされるが、ＳｉＣ層７８及び７９は殆ど
エッチングされない。また、ＲＩＥ法によるドライエッ
チングによりＧａＡｓエッチングストッパ層７１３の表
面にダメージが入るが、ウェットエッチングにより、ダ
メージが入ったＧａＡｓエッチングストッパ層７１３を
除去できる。さらに、エッチングストッパ層７１３によ
り、ドライエッチング時のＳｉＣショットキー層７８へ
のダメージを回避できる。従って、ダメージの無いＳｉ
Ｃショットキー層７８の上に、ゲート電極７１２を形成
できる。これによって、しきい値などの電気特性のばら
つきが、抑制される。
【００７２】上記の構成において、ＳｉＣスペーサ層７
５及び７７とＩｎＧａＡｓチャネル層７６との間の伝導
帯のバンドエネルギーの不連続△Ｅｃは、通常のＩｎＧ
ａＡｓ／ＡｌＧａＡｓ系半導体における伝導帯のバンド
エネルギーの不連続（△Ｅｃ＝約０．３ｅＶ）より大き
な値となり、典型的には約０．５ｅＶである。その結
果、ワイドギャップ半導体を用いて形成される図７
（ｂ）の構成を有するＨＥＭＴでは、ＩｎＧａＡｓチャ
ネル層７６の井戸の中に、より多くの量子準位が形成さ
れ、これによって、ＡｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴ
やＡｌＧａＡｓ／ＩｎＧａＡｓ系ＰＨＥＭＴに比べて、
より多くの電子がＩｎＧａＡｓチャネル層７６の中に閉
じこめられる。従って、良好なピンチオフ特性及び高い
相互コンダクタンス（ｇm）を有する、高電流密度のＦ
ＥＴが実現される。その結果、図７（ｂ）の構成とする
ことによって、ＩｎＧａＡｓの有する優れた高周波特性
を維持したままで、高電流密度且つ高い相互コンダクタ
ンス（ｇm）を有するＦＥＴを実現できる。
５及び７７とＩｎＧａＡｓチャネル層７６との間の伝導
帯のバンドエネルギーの不連続△Ｅｃは、通常のＩｎＧ
ａＡｓ／ＡｌＧａＡｓ系半導体における伝導帯のバンド
エネルギーの不連続（△Ｅｃ＝約０．３ｅＶ）より大き
な値となり、典型的には約０．５ｅＶである。その結
果、ワイドギャップ半導体を用いて形成される図７
（ｂ）の構成を有するＨＥＭＴでは、ＩｎＧａＡｓチャ
ネル層７６の井戸の中に、より多くの量子準位が形成さ
れ、これによって、ＡｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴ
やＡｌＧａＡｓ／ＩｎＧａＡｓ系ＰＨＥＭＴに比べて、
より多くの電子がＩｎＧａＡｓチャネル層７６の中に閉
じこめられる。従って、良好なピンチオフ特性及び高い
相互コンダクタンス（ｇm）を有する、高電流密度のＦ
ＥＴが実現される。その結果、図７（ｂ）の構成とする
ことによって、ＩｎＧａＡｓの有する優れた高周波特性
を維持したままで、高電流密度且つ高い相互コンダクタ
ンス（ｇm）を有するＦＥＴを実現できる。
【００７３】なお、以上の説明では、チャネル層７６と
してノンドープＩｎＧａＡｓ層を用いているが、ノンド
ープＧａＡｓ層を用いてもよい。つまり、チャネル層７
６は、その組成がＩｎxＧａ1-xＡｓ（０≦ｘ≦１）とし
て表される層であればよい。
してノンドープＩｎＧａＡｓ層を用いているが、ノンド
ープＧａＡｓ層を用いてもよい。つまり、チャネル層７
６は、その組成がＩｎxＧａ1-xＡｓ（０≦ｘ≦１）とし
て表される層であればよい。
【００７４】（第５の実施形態）本発明の第５の実施形
態の構成を、図８の模式的な断面図を参照して説明す
る。
態の構成を、図８の模式的な断面図を参照して説明す
る。
【００７５】図８の構成において、半絶縁性ＧａＡｓ基
板８１の上に、ノンドープＧａＡｓバッファ層８２、ノ
ンドープＳｉＣワイドギャップバッファ層８３、ｎ型Ｇ
ａＡｓチャネル層（活性層）８４、及びｎ型ＧａＡｓオ
ーミックコンタクト層８５が、順に形成されている。半
絶縁性ＧａＡｓ基板８１の上の各層８２〜８５は、例え
ばＭＢＥ法或いはＣＶＤ法などのエピタキシャル成長に
より、積層する。
板８１の上に、ノンドープＧａＡｓバッファ層８２、ノ
ンドープＳｉＣワイドギャップバッファ層８３、ｎ型Ｇ
ａＡｓチャネル層（活性層）８４、及びｎ型ＧａＡｓオ
ーミックコンタクト層８５が、順に形成されている。半
絶縁性ＧａＡｓ基板８１の上の各層８２〜８５は、例え
ばＭＢＥ法或いはＣＶＤ法などのエピタキシャル成長に
より、積層する。
【００７６】次に、一般的なＦＥＴ作製プロセスによっ
て、電極を形成する。具体的には、ＡｕＧｅ／Ｎｉを用
いて、オーミック電極となるソース電極８６及びドレイ
ン電極８７を、ｎ型ＧａＡｓオーミックコンタクト層８
５の上に適切なパターンで形成する。さらに、リセスエ
ッチングによりゲート形成領域のオーミックコンタクト
層８５を除去した後に、Ｔｉ／Ｐｔ／Ａｕ多層膜によ
り、ｎ型ＧａＡｓチャネル層８４に接触するゲート電極
８８を適切なパターンに形成する。
て、電極を形成する。具体的には、ＡｕＧｅ／Ｎｉを用
いて、オーミック電極となるソース電極８６及びドレイ
ン電極８７を、ｎ型ＧａＡｓオーミックコンタクト層８
５の上に適切なパターンで形成する。さらに、リセスエ
ッチングによりゲート形成領域のオーミックコンタクト
層８５を除去した後に、Ｔｉ／Ｐｔ／Ａｕ多層膜によ
り、ｎ型ＧａＡｓチャネル層８４に接触するゲート電極
８８を適切なパターンに形成する。
【００７７】上記の構成において、チャネル層８４とノ
ンドープＳｉＣバッファ層８３との界面に、伝導帯のバ
ンドエネルギーの不連続△Ｅｃが生じる。これによっ
て、ピンチオフ付近でドレイン電流がバッファ層８３の
側に流れ込むことが無くなり、良好なピンチオフ特性を
示すＦＥＴが実現される。
ンドープＳｉＣバッファ層８３との界面に、伝導帯のバ
ンドエネルギーの不連続△Ｅｃが生じる。これによっ
て、ピンチオフ付近でドレイン電流がバッファ層８３の
側に流れ込むことが無くなり、良好なピンチオフ特性を
示すＦＥＴが実現される。
【００７８】以上に説明した各実施形態では、ＳｉＣ／
ＧａＡｓ系材料を例として説明しているが、本発明の適
用範囲はこれに限られるものではない。ワイドギャップ
半導体としてＡｌxＧａyＩｎ1-x-yＮ（０≦ｘ≦１、０
≦ｙ≦１）を用いた構成や、チャネル層（活性層）とし
てＩｎＧａＰ或いはＩｎＧａＮなどを用いている構成に
も適用可能であることは、言うまでもない。さらに、上
記では半絶縁性ＧａＡｓ基板を使用している構成を例と
して説明しているが、本発明の適用範囲はこれに限られ
たものではなく、Ｓｉ、ＳｉＣ、Ａｌ2Ｏ3（サファイ
ア）、ＧａＮ、ＩｎＰなど、他の半導体基板にも適用可
能であることは言うまでもない。これらの場合について
は、以下の実施形態でさらに説明する。
ＧａＡｓ系材料を例として説明しているが、本発明の適
用範囲はこれに限られるものではない。ワイドギャップ
半導体としてＡｌxＧａyＩｎ1-x-yＮ（０≦ｘ≦１、０
≦ｙ≦１）を用いた構成や、チャネル層（活性層）とし
てＩｎＧａＰ或いはＩｎＧａＮなどを用いている構成に
も適用可能であることは、言うまでもない。さらに、上
記では半絶縁性ＧａＡｓ基板を使用している構成を例と
して説明しているが、本発明の適用範囲はこれに限られ
たものではなく、Ｓｉ、ＳｉＣ、Ａｌ2Ｏ3（サファイ
ア）、ＧａＮ、ＩｎＰなど、他の半導体基板にも適用可
能であることは言うまでもない。これらの場合について
は、以下の実施形態でさらに説明する。
【００７９】（第６の実施形態）本発明の第６の実施形
態の構成を、図９（ａ）の模式的な断面図を参照して説
明する。
態の構成を、図９（ａ）の模式的な断面図を参照して説
明する。
【００８０】図９（ａ）の構成において、半絶縁性Ｓｉ
Ｃ基板９１の上に、ノンドープＳｉＣワイドギャップバ
ッファ層９２、ｎ型ＧａＡｓチャネル層（活性層）９
３、ショットキー層として機能するノンドープＳｉＣワ
イドギャップ層９４、及びｎ型ＳｉＣワイドギャップオ
ーミックコンタクト層９５が、順に形成されている。半
絶縁性ＳｉＣ基板９１の上の各層９２〜９５は、例えば
ＭＢＥ法或いはＣＶＤ法などのエピタキシャル成長によ
り、積層する。
Ｃ基板９１の上に、ノンドープＳｉＣワイドギャップバ
ッファ層９２、ｎ型ＧａＡｓチャネル層（活性層）９
３、ショットキー層として機能するノンドープＳｉＣワ
イドギャップ層９４、及びｎ型ＳｉＣワイドギャップオ
ーミックコンタクト層９５が、順に形成されている。半
絶縁性ＳｉＣ基板９１の上の各層９２〜９５は、例えば
ＭＢＥ法或いはＣＶＤ法などのエピタキシャル成長によ
り、積層する。
【００８１】次に、一般的なＦＥＴ作製プロセスによっ
て、電極を形成する。具体的には、Ｎｉを用いて、オー
ミック電極となるソース電極９６及びドレイン電極９７
を、ｎ型ＳｉＣオーミックコンタクト層９５の上に適切
なパターンで形成する。さらに、リセスエッチングによ
りゲート形成領域のオーミックコンタクト層９５を除去
した後に、Ａｕにより、ＳｉＣワイドギャップ層９４に
ショットキー接合するゲート電極９８を適切なパターン
に形成する。
て、電極を形成する。具体的には、Ｎｉを用いて、オー
ミック電極となるソース電極９６及びドレイン電極９７
を、ｎ型ＳｉＣオーミックコンタクト層９５の上に適切
なパターンで形成する。さらに、リセスエッチングによ
りゲート形成領域のオーミックコンタクト層９５を除去
した後に、Ａｕにより、ＳｉＣワイドギャップ層９４に
ショットキー接合するゲート電極９８を適切なパターン
に形成する。
【００８２】上記の構成において、ワイドギャップ半導
体は、結晶内でキャリアの増倍効果が発生する電界強度
が高く、絶縁破壊電圧が高いという特徴があるために、
最も電界が集中するゲート−ドレイン間のゲート電極９
８の近傍付近に高電界がかかっても、ゲート−ドレイン
間で高耐圧を維持できる。
体は、結晶内でキャリアの増倍効果が発生する電界強度
が高く、絶縁破壊電圧が高いという特徴があるために、
最も電界が集中するゲート−ドレイン間のゲート電極９
８の近傍付近に高電界がかかっても、ゲート−ドレイン
間で高耐圧を維持できる。
【００８３】また、基板９１として半絶縁性ＳｉＣ基板
９１を用いることにより、ノンドープＳｉＣバッファ層
９２を用いることができる。これによって、ｎ型ＧａＡ
ｓチャネル層９３とノンドープＳｉＣバッファ層９２と
の界面に伝導帯のバンドエネルギーの不連続△Ｅｃが生
じる構造が得られる。このため、ピンチオフ付近でドレ
イン電流がバッファ層９２の側に流れ込まず、良好なピ
ンチオフ特性を示すＦＥＴを実現できる。
９１を用いることにより、ノンドープＳｉＣバッファ層
９２を用いることができる。これによって、ｎ型ＧａＡ
ｓチャネル層９３とノンドープＳｉＣバッファ層９２と
の界面に伝導帯のバンドエネルギーの不連続△Ｅｃが生
じる構造が得られる。このため、ピンチオフ付近でドレ
イン電流がバッファ層９２の側に流れ込まず、良好なピ
ンチオフ特性を示すＦＥＴを実現できる。
【００８４】さらに、ＳｉＣの熱伝導率は約５．０Ｗ／
ｃｍ・Ｋであり、ＧａＡｓの熱伝導率の約１０倍、Ｓｉ
の熱伝導率の約３倍である。従って、基板９１として半
絶縁性ＳｉＣ基板９１を用いることにより、実装時にお
けるデバイスの熱放散を、大幅に改善することが期待で
きる。
ｃｍ・Ｋであり、ＧａＡｓの熱伝導率の約１０倍、Ｓｉ
の熱伝導率の約３倍である。従って、基板９１として半
絶縁性ＳｉＣ基板９１を用いることにより、実装時にお
けるデバイスの熱放散を、大幅に改善することが期待で
きる。
【００８５】また、ＳｉＣの比誘電率が約９．７、Ｇａ
Ａｓの比誘電率が約１１、Ｓｉの比誘電率が約１２であ
る。これより、半絶縁性ＳｉＣ基板９１の上にＭＭＩＣ
を形成すれば、ＧａＡｓ基板やＳｉ基板を用いる場合と
比較して、低損失なデバイスを作製することができる。
Ａｓの比誘電率が約１１、Ｓｉの比誘電率が約１２であ
る。これより、半絶縁性ＳｉＣ基板９１の上にＭＭＩＣ
を形成すれば、ＧａＡｓ基板やＳｉ基板を用いる場合と
比較して、低損失なデバイスを作製することができる。
【００８６】なお、以上の説明では、チャネル層９３と
してドープしたｎ型ＧａＡｓ層を用いているが、ｎ型Ｉ
ｎＧａＡｓ層を用いてもよい。つまり、チャネル層９３
は、その組成がＩｎxＧａ1-xＡｓ（０≦ｘ≦１）として
表される層であればよい。
してドープしたｎ型ＧａＡｓ層を用いているが、ｎ型Ｉ
ｎＧａＡｓ層を用いてもよい。つまり、チャネル層９３
は、その組成がＩｎxＧａ1-xＡｓ（０≦ｘ≦１）として
表される層であればよい。
【００８７】（第７の実態形態）本発明の第７の実施形
態の構成を、図９（ｂ）の模式的な断面図を参照して説
明する。図９（ｂ）の構成では、第６の実施形態として
先に説明した構成に、さらにエッチングストッパ層９９
を設けられている。
態の構成を、図９（ｂ）の模式的な断面図を参照して説
明する。図９（ｂ）の構成では、第６の実施形態として
先に説明した構成に、さらにエッチングストッパ層９９
を設けられている。
【００８８】具体的には、半絶縁性ＳｉＣ基板９１の上
に、ノンドープＳｉＣワイドギャップバッファ層９２、
ｎ型ＧａＡｓチャネル層（活性層）９３、ショットキー
層として機能するノンドープＳｉＣワイドギャップ層９
４、ｎ型ＧａＡｓエッチングストッパ層９９、及びｎ型
ＳｉＣワイドギャップオーミックコンタクト層９５が、
順に形成されている。半絶縁性ＳｉＣ基板９１の上の各
層９２〜９５及び９９は、例えばＭＢＥ法或いはＣＶＤ
法などのエピタキシャル成長により、積層する。
に、ノンドープＳｉＣワイドギャップバッファ層９２、
ｎ型ＧａＡｓチャネル層（活性層）９３、ショットキー
層として機能するノンドープＳｉＣワイドギャップ層９
４、ｎ型ＧａＡｓエッチングストッパ層９９、及びｎ型
ＳｉＣワイドギャップオーミックコンタクト層９５が、
順に形成されている。半絶縁性ＳｉＣ基板９１の上の各
層９２〜９５及び９９は、例えばＭＢＥ法或いはＣＶＤ
法などのエピタキシャル成長により、積層する。
【００８９】次に、一般的なＦＥＴ作製プロセスによっ
て、電極を形成する。具体的には、Ｎｉを用いて、オー
ミック電極となるソース電極９６及びドレイン電極９７
を、ｎ型ＳｉＣオーミックコンタクト層９５の上に適切
なパターンで形成する。さらに、ＳＦ6／Ｏ2の混合ガス
を用いたＲＩＥ法によるドライエッチングにより、ゲー
ト形成領域のｎ型ＳｉＣオーミックコンタクト層９５を
選択的に除去する。このＳＦ6／Ｏ2の混合ガスを用いた
ＲＩＥ法では、ＳｉＣ層９５はエッチングされるが、Ｇ
ａＡｓ層９９は殆どエッチングされず、エッチングスト
ッパ層として機能する。
て、電極を形成する。具体的には、Ｎｉを用いて、オー
ミック電極となるソース電極９６及びドレイン電極９７
を、ｎ型ＳｉＣオーミックコンタクト層９５の上に適切
なパターンで形成する。さらに、ＳＦ6／Ｏ2の混合ガス
を用いたＲＩＥ法によるドライエッチングにより、ゲー
ト形成領域のｎ型ＳｉＣオーミックコンタクト層９５を
選択的に除去する。このＳＦ6／Ｏ2の混合ガスを用いた
ＲＩＥ法では、ＳｉＣ層９５はエッチングされるが、Ｇ
ａＡｓ層９９は殆どエッチングされず、エッチングスト
ッパ層として機能する。
【００９０】次に、燐酸系エッチャントを用いるウェッ
トエッチングにより、ＧａＡｓエッチングストッパ層９
９を除去する。その後に、Ａｕにより、ＳｉＣワイドギ
ャップ層９４にショットキー接合するゲート電極９８を
適切なパターンに形成する。
トエッチングにより、ＧａＡｓエッチングストッパ層９
９を除去する。その後に、Ａｕにより、ＳｉＣワイドギ
ャップ層９４にショットキー接合するゲート電極９８を
適切なパターンに形成する。
【００９１】燐酸系エッチャントを用いたウェットエッ
チングでは、上述のＳＦ6／Ｏ2の混合ガスを用いたＲＩ
Ｅ法によるドライエッチングとは逆に、ＧａＡｓ層９９
はエッチングされるが、ＳｉＣ層９４及び９５は殆どエ
ッチングされない。また、ＲＩＥ法によるドライエッチ
ングによりＧａＡｓエッチングストッパ層９９の表面に
ダメージが入るが、ウェットエッチングにより、ダメー
ジが入ったＧａＡｓエッチングストッパ層９９を除去す
る。さらに、エッチングストッパ層９９により、ドライ
エッチング時のＳｉＣワイドギャップ層９４へのダメー
ジが回避できる。従って、ダメージの無いＳｉＣワイド
ギャップ層９４の上に、ゲート電極９８を形成できる。
これにより、ウェハ面内で特性のばらつきが少ないＦＥ
Ｔが作成できる。
チングでは、上述のＳＦ6／Ｏ2の混合ガスを用いたＲＩ
Ｅ法によるドライエッチングとは逆に、ＧａＡｓ層９９
はエッチングされるが、ＳｉＣ層９４及び９５は殆どエ
ッチングされない。また、ＲＩＥ法によるドライエッチ
ングによりＧａＡｓエッチングストッパ層９９の表面に
ダメージが入るが、ウェットエッチングにより、ダメー
ジが入ったＧａＡｓエッチングストッパ層９９を除去す
る。さらに、エッチングストッパ層９９により、ドライ
エッチング時のＳｉＣワイドギャップ層９４へのダメー
ジが回避できる。従って、ダメージの無いＳｉＣワイド
ギャップ層９４の上に、ゲート電極９８を形成できる。
これにより、ウェハ面内で特性のばらつきが少ないＦＥ
Ｔが作成できる。
【００９２】上記の構成において、ワイドギャップ半導
体は、結晶内でキャリアの増倍効果が発生する電界強度
が高く、絶縁破壊電圧が高いという特徴があるために、
最も電界が集中するゲート−ドレイン間のゲート電極９
８の近傍付近に高電界がかかっても、ゲート−ドレイン
間で高耐圧を維持できる。
体は、結晶内でキャリアの増倍効果が発生する電界強度
が高く、絶縁破壊電圧が高いという特徴があるために、
最も電界が集中するゲート−ドレイン間のゲート電極９
８の近傍付近に高電界がかかっても、ゲート−ドレイン
間で高耐圧を維持できる。
【００９３】また、基板９１として半絶縁性ＳｉＣ基板
９１を用いることにより、ノンドープＳｉＣバッファ層
９２を用いることができる。これによって、ｎ型ＧａＡ
ｓチャネル層９３とノンドープＳｉＣバッファ層９２と
の界面に伝導帯のバンドエネルギーの不連続△Ｅｃが生
じる構造が得られる。このため、ピンチオフ付近でドレ
イン電流がバッファ層９２の側に流れ込まず、良好なピ
ンチオフ特性を示すＦＥＴを実現できる。
９１を用いることにより、ノンドープＳｉＣバッファ層
９２を用いることができる。これによって、ｎ型ＧａＡ
ｓチャネル層９３とノンドープＳｉＣバッファ層９２と
の界面に伝導帯のバンドエネルギーの不連続△Ｅｃが生
じる構造が得られる。このため、ピンチオフ付近でドレ
イン電流がバッファ層９２の側に流れ込まず、良好なピ
ンチオフ特性を示すＦＥＴを実現できる。
【００９４】さらに、ＳｉＣの熱伝導率は約５．０Ｗ／
ｃｍ・Ｋであり、ＧａＡｓの熱伝導率の約１０倍、Ｓｉ
の熱伝導率の約３倍である。従って、基板９１として半
絶縁性ＳｉＣ基板９１を用いることにより、実装時にお
けるデバイスの熱放散を、大幅に改善することが期待で
きる。
ｃｍ・Ｋであり、ＧａＡｓの熱伝導率の約１０倍、Ｓｉ
の熱伝導率の約３倍である。従って、基板９１として半
絶縁性ＳｉＣ基板９１を用いることにより、実装時にお
けるデバイスの熱放散を、大幅に改善することが期待で
きる。
【００９５】また、ＳｉＣの比誘電率が約９．７、Ｇａ
Ａｓの比誘電率が約１１、Ｓｉの比誘電率が約１２であ
る。これより、半絶縁性ＳｉＣ基板９１の上にＭＭＩＣ
を形成すれば、ＧａＡｓ基板やＳｉ基板を用いる場合と
比較して、低損失なデバイスを作製することができる。
Ａｓの比誘電率が約１１、Ｓｉの比誘電率が約１２であ
る。これより、半絶縁性ＳｉＣ基板９１の上にＭＭＩＣ
を形成すれば、ＧａＡｓ基板やＳｉ基板を用いる場合と
比較して、低損失なデバイスを作製することができる。
【００９６】なお、以上の説明では、チャネル層９３と
してドープしたｎ型ＧａＡｓ層を用いているが、ｎ型Ｉ
ｎＧａＡｓ層を用いてもよい。つまり、チャネル層９３
は、その組成がＩｎxＧａ1-xＡｓ（０≦ｘ≦１）として
表される層であればよい。
してドープしたｎ型ＧａＡｓ層を用いているが、ｎ型Ｉ
ｎＧａＡｓ層を用いてもよい。つまり、チャネル層９３
は、その組成がＩｎxＧａ1-xＡｓ（０≦ｘ≦１）として
表される層であればよい。
【００９７】（第８の実態形態）本発明の第８の実施形
態の構成を、図１０（ａ）の模式的な断面図を参照して
説明する。
態の構成を、図１０（ａ）の模式的な断面図を参照して
説明する。
【００９８】図１０（ａ）の構成において、半絶縁性Ｓ
ｉＣ基板１０１の上に、ノンドープＳｉＣワイドギャッ
プバッファ層１０３、ｎ型ＳｉＣワイドギャップキャリ
ア供給層１０４、ノンドープＳｉＣワイドギャップスペ
ーサ層１０５、ノンドープＩｎＧａＡｓチャネル層（活
性層）１０６、ノンドープＳｉＣワイドギャップスペー
サ層１０７、ｎ型ＳｉＣワイドギャップショットキー層
１０８、及びｎ型ＳｉＣワイドギャップオーミックコン
タクト層１０９が、順に形成されている。半絶縁性Ｓｉ
Ｃ基板１０１の上の各層１０３〜１０９は、例えばＭＢ
Ｅ法或いはＣＶＤ法などのエピタキシャル成長により、
積層する。
ｉＣ基板１０１の上に、ノンドープＳｉＣワイドギャッ
プバッファ層１０３、ｎ型ＳｉＣワイドギャップキャリ
ア供給層１０４、ノンドープＳｉＣワイドギャップスペ
ーサ層１０５、ノンドープＩｎＧａＡｓチャネル層（活
性層）１０６、ノンドープＳｉＣワイドギャップスペー
サ層１０７、ｎ型ＳｉＣワイドギャップショットキー層
１０８、及びｎ型ＳｉＣワイドギャップオーミックコン
タクト層１０９が、順に形成されている。半絶縁性Ｓｉ
Ｃ基板１０１の上の各層１０３〜１０９は、例えばＭＢ
Ｅ法或いはＣＶＤ法などのエピタキシャル成長により、
積層する。
【００９９】次に、一般的なＦＥＴ作製プロセスによっ
て、電極を形成する。具体的には、Ｎｉを用いて、オー
ミック電極となるソース電極１０１０及びドレイン電極
１０１１を、ｎ型ＳｉＣオーミックコンタクト層１０９
の上に適切なパターンで形成する。さらに、リセスエッ
チングによりゲート形成領域のオーミックコンタクト層
１０９を除去した後に、Ａｕにより、ＳｉＣショットキ
ー層１０８にショットキー接合するゲート電極１０１２
を適切なパターンに形成する。
て、電極を形成する。具体的には、Ｎｉを用いて、オー
ミック電極となるソース電極１０１０及びドレイン電極
１０１１を、ｎ型ＳｉＣオーミックコンタクト層１０９
の上に適切なパターンで形成する。さらに、リセスエッ
チングによりゲート形成領域のオーミックコンタクト層
１０９を除去した後に、Ａｕにより、ＳｉＣショットキ
ー層１０８にショットキー接合するゲート電極１０１２
を適切なパターンに形成する。
【０１００】上記の構成において、ＳｉＣスペーサ層１
０５及び１０７とＩｎＧａＡｓチャネル層１０６との間
の伝導帯のバンドエネルギーの不連続△Ｅｃは、通常の
ＩｎＧａＡｓ／ＡｌＧａＡｓ系半導体における伝導帯の
バンドエネルギーの不連続（△Ｅｃ＝約０．３ｅＶ）よ
り大きな値となり、典型的には約０．５ｅＶである。そ
の結果、ワイドギャップ半導体を用いて形成される図１
０（ａ）の構成を有するＨＥＭＴでは、ＩｎＧａＡｓチ
ャネル層１０６の井戸の中に、より多くの量子準位が形
成され、これによって、ＡｌＧａＡｓ／ＧａＡｓ系ＨＥ
ＭＴやＡｌＧａＡｓ／ＩｎＧａＡｓ系ＰＨＥＭＴに比べ
て、より多くの電子がＩｎＧａＡｓチャネル層１０６の
中に閉じこめられる。従って、良好なピンチオフ特性及
び高い相互コンダクタンス（ｇm）を有する、高電流密
度のＦＥＴが実現される。その結果、図１０（ａ）の構
成とすることによって、ＩｎＧａＡｓの有する優れた高
周波特性を維持したままで、高電流密度且つ高い相互コ
ンダクタンス（ｇm）を有するＦＥＴを実現できる。
０５及び１０７とＩｎＧａＡｓチャネル層１０６との間
の伝導帯のバンドエネルギーの不連続△Ｅｃは、通常の
ＩｎＧａＡｓ／ＡｌＧａＡｓ系半導体における伝導帯の
バンドエネルギーの不連続（△Ｅｃ＝約０．３ｅＶ）よ
り大きな値となり、典型的には約０．５ｅＶである。そ
の結果、ワイドギャップ半導体を用いて形成される図１
０（ａ）の構成を有するＨＥＭＴでは、ＩｎＧａＡｓチ
ャネル層１０６の井戸の中に、より多くの量子準位が形
成され、これによって、ＡｌＧａＡｓ／ＧａＡｓ系ＨＥ
ＭＴやＡｌＧａＡｓ／ＩｎＧａＡｓ系ＰＨＥＭＴに比べ
て、より多くの電子がＩｎＧａＡｓチャネル層１０６の
中に閉じこめられる。従って、良好なピンチオフ特性及
び高い相互コンダクタンス（ｇm）を有する、高電流密
度のＦＥＴが実現される。その結果、図１０（ａ）の構
成とすることによって、ＩｎＧａＡｓの有する優れた高
周波特性を維持したままで、高電流密度且つ高い相互コ
ンダクタンス（ｇm）を有するＦＥＴを実現できる。
【０１０１】さらに、ＳｉＣの熱伝導率は約５．０Ｗ／
ｃｍ・Ｋであり、ＧａＡｓの熱伝導率の約１０倍、Ｓｉ
の熱伝導率の約３倍である。従って、基板１０１として
半絶縁性ＳｉＣ基板１０１を用いることにより、実装時
におけるデバイスの熱放散を、大幅に改善することが期
待できる。
ｃｍ・Ｋであり、ＧａＡｓの熱伝導率の約１０倍、Ｓｉ
の熱伝導率の約３倍である。従って、基板１０１として
半絶縁性ＳｉＣ基板１０１を用いることにより、実装時
におけるデバイスの熱放散を、大幅に改善することが期
待できる。
【０１０２】また、ＳｉＣの比誘電率が約９．７、Ｇａ
Ａｓの比誘電率が約１１、Ｓｉの比誘電率が約１２であ
る。これより、半絶縁性ＳｉＣ基板１０１の上にＭＭＩ
Ｃを形成すれば、ＧａＡｓ基板やＳｉ基板を用いる場合
と比較して、低損失なデバイスを作製することができ
る。
Ａｓの比誘電率が約１１、Ｓｉの比誘電率が約１２であ
る。これより、半絶縁性ＳｉＣ基板１０１の上にＭＭＩ
Ｃを形成すれば、ＧａＡｓ基板やＳｉ基板を用いる場合
と比較して、低損失なデバイスを作製することができ
る。
【０１０３】なお、以上の説明では、チャネル層１０６
としてノンドープＩｎＧａＡｓ層を用いているが、ノン
ドープＧａＡｓ層を用いてもよい。つまり、チャネル層
１０６は、その組成がＩｎxＧａ1-xＡｓ（０≦ｘ≦１）
として表される層であればよい。
としてノンドープＩｎＧａＡｓ層を用いているが、ノン
ドープＧａＡｓ層を用いてもよい。つまり、チャネル層
１０６は、その組成がＩｎxＧａ1-xＡｓ（０≦ｘ≦１）
として表される層であればよい。
【０１０４】（第９の実態形態）本発明の第９の実施形
態の構成を、図１０（ｂ）の模式的な断面図を参照して
説明する。図１０（ｂ）の構成では、第８の実施形態と
して先に説明した構成に、さらにエッチングストッパ層
１０１３を設けられている。
態の構成を、図１０（ｂ）の模式的な断面図を参照して
説明する。図１０（ｂ）の構成では、第８の実施形態と
して先に説明した構成に、さらにエッチングストッパ層
１０１３を設けられている。
【０１０５】具体的には、半絶縁性ＳｉＣ基板１０１の
上に、ノンドープＳｉＣワイドギャップバッファ層１０
３、ｎ型ＳｉＣワイドギャップキャリア供給層１０４、
ノンドープＳｉＣワイドギャップスペーサ層１０５、ノ
ンドープＩｎＧａＡｓチャネル層（活性層）１０６、ノ
ンドープＳｉＣワイドギャップスペーサ層１０７、ｎ型
ＳｉＣワイドギャップショットキー層１０８、ｎ型Ｇａ
Ａｓエッチングストッパ層１０１３、及びｎ型ＳｉＣワ
イドギャップオーミックコンタクト層１０９が、順に形
成されている。半絶縁性ＳｉＣ基板１０１の上の各層１
０３〜１０９及び１０１３は、例えばＭＢＥ法或いはＣ
ＶＤ法などのエピタキシャル成長により、積層する。
上に、ノンドープＳｉＣワイドギャップバッファ層１０
３、ｎ型ＳｉＣワイドギャップキャリア供給層１０４、
ノンドープＳｉＣワイドギャップスペーサ層１０５、ノ
ンドープＩｎＧａＡｓチャネル層（活性層）１０６、ノ
ンドープＳｉＣワイドギャップスペーサ層１０７、ｎ型
ＳｉＣワイドギャップショットキー層１０８、ｎ型Ｇａ
Ａｓエッチングストッパ層１０１３、及びｎ型ＳｉＣワ
イドギャップオーミックコンタクト層１０９が、順に形
成されている。半絶縁性ＳｉＣ基板１０１の上の各層１
０３〜１０９及び１０１３は、例えばＭＢＥ法或いはＣ
ＶＤ法などのエピタキシャル成長により、積層する。
【０１０６】次に、一般的なＦＥＴ作製プロセスによっ
て、電極を形成する。具体的には、Ｎｉを用いて、オー
ミック電極となるソース電極１０１０及びドレイン電極
１０１１を、ｎ型ＳｉＣオーミックコンタクト層１０９
の上に適切なパターンで形成する。さらに、ＳＦ6／Ｏ2
の混合ガスを用いたＲＩＥ法によるドライエッチングに
より、ゲート形成領域のｎ型ＳｉＣオーミックコンタク
ト層１０９を選択的に除去する。このＳＦ6／Ｏ2の混合
ガスを用いたＲＩＥ法では、ＳｉＣ層１０９はエッチン
グされるが、ＧａＡｓ層１０１３は殆どエッチングされ
ず、エッチングストッパ層として機能する。
て、電極を形成する。具体的には、Ｎｉを用いて、オー
ミック電極となるソース電極１０１０及びドレイン電極
１０１１を、ｎ型ＳｉＣオーミックコンタクト層１０９
の上に適切なパターンで形成する。さらに、ＳＦ6／Ｏ2
の混合ガスを用いたＲＩＥ法によるドライエッチングに
より、ゲート形成領域のｎ型ＳｉＣオーミックコンタク
ト層１０９を選択的に除去する。このＳＦ6／Ｏ2の混合
ガスを用いたＲＩＥ法では、ＳｉＣ層１０９はエッチン
グされるが、ＧａＡｓ層１０１３は殆どエッチングされ
ず、エッチングストッパ層として機能する。
【０１０７】次に、燐酸系エッチャントを用いるウェッ
トエッチングにより、ＧａＡｓエッチングストッパ層１
０１３を除去する。その後に、Ａｕにより、ｎ型ＳｉＣ
ショットキー層１０８にショットキー接合するゲート電
極１０１２を適切なパターンに形成する。
トエッチングにより、ＧａＡｓエッチングストッパ層１
０１３を除去する。その後に、Ａｕにより、ｎ型ＳｉＣ
ショットキー層１０８にショットキー接合するゲート電
極１０１２を適切なパターンに形成する。
【０１０８】燐酸系エッチャントを用いたウェットエッ
チングでは、上述のＳＦ6／Ｏ2の混合ガスを用いたＲＩ
Ｅ法によるドライエッチングとは逆に、ＧａＡｓ層１０
１３はエッチングされるが、ＳｉＣ層１０８及び１０９
は殆どエッチングされない。また、ＲＩＥ法によるドラ
イエッチングによりＧａＡｓエッチングストッパ層１０
１３の表面にダメージが入るが、ウェットエッチングに
より、ダメージが入ったＧａＡｓエッチングストッパ層
１０１３を除去できる。さらに、エッチングストッパ層
１０１３により、ドライエッチング時のＳｉＣショット
キー層１０８へのダメージを回避できる。従って、ダメ
ージの無いＳｉＣショットキー層１０８の上に、ゲート
電極１０１２を形成できる。これによって、しきい値な
どの電気特性のばらつきが、抑制される。
チングでは、上述のＳＦ6／Ｏ2の混合ガスを用いたＲＩ
Ｅ法によるドライエッチングとは逆に、ＧａＡｓ層１０
１３はエッチングされるが、ＳｉＣ層１０８及び１０９
は殆どエッチングされない。また、ＲＩＥ法によるドラ
イエッチングによりＧａＡｓエッチングストッパ層１０
１３の表面にダメージが入るが、ウェットエッチングに
より、ダメージが入ったＧａＡｓエッチングストッパ層
１０１３を除去できる。さらに、エッチングストッパ層
１０１３により、ドライエッチング時のＳｉＣショット
キー層１０８へのダメージを回避できる。従って、ダメ
ージの無いＳｉＣショットキー層１０８の上に、ゲート
電極１０１２を形成できる。これによって、しきい値な
どの電気特性のばらつきが、抑制される。
【０１０９】上記の構成において、ＳｉＣスペーサ層１
０５及び１０７とＩｎＧａＡｓチャネル層１０６との間
の伝導帯のバンドエネルギーの不連続△Ｅｃは、通常の
ＩｎＧａＡｓ／ＡｌＧａＡｓ系半導体における伝導帯の
バンドエネルギーの不連続（△Ｅｃ＝約０．３ｅＶ）よ
り大きな値となり、典型的には約０．５ｅＶである。そ
の結果、ワイドギャップ半導体を用いて形成される図１
０（ｂ）の構成を有するＨＥＭＴでは、ＩｎＧａＡｓチ
ャネル層１０６の井戸の中に、より多くの量子準位が形
成され、これによって、ＡｌＧａＡｓ／ＧａＡｓ系ＨＥ
ＭＴやＡｌＧａＡｓ／ＩｎＧａＡｓ系ＰＨＥＭＴに比べ
て、より多くの電子がＩｎＧａＡｓチャネル層１０６の
中に閉じこめられる。従って、良好なピンチオフ特性及
び高い相互コンダクタンス（ｇm）を有する、高電流密
度のＦＥＴが実現される。その結果、図１０（ｂ）の構
成とすることによって、ＩｎＧａＡｓの有する優れた高
周波特性を維持したままで、ウェハ面内の均一性に優れ
た高電流密度且つ高い相互コンダクタンス（ｇm）を有
するＦＥＴを実現できる。
０５及び１０７とＩｎＧａＡｓチャネル層１０６との間
の伝導帯のバンドエネルギーの不連続△Ｅｃは、通常の
ＩｎＧａＡｓ／ＡｌＧａＡｓ系半導体における伝導帯の
バンドエネルギーの不連続（△Ｅｃ＝約０．３ｅＶ）よ
り大きな値となり、典型的には約０．５ｅＶである。そ
の結果、ワイドギャップ半導体を用いて形成される図１
０（ｂ）の構成を有するＨＥＭＴでは、ＩｎＧａＡｓチ
ャネル層１０６の井戸の中に、より多くの量子準位が形
成され、これによって、ＡｌＧａＡｓ／ＧａＡｓ系ＨＥ
ＭＴやＡｌＧａＡｓ／ＩｎＧａＡｓ系ＰＨＥＭＴに比べ
て、より多くの電子がＩｎＧａＡｓチャネル層１０６の
中に閉じこめられる。従って、良好なピンチオフ特性及
び高い相互コンダクタンス（ｇm）を有する、高電流密
度のＦＥＴが実現される。その結果、図１０（ｂ）の構
成とすることによって、ＩｎＧａＡｓの有する優れた高
周波特性を維持したままで、ウェハ面内の均一性に優れ
た高電流密度且つ高い相互コンダクタンス（ｇm）を有
するＦＥＴを実現できる。
【０１１０】さらに、ＳｉＣの熱伝導率は約５．０Ｗ／
ｃｍ・Ｋであり、ＧａＡｓの熱伝導率の約１０倍、Ｓｉ
の熱伝導率の約３倍である。従って、基板１０１として
半絶縁性ＳｉＣ基板１０１を用いることにより、実装時
におけるデバイスの熱放散を、大幅に改善することが期
待できる。
ｃｍ・Ｋであり、ＧａＡｓの熱伝導率の約１０倍、Ｓｉ
の熱伝導率の約３倍である。従って、基板１０１として
半絶縁性ＳｉＣ基板１０１を用いることにより、実装時
におけるデバイスの熱放散を、大幅に改善することが期
待できる。
【０１１１】また、ＳｉＣの比誘電率が約９．７、Ｇａ
Ａｓの比誘電率が約１１、Ｓｉの比誘電率が約１２であ
る。これより、半絶縁性ＳｉＣ基板１０１の上にＭＭＩ
Ｃを形成すれば、ＧａＡｓ基板やＳｉ基板を用いる場合
と比較して、低損失なデバイスを作製することができ
る。
Ａｓの比誘電率が約１１、Ｓｉの比誘電率が約１２であ
る。これより、半絶縁性ＳｉＣ基板１０１の上にＭＭＩ
Ｃを形成すれば、ＧａＡｓ基板やＳｉ基板を用いる場合
と比較して、低損失なデバイスを作製することができ
る。
【０１１２】なお、以上の説明では、チャネル層１０６
としてノンドープＩｎＧａＡｓ層を用いているが、ノン
ドープＧａＡｓ層を用いてもよい。つまり、チャネル層
１０６は、その組成がＩｎxＧａ1-xＡｓ（０≦ｘ≦１）
として表される層であればよい。
としてノンドープＩｎＧａＡｓ層を用いているが、ノン
ドープＧａＡｓ層を用いてもよい。つまり、チャネル層
１０６は、その組成がＩｎxＧａ1-xＡｓ（０≦ｘ≦１）
として表される層であればよい。
【０１１３】（第１０の実施形態）本発明の第１０の実
施形態の構成を、図１１（ａ）の模式的な断面図を参照
して説明する。
施形態の構成を、図１１（ａ）の模式的な断面図を参照
して説明する。
【０１１４】図１１（ａ）の構成において、サファイア
基板１１１の上に、ＡｌＮバッファ層１１０、ノンドー
プＧａＮワイドギャップバッファ層１１２、ｎ型ＧａＡ
ｓチャネル層（活性層）１１３、ショットキー層として
機能するノンドープＧａＮワイドギャップ層１１４、及
びｎ型ＧａＮワイドギャップオーミックコンタクト層１
１５が、順に形成されている。サファイア基板１１１の
上の各層１１０及び１１２〜１１５は、例えばＭＢＥ法
或いはＣＶＤ法などのエピタキシャル成長により、積層
する。
基板１１１の上に、ＡｌＮバッファ層１１０、ノンドー
プＧａＮワイドギャップバッファ層１１２、ｎ型ＧａＡ
ｓチャネル層（活性層）１１３、ショットキー層として
機能するノンドープＧａＮワイドギャップ層１１４、及
びｎ型ＧａＮワイドギャップオーミックコンタクト層１
１５が、順に形成されている。サファイア基板１１１の
上の各層１１０及び１１２〜１１５は、例えばＭＢＥ法
或いはＣＶＤ法などのエピタキシャル成長により、積層
する。
【０１１５】次に、一般的なＦＥＴ作製プロセスによっ
て、電極を形成する。具体的には、Ｎｉを用いて、オー
ミック電極となるソース電極１１６及びドレイン電極１
１７を、ｎ型ＧａＮオーミックコンタクト層１１５の上
に適切なパターンで形成する。さらに、リセスエッチン
グによりゲート形成領域のオーミックコンタクト層１１
５を除去した後に、Ａｕにより、ＧａＮワイドギャップ
層１１４にショットキー接合するゲート電極１１８を適
切なパターンに形成する。
て、電極を形成する。具体的には、Ｎｉを用いて、オー
ミック電極となるソース電極１１６及びドレイン電極１
１７を、ｎ型ＧａＮオーミックコンタクト層１１５の上
に適切なパターンで形成する。さらに、リセスエッチン
グによりゲート形成領域のオーミックコンタクト層１１
５を除去した後に、Ａｕにより、ＧａＮワイドギャップ
層１１４にショットキー接合するゲート電極１１８を適
切なパターンに形成する。
【０１１６】上記の構成において、ワイドギャップ半導
体は、結晶内でキャリアの増倍効果が発生する電界強度
が高く、絶縁破壊電圧が高いという特徴があるために、
最も電界が集中するゲート−ドレイン間のゲート電極１
１８の近傍付近に高電界がかかっても、ゲート−ドレイ
ン間で高耐圧を維持できる。
体は、結晶内でキャリアの増倍効果が発生する電界強度
が高く、絶縁破壊電圧が高いという特徴があるために、
最も電界が集中するゲート−ドレイン間のゲート電極１
１８の近傍付近に高電界がかかっても、ゲート−ドレイ
ン間で高耐圧を維持できる。
【０１１７】また、基板１１１の上にワイドギャップ半
導体であるＧａＮバッファ層１１２を用いるので、ｎ型
ＧａＡｓチャネル層１１３とノンドープＧａＮバッファ
層１１２との界面に伝導帯のバンドエネルギーの不連続
△Ｅｃが生じる構造が得られる。このため、ピンチオフ
付近でドレイン電流がバッファ層１１２の側に流れ込ま
ず、良好なピンチオフ特性を示すＦＥＴを実現できる。
導体であるＧａＮバッファ層１１２を用いるので、ｎ型
ＧａＡｓチャネル層１１３とノンドープＧａＮバッファ
層１１２との界面に伝導帯のバンドエネルギーの不連続
△Ｅｃが生じる構造が得られる。このため、ピンチオフ
付近でドレイン電流がバッファ層１１２の側に流れ込ま
ず、良好なピンチオフ特性を示すＦＥＴを実現できる。
【０１１８】さらに、サファイアの比誘電率が約９．
３、ＧａＡｓの比誘電率が約１１、Ｓｉの比誘電率が約
１２である。これより、サファイア基板１１１の上にＭ
ＭＩＣを形成すれば、ＧａＡｓ基板やＳｉ基板を用いる
場合と比較して、低損失なデバイスを作製することがで
きる。
３、ＧａＡｓの比誘電率が約１１、Ｓｉの比誘電率が約
１２である。これより、サファイア基板１１１の上にＭ
ＭＩＣを形成すれば、ＧａＡｓ基板やＳｉ基板を用いる
場合と比較して、低損失なデバイスを作製することがで
きる。
【０１１９】なお、以上の説明では、チャネル層１１３
としてドープしたｎ型ＧａＡｓ層を用いているが、ｎ型
ＩｎＧａＡｓ層を用いてもよい。つまり、チャネル層１
１３は、その組成がＩｎxＧａ1-xＡｓ（０≦ｘ≦１）と
して表される層であればよい。また、ショットキー層１
１４は、その組成がＡｌxＧａyＩｎ1-x-yＮ（０≦ｘ≦
１、０≦ｙ≦１）として表される層であればよい。
としてドープしたｎ型ＧａＡｓ層を用いているが、ｎ型
ＩｎＧａＡｓ層を用いてもよい。つまり、チャネル層１
１３は、その組成がＩｎxＧａ1-xＡｓ（０≦ｘ≦１）と
して表される層であればよい。また、ショットキー層１
１４は、その組成がＡｌxＧａyＩｎ1-x-yＮ（０≦ｘ≦
１、０≦ｙ≦１）として表される層であればよい。
【０１２０】（第１１の実態形態）本発明の第１１の実
施形態の構成を、図１１（ｂ）の模式的な断面図を参照
して説明する。図１１（ｂ）の構成では、第１０の実施
形態として先に説明した構成に、さらにエッチングスト
ッパ層１１９を設けられている。
施形態の構成を、図１１（ｂ）の模式的な断面図を参照
して説明する。図１１（ｂ）の構成では、第１０の実施
形態として先に説明した構成に、さらにエッチングスト
ッパ層１１９を設けられている。
【０１２１】具体的には、サファイア基板１１１の上
に、ＡｌＮバッファ層１１０、ノンドープＧａＮワイド
ギャップバッファ層１１２、ｎ型ＧａＡｓチャネル層
（活性層）１１３、ショットキー層として機能するノン
ドープＧａＮワイドギャップ層１１４、ｎ型ＧａＡｓエ
ッチングストッパ層１１９、及びｎ型ＧａＮワイドギャ
ップオーミックコンタクト層１１５が、順に形成されて
いる。サファイア基板１１１の上の各層１１０、１１２
〜１１５及び１１９は、例えばＭＢＥ法或いはＣＶＤ法
などのエピタキシャル成長により、積層する。
に、ＡｌＮバッファ層１１０、ノンドープＧａＮワイド
ギャップバッファ層１１２、ｎ型ＧａＡｓチャネル層
（活性層）１１３、ショットキー層として機能するノン
ドープＧａＮワイドギャップ層１１４、ｎ型ＧａＡｓエ
ッチングストッパ層１１９、及びｎ型ＧａＮワイドギャ
ップオーミックコンタクト層１１５が、順に形成されて
いる。サファイア基板１１１の上の各層１１０、１１２
〜１１５及び１１９は、例えばＭＢＥ法或いはＣＶＤ法
などのエピタキシャル成長により、積層する。
【０１２２】次に、一般的なＦＥＴ作製プロセスによっ
て、電極を形成する。具体的には、Ｎｉを用いて、オー
ミック電極となるソース電極１１６及びドレイン電極１
１７を、ｎ型ＧａＮオーミックコンタクト層１１５の上
に適切なパターンで形成する。さらに、ＣＨ4／Ｈ2／Ａ
ｒの混合ガスを用いたＲＩＥ法によるドライエッチング
により、ゲート形成領域のｎ型ＧａＮオーミックコンタ
クト層１１５を選択的に除去する。このＣＨ4／Ｈ2／Ａ
ｒの混合ガスを用いたＲＩＥ法では、ＧａＮとＧａＡｓ
との間のエッチング選択比は約５であり、ＧａＮ層１１
５のみを選択的に除去できる。
て、電極を形成する。具体的には、Ｎｉを用いて、オー
ミック電極となるソース電極１１６及びドレイン電極１
１７を、ｎ型ＧａＮオーミックコンタクト層１１５の上
に適切なパターンで形成する。さらに、ＣＨ4／Ｈ2／Ａ
ｒの混合ガスを用いたＲＩＥ法によるドライエッチング
により、ゲート形成領域のｎ型ＧａＮオーミックコンタ
クト層１１５を選択的に除去する。このＣＨ4／Ｈ2／Ａ
ｒの混合ガスを用いたＲＩＥ法では、ＧａＮとＧａＡｓ
との間のエッチング選択比は約５であり、ＧａＮ層１１
５のみを選択的に除去できる。
【０１２３】次に、燐酸系エッチャントを用いるウェッ
トエッチングにより、ＧａＡｓエッチングストッパ層１
１９を除去する。その後に、Ａｕにより、ＧａＮワイド
ギャップ層１１４にショットキー接合するゲート電極１
１８を適切なパターンに形成する。
トエッチングにより、ＧａＡｓエッチングストッパ層１
１９を除去する。その後に、Ａｕにより、ＧａＮワイド
ギャップ層１１４にショットキー接合するゲート電極１
１８を適切なパターンに形成する。
【０１２４】燐酸系エッチャントを用いたウェットエッ
チングでは、ＧａＡｓ層１１９はエッチングされるが、
ＧａＮ層１１４及び１１５は殆どエッチングされない。
また、ＲＩＥ法によるドライエッチングによりＧａＡｓ
エッチングストッパ層１１９の表面にダメージが入る
が、ウェットエッチングにより、ダメージが入ったＧａ
Ａｓエッチングストッパ層１１９を除去できる。さら
に、エッチングストッパ層１１９により、ドライエッチ
ング時のＧａＮワイドギャップ層１１４へのダメージを
回避できる。従って、ダメージの無いＧａＮワイドギャ
ップ層１１４の上に、ゲート電極１１８を形成できる。
これにより、ウェハ面内で特性のばらつきが少ないＦＥ
Ｔが作成できる。
チングでは、ＧａＡｓ層１１９はエッチングされるが、
ＧａＮ層１１４及び１１５は殆どエッチングされない。
また、ＲＩＥ法によるドライエッチングによりＧａＡｓ
エッチングストッパ層１１９の表面にダメージが入る
が、ウェットエッチングにより、ダメージが入ったＧａ
Ａｓエッチングストッパ層１１９を除去できる。さら
に、エッチングストッパ層１１９により、ドライエッチ
ング時のＧａＮワイドギャップ層１１４へのダメージを
回避できる。従って、ダメージの無いＧａＮワイドギャ
ップ層１１４の上に、ゲート電極１１８を形成できる。
これにより、ウェハ面内で特性のばらつきが少ないＦＥ
Ｔが作成できる。
【０１２５】上記の構成において、ワイドギャップ半導
体は、結晶内でキャリアの増倍効果が発生する電界強度
が高く、絶縁破壊電圧が高いという特徴があるために、
最も電界が集中するゲート−ドレイン間のゲート電極１
１８の近傍付近に高電界がかかっても、ゲート−ドレイ
ン間で高耐圧を維持できる。
体は、結晶内でキャリアの増倍効果が発生する電界強度
が高く、絶縁破壊電圧が高いという特徴があるために、
最も電界が集中するゲート−ドレイン間のゲート電極１
１８の近傍付近に高電界がかかっても、ゲート−ドレイ
ン間で高耐圧を維持できる。
【０１２６】また、基板１１１の上にワイドギャップ半
導体であるＧａＮバッファ層１１２を用いるので、ｎ型
ＧａＡｓチャネル層１１３とノンドープＧａＮバッファ
層１１２との界面に伝導帯のバンドエネルギーの不連続
△Ｅｃが生じる構造が得られる。このため、ピンチオフ
付近でドレイン電流がバッファ層１１２の側に流れ込ま
ず、良好なピンチオフ特性を示すＦＥＴを実現できる。
導体であるＧａＮバッファ層１１２を用いるので、ｎ型
ＧａＡｓチャネル層１１３とノンドープＧａＮバッファ
層１１２との界面に伝導帯のバンドエネルギーの不連続
△Ｅｃが生じる構造が得られる。このため、ピンチオフ
付近でドレイン電流がバッファ層１１２の側に流れ込ま
ず、良好なピンチオフ特性を示すＦＥＴを実現できる。
【０１２７】また、サファイアの比誘電率が約９．３、
ＧａＡｓの比誘電率が約１１、Ｓｉの比誘電率が約１２
である。これより、サファイア基板１１１の上にＭＭＩ
Ｃを形成すれば、ＧａＡｓ基板やＳｉ基板を用いる場合
と比較して、低損失なデバイスを作製することができ
る。
ＧａＡｓの比誘電率が約１１、Ｓｉの比誘電率が約１２
である。これより、サファイア基板１１１の上にＭＭＩ
Ｃを形成すれば、ＧａＡｓ基板やＳｉ基板を用いる場合
と比較して、低損失なデバイスを作製することができ
る。
【０１２８】なお、以上の説明では、チャネル層１１３
としてドープしたｎ型ＧａＡｓ層を用いているが、ｎ型
ＩｎＧａＡｓ層を用いてもよい。つまり、チャネル層１
１３は、その組成がＩｎxＧａ1-xＡｓ（０≦ｘ≦１）と
して表される層であればよい。また、ショットキー層１
１４は、その組成がＡｌxＧａyＩｎ1-x-yＮ（０≦ｘ≦
１、０≦ｙ≦１）として表される層であればよい。
としてドープしたｎ型ＧａＡｓ層を用いているが、ｎ型
ＩｎＧａＡｓ層を用いてもよい。つまり、チャネル層１
１３は、その組成がＩｎxＧａ1-xＡｓ（０≦ｘ≦１）と
して表される層であればよい。また、ショットキー層１
１４は、その組成がＡｌxＧａyＩｎ1-x-yＮ（０≦ｘ≦
１、０≦ｙ≦１）として表される層であればよい。
【０１２９】（第１２の実態形態）本発明の第１２の実
施形態の構成を、図１２（ａ）の模式的な断面図を参照
して説明する。
施形態の構成を、図１２（ａ）の模式的な断面図を参照
して説明する。
【０１３０】図１２（ａ）の構成において、サファイア
基板１２１の上に、ＡｌＮバッファ層１２２、ノンドー
プＧａＮワイドギャップバッファ層１２３、ｎ型ＧａＮ
ワイドギャップキャリア供給層１２４、ノンドープＧａ
Ｎワイドギャップスペーサ層１２５、ノンドープＩｎＧ
ａＡｓチャネル層（活性層）１２６、ノンドープＧａＮ
ワイドギャップスペーサ層１２７、ｎ型ＧａＮワイドギ
ャップショットキー層１２８、及びｎ型ＧａＮワイドギ
ャップオーミックコンタクト層１２９が、順に形成され
ている。サファイア基板１２１の上の各層１２２〜１２
９は、例えばＭＢＥ法或いはＣＶＤ法などのエピタキシ
ャル成長により、積層する。
基板１２１の上に、ＡｌＮバッファ層１２２、ノンドー
プＧａＮワイドギャップバッファ層１２３、ｎ型ＧａＮ
ワイドギャップキャリア供給層１２４、ノンドープＧａ
Ｎワイドギャップスペーサ層１２５、ノンドープＩｎＧ
ａＡｓチャネル層（活性層）１２６、ノンドープＧａＮ
ワイドギャップスペーサ層１２７、ｎ型ＧａＮワイドギ
ャップショットキー層１２８、及びｎ型ＧａＮワイドギ
ャップオーミックコンタクト層１２９が、順に形成され
ている。サファイア基板１２１の上の各層１２２〜１２
９は、例えばＭＢＥ法或いはＣＶＤ法などのエピタキシ
ャル成長により、積層する。
【０１３１】次に、一般的なＦＥＴ作製プロセスによっ
て、電極を形成する。具体的には、Ｎｉを用いて、オー
ミック電極となるソース電極１２１０及びドレイン電極
１２１１を、ｎ型ＧａＮオーミックコンタクト層１２９
の上に適切なパターンで形成する。さらに、リセスエッ
チングによりゲート形成領域のオーミックコンタクト層
１２９を除去した後に、Ａｕにより、ＧａＮショットキ
ー層１２８にショットキー接合するゲート電極１２１２
を適切なパターンに形成する。
て、電極を形成する。具体的には、Ｎｉを用いて、オー
ミック電極となるソース電極１２１０及びドレイン電極
１２１１を、ｎ型ＧａＮオーミックコンタクト層１２９
の上に適切なパターンで形成する。さらに、リセスエッ
チングによりゲート形成領域のオーミックコンタクト層
１２９を除去した後に、Ａｕにより、ＧａＮショットキ
ー層１２８にショットキー接合するゲート電極１２１２
を適切なパターンに形成する。
【０１３２】上記の構成において、ＧａＮスペーサ層１
２５及び１２７とＩｎＧａＡｓチャネル層１２６との間
の伝導帯のバンドエネルギーの不連続△Ｅｃは、通常の
ＩｎＧａＡｓ／ＡｌＧａＡｓ系半導体における伝導帯の
バンドエネルギーの不連続（△Ｅｃ＝約０．３ｅＶ）よ
り大きな値となり、典型的には約０．５ｅＶである。そ
の結果、ワイドギャップ半導体を用いて形成される図１
２（ａ）の構成を有するＨＥＭＴでは、ＩｎＧａＡｓチ
ャネル層１２６の井戸の中に、より多くの量子準位が形
成され、これによって、ＡｌＧａＡｓ／ＧａＡｓ系ＨＥ
ＭＴやＡｌＧａＡｓ／ＩｎＧａＡｓ系ＰＨＥＭＴに比べ
て、より多くの電子がＩｎＧａＡｓチャネル層１２６の
中に閉じこめられる。従って、良好なピンチオフ特性及
び高い相互コンダクタンス（ｇm）を有する、高電流密
度のＦＥＴが実現される。その結果、図１２（ａ）の構
成とすることによって、ＩｎＧａＡｓの有する優れた高
周波特性を維持したままで、高電流密度且つ高い相互コ
ンダクタンス（ｇm）を有するＦＥＴを実現できる。
２５及び１２７とＩｎＧａＡｓチャネル層１２６との間
の伝導帯のバンドエネルギーの不連続△Ｅｃは、通常の
ＩｎＧａＡｓ／ＡｌＧａＡｓ系半導体における伝導帯の
バンドエネルギーの不連続（△Ｅｃ＝約０．３ｅＶ）よ
り大きな値となり、典型的には約０．５ｅＶである。そ
の結果、ワイドギャップ半導体を用いて形成される図１
２（ａ）の構成を有するＨＥＭＴでは、ＩｎＧａＡｓチ
ャネル層１２６の井戸の中に、より多くの量子準位が形
成され、これによって、ＡｌＧａＡｓ／ＧａＡｓ系ＨＥ
ＭＴやＡｌＧａＡｓ／ＩｎＧａＡｓ系ＰＨＥＭＴに比べ
て、より多くの電子がＩｎＧａＡｓチャネル層１２６の
中に閉じこめられる。従って、良好なピンチオフ特性及
び高い相互コンダクタンス（ｇm）を有する、高電流密
度のＦＥＴが実現される。その結果、図１２（ａ）の構
成とすることによって、ＩｎＧａＡｓの有する優れた高
周波特性を維持したままで、高電流密度且つ高い相互コ
ンダクタンス（ｇm）を有するＦＥＴを実現できる。
【０１３３】さらに、サファイアの比誘電率が約９．
３、ＧａＡｓの比誘電率が約１１、Ｓｉの比誘電率が約
１２である。これより、サファイア基板１２１の上にＭ
ＭＩＣを形成すれば、ＧａＡｓ基板やＳｉ基板を用いる
場合と比較して、低損失なデバイスを作製することがで
きる。
３、ＧａＡｓの比誘電率が約１１、Ｓｉの比誘電率が約
１２である。これより、サファイア基板１２１の上にＭ
ＭＩＣを形成すれば、ＧａＡｓ基板やＳｉ基板を用いる
場合と比較して、低損失なデバイスを作製することがで
きる。
【０１３４】なお、以上の説明では、チャネル層１２６
としてノンドープＩｎＧａＡｓ層を用いているが、ノン
ドープＩｎxＧａ1-xＡｓ層（０≦ｘ≦１）或いはノンド
ープＩｎxＧａ1-xＮ層（０≦ｘ≦１）として表される層
であればよい。また、ショットキー層１２８は、その組
成がＡｌxＧａyＩｎ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦
１）として表される層であればよい。
としてノンドープＩｎＧａＡｓ層を用いているが、ノン
ドープＩｎxＧａ1-xＡｓ層（０≦ｘ≦１）或いはノンド
ープＩｎxＧａ1-xＮ層（０≦ｘ≦１）として表される層
であればよい。また、ショットキー層１２８は、その組
成がＡｌxＧａyＩｎ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦
１）として表される層であればよい。
【０１３５】（第１３の実態形態）本発明の第１３の実
施形態の構成を、図１２（ｂ）の模式的な断面図を参照
して説明する。図１２（ｂ）の構成では、第１２の実施
形態として先に説明した構成に、さらにエッチングスト
ッパ層１２１３が設けられている。
施形態の構成を、図１２（ｂ）の模式的な断面図を参照
して説明する。図１２（ｂ）の構成では、第１２の実施
形態として先に説明した構成に、さらにエッチングスト
ッパ層１２１３が設けられている。
【０１３６】具体的には、サファイア基板１２１の上
に、ＡｌＮバッファ層１２２、ノンドープＧａＮワイド
ギャップバッファ層１２３、ｎ型ＧａＮワイドギャップ
キャリア供給層１２４、ノンドープＧａＮワイドギャッ
プスペーサ層１２５、ノンドープＩｎＧａＡｓチャネル
層（活性層）１２６、ノンドープＧａＮワイドギャップ
スペーサ層１２７、ｎ型ＧａＮワイドギャップショット
キー層１２８、ｎ型ＧａＡｓエッチングストッパ層１２
１３、及びｎ型ＧａＮワイドギャップオーミックコンタ
クト層１２９が、順に形成されている。サファイア基板
１２１の上の各層１２２〜１２９及び１２１３は、例え
ばＭＢＥ法或いはＣＶＤ法などのエピタキシャル成長に
より、積層する。
に、ＡｌＮバッファ層１２２、ノンドープＧａＮワイド
ギャップバッファ層１２３、ｎ型ＧａＮワイドギャップ
キャリア供給層１２４、ノンドープＧａＮワイドギャッ
プスペーサ層１２５、ノンドープＩｎＧａＡｓチャネル
層（活性層）１２６、ノンドープＧａＮワイドギャップ
スペーサ層１２７、ｎ型ＧａＮワイドギャップショット
キー層１２８、ｎ型ＧａＡｓエッチングストッパ層１２
１３、及びｎ型ＧａＮワイドギャップオーミックコンタ
クト層１２９が、順に形成されている。サファイア基板
１２１の上の各層１２２〜１２９及び１２１３は、例え
ばＭＢＥ法或いはＣＶＤ法などのエピタキシャル成長に
より、積層する。
【０１３７】次に、一般的なＦＥＴ作製プロセスによっ
て、電極を形成する。具体的には、Ｎｉを用いて、オー
ミック電極となるソース電極１２１０及びドレイン電極
１２１１を、ｎ型ＧａＮオーミックコンタクト層１２９
の上に適切なパターンで形成する。さらに、ＣＨ4／Ｈ2
／Ａｒの混合ガスを用いたＲＩＥ法によるドライエッチ
ングにより、ゲート形成領域のｎ型ＧａＮオーミックコ
ンタクト層１２９を選択的に除去する。このＣＨ4／Ｈ2
／Ａｒの混合ガスを用いたＲＩＥ法では、ＧａＮとＧａ
Ａｓとの間のエッチング選択比は約５であり、ＧａＮ層
１２９のみを選択的に除去できる。
て、電極を形成する。具体的には、Ｎｉを用いて、オー
ミック電極となるソース電極１２１０及びドレイン電極
１２１１を、ｎ型ＧａＮオーミックコンタクト層１２９
の上に適切なパターンで形成する。さらに、ＣＨ4／Ｈ2
／Ａｒの混合ガスを用いたＲＩＥ法によるドライエッチ
ングにより、ゲート形成領域のｎ型ＧａＮオーミックコ
ンタクト層１２９を選択的に除去する。このＣＨ4／Ｈ2
／Ａｒの混合ガスを用いたＲＩＥ法では、ＧａＮとＧａ
Ａｓとの間のエッチング選択比は約５であり、ＧａＮ層
１２９のみを選択的に除去できる。
【０１３８】次に、燐酸系エッチャントを用いるウェッ
トエッチングにより、ＧａＡｓエッチングストッパ層１
２１３を除去する。その後に、Ａｕにより、ＧａＮショ
ットキー層１２８にショットキー接合するゲート電極１
２１２を適切なパターンに形成する。
トエッチングにより、ＧａＡｓエッチングストッパ層１
２１３を除去する。その後に、Ａｕにより、ＧａＮショ
ットキー層１２８にショットキー接合するゲート電極１
２１２を適切なパターンに形成する。
【０１３９】燐酸系エッチャントを用いたウェットエッ
チングでは、ＧａＡｓ層１２１３はエッチングされる
が、ＧａＮ層１２８及び１２９は殆どエッチングされな
い。また、ＲＩＥ法によるドライエッチングによりＧａ
Ａｓエッチングストッパ層１２８の表面にダメージが入
るが、ウェットエッチングにより、ダメージが入ったＧ
ａＡｓエッチングストッパ層１２１３を除去できる。さ
らに、エッチングストッパ層１２１３により、ドライエ
ッチング時のＧａＮショットキー層１２８へのダメージ
を回避できる。従って、ダメージの無いＧａＮショット
キー層１２８の上に、ゲート電極１２１２を形成でき
る。これにより、ウェハ面内で特性のばらつきが少ない
ＦＥＴが作成できる。
チングでは、ＧａＡｓ層１２１３はエッチングされる
が、ＧａＮ層１２８及び１２９は殆どエッチングされな
い。また、ＲＩＥ法によるドライエッチングによりＧａ
Ａｓエッチングストッパ層１２８の表面にダメージが入
るが、ウェットエッチングにより、ダメージが入ったＧ
ａＡｓエッチングストッパ層１２１３を除去できる。さ
らに、エッチングストッパ層１２１３により、ドライエ
ッチング時のＧａＮショットキー層１２８へのダメージ
を回避できる。従って、ダメージの無いＧａＮショット
キー層１２８の上に、ゲート電極１２１２を形成でき
る。これにより、ウェハ面内で特性のばらつきが少ない
ＦＥＴが作成できる。
【０１４０】上記の構成において、ＧａＮスペーサ層１
２５及び１２７とＩｎＧａＡｓチャネル層１２６との間
の伝導帯のバンドエネルギーの不連続△Ｅｃは、通常の
ＩｎＧａＡｓ／ＡｌＧａＡｓ系半導体における伝導帯の
バンドエネルギーの不連続（△Ｅｃ＝約０．３ｅＶ）よ
り大きな値となり、典型的には約０．５ｅＶである。そ
の結果、ワイドギャップ半導体を用いて形成される図１
２（ｂ）の構成を有するＨＥＭＴでは、ＩｎＧａＡｓチ
ャネル層１２６の井戸の中に、より多くの量子準位が形
成され、これによって、ＡｌＧａＡｓ／ＧａＡｓ系ＨＥ
ＭＴやＡｌＧａＡｓ／ＩｎＧａＡｓ系ＰＨＥＭＴに比べ
て、より多くの電子がＩｎＧａＡｓチャネル層１２６の
中に閉じこめられる。従って、良好なピンチオフ特性及
び高い相互コンダクタンス（ｇm）を有する、高電流密
度のＦＥＴが実現される。その結果、図１２（ｂ）の構
成とすることによって、ＩｎＧａＡｓの有する優れた高
周波特性を維持したままで、高電流密度且つ高い相互コ
ンダクタンス（ｇm）を有するＦＥＴを実現できる。
２５及び１２７とＩｎＧａＡｓチャネル層１２６との間
の伝導帯のバンドエネルギーの不連続△Ｅｃは、通常の
ＩｎＧａＡｓ／ＡｌＧａＡｓ系半導体における伝導帯の
バンドエネルギーの不連続（△Ｅｃ＝約０．３ｅＶ）よ
り大きな値となり、典型的には約０．５ｅＶである。そ
の結果、ワイドギャップ半導体を用いて形成される図１
２（ｂ）の構成を有するＨＥＭＴでは、ＩｎＧａＡｓチ
ャネル層１２６の井戸の中に、より多くの量子準位が形
成され、これによって、ＡｌＧａＡｓ／ＧａＡｓ系ＨＥ
ＭＴやＡｌＧａＡｓ／ＩｎＧａＡｓ系ＰＨＥＭＴに比べ
て、より多くの電子がＩｎＧａＡｓチャネル層１２６の
中に閉じこめられる。従って、良好なピンチオフ特性及
び高い相互コンダクタンス（ｇm）を有する、高電流密
度のＦＥＴが実現される。その結果、図１２（ｂ）の構
成とすることによって、ＩｎＧａＡｓの有する優れた高
周波特性を維持したままで、高電流密度且つ高い相互コ
ンダクタンス（ｇm）を有するＦＥＴを実現できる。
【０１４１】さらに、サファイアの比誘電率が約９．
３、ＧａＡｓの比誘電率が約１１、Ｓｉの比誘電率が約
１２である。これより、サファイア基板１２１の上にＭ
ＭＩＣを形成すれば、ＧａＡｓ基板やＳｉ基板を用いる
場合と比較して、低損失なデバイスを作製することがで
きる。
３、ＧａＡｓの比誘電率が約１１、Ｓｉの比誘電率が約
１２である。これより、サファイア基板１２１の上にＭ
ＭＩＣを形成すれば、ＧａＡｓ基板やＳｉ基板を用いる
場合と比較して、低損失なデバイスを作製することがで
きる。
【０１４２】なお、以上の説明では、チャネル層１２６
としてノンドープＩｎＧａＡｓ層を用いているが、ノン
ドープＩｎxＧａ1-xＡｓ層（０≦ｘ≦１）或いはノンド
ープＩｎxＧａ1-xＮ層（０≦ｘ≦１）として表される層
であればよい。また、ショットキー層１２８は、その組
成がＡｌxＧａyＩｎ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦
１）として表される層であればよい。
としてノンドープＩｎＧａＡｓ層を用いているが、ノン
ドープＩｎxＧａ1-xＡｓ層（０≦ｘ≦１）或いはノンド
ープＩｎxＧａ1-xＮ層（０≦ｘ≦１）として表される層
であればよい。また、ショットキー層１２８は、その組
成がＡｌxＧａyＩｎ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦
１）として表される層であればよい。
【０１４３】
【発明の効果】以上に述べたように、本発明の電界効果
型半導体装置では、ワイドギャップ半導体及びIII−Ｖ
族化合物半導体を用いることにより、以下のような効果
が得られる。
型半導体装置では、ワイドギャップ半導体及びIII−Ｖ
族化合物半導体を用いることにより、以下のような効果
が得られる。
【０１４４】第１に、ショットキー層にワイドギャップ
半導体を用いれば、III−Ｖ族化合物半導体の有する優
れた高周波特性を維持したままで、ゲート−ドレイン間
耐圧を飛躍的に向上することができる。
半導体を用いれば、III−Ｖ族化合物半導体の有する優
れた高周波特性を維持したままで、ゲート−ドレイン間
耐圧を飛躍的に向上することができる。
【０１４５】第２に、キャリア供給層にワイドギャップ
半導体を用いれば、ＦＥＴの電流密度が増大して、高い
相互コンダクタンス（ｇm）が得られる。
半導体を用いれば、ＦＥＴの電流密度が増大して、高い
相互コンダクタンス（ｇm）が得られる。
【０１４６】さらに、第３に、バッファ層にワイドギャ
ップ半導体を用いれば、良好なピンチオフ特性を示すＦ
ＥＴが得られる。
ップ半導体を用いれば、良好なピンチオフ特性を示すＦ
ＥＴが得られる。
【図１】本発明の電界効果型半導体装置の一例であるＭ
ＥＳＦＥＴの構成を示す模式的な断面図である。
ＥＳＦＥＴの構成を示す模式的な断面図である。
【図２】本発明の電界効果型半導体装置の一例であるＨ
ＥＭＴの構成を示す模式的な断面図である。
ＥＭＴの構成を示す模式的な断面図である。
【図３】図２の構成におけるバンド構造図である。
【図４】（ａ）は、本発明の電界効果型半導体装置の一
例であるＦＥＴ構成を示す模式的な断面図であり、
（ｂ）は、（ａ）の構成におけるバンド構造図である。
例であるＦＥＴ構成を示す模式的な断面図であり、
（ｂ）は、（ａ）の構成におけるバンド構造図である。
【図５】（ａ）は、本発明の第１の実施形態における電
界効果型半導体装置の構成を示す模式的な断面図であ
り、（ｂ）は、本発明の第２の実施形態における電界効
果型半導体装置の構成を示す模式的な断面図である。
界効果型半導体装置の構成を示す模式的な断面図であ
り、（ｂ）は、本発明の第２の実施形態における電界効
果型半導体装置の構成を示す模式的な断面図である。
【図６】本発明の第１の実施形態の構成及び従来の構成
におけるＶｇｄ−Ｉｇｄ特性を示す図である。
におけるＶｇｄ−Ｉｇｄ特性を示す図である。
【図７】（ａ）は、本発明の第３の実施形態における電
界効果型半導体装置の構成を示す模式的な断面図であ
り、（ｂ）は、本発明の第４の実施形態における電界効
果型半導体装置の構成を示す模式的な断面図である。
界効果型半導体装置の構成を示す模式的な断面図であ
り、（ｂ）は、本発明の第４の実施形態における電界効
果型半導体装置の構成を示す模式的な断面図である。
【図８】本発明の第５の実施形態における電界効果型半
導体装置の構成を示す模式的な断面図である。
導体装置の構成を示す模式的な断面図である。
【図９】（ａ）は、本発明の第６の実施形態における電
界効果型半導体装置の構成を示す模式的な断面図であ
り、（ｂ）は、本発明の第７の実施形態における電界効
果型半導体装置の構成を示す模式的な断面図である。
界効果型半導体装置の構成を示す模式的な断面図であ
り、（ｂ）は、本発明の第７の実施形態における電界効
果型半導体装置の構成を示す模式的な断面図である。
【図１０】（ａ）は、本発明の第８の実施形態における
電界効果型半導体装置の構成を示す模式的な断面図であ
り、（ｂ）は、本発明の第９の実施形態における電界効
果型半導体装置の構成を示す模式的な断面図である。
電界効果型半導体装置の構成を示す模式的な断面図であ
り、（ｂ）は、本発明の第９の実施形態における電界効
果型半導体装置の構成を示す模式的な断面図である。
【図１１】（ａ）は、本発明の第１０の実施形態におけ
る電界効果型半導体装置の構成を示す模式的な断面図で
あり、（ｂ）は、本発明の第１１の実施形態における電
界効果型半導体装置の構成を示す模式的な断面図であ
る。
る電界効果型半導体装置の構成を示す模式的な断面図で
あり、（ｂ）は、本発明の第１１の実施形態における電
界効果型半導体装置の構成を示す模式的な断面図であ
る。
【図１２】（ａ）は、本発明の第１２の実施形態におけ
る電界効果型半導体装置の構成を示す模式的な断面図で
あり、（ｂ）は、本発明の第１３の実施形態における電
界効果型半導体装置の構成を示す模式的な断面図であ
る。
る電界効果型半導体装置の構成を示す模式的な断面図で
あり、（ｂ）は、本発明の第１３の実施形態における電
界効果型半導体装置の構成を示す模式的な断面図であ
る。
１１ 半導体基板 １２ バッファ層 １３ ｎ型ＩｎＧａＡｓチャネル層 １４ ワイドギャップ層 １５ ソース電極 １６ ドレイン電極 １７ ゲート電極 ２１ 半導体基板 ２２ バッファ層 ２３ ｎ型ワイドギャップ半導体層 ２４ ノンドープＩｎＧａＡｓチャネル層 ２５ ｎ型ワイドギャップ半導体層 ２６ ソース電極 ２７ ドレイン電極 ２８ ゲート電極 ４１ 基板 ４２ ワイドギャップバッファ層 ４３ ｎ型ＧａＡｓチャネル層 ４４ ソース電極 ４５ ドレイン電極 ４６ ゲート電極 ５１ 半絶縁性ＧａＡｓ基板 ５２ ノンドープＧａＡｓバッファ層 ５３ ｎ型ＧａＡｓチャネル層 ５４ ノンドープＳｉＣワイドギャップ層 ５５ ｎ型ＳｉＣワイドギャップオーミックコンタクト
層 ５６ ソース電極 ５７ ドレイン電極 ５８ ゲート電極 ５９ ｎ型ＧａＡＳエッチングストッパ層 ７１ 半絶縁性ＧａＡｓ基板 ７２ ノンドープＧａＡｓバッファ層 ７３ ノンドープＳｉＣワイドギャップバッファ層 ７４ ｎ型ＳｉＣワイドギャップキャリア供給層 ７５ ノンドープＳｉＣワイドギャップスペーサ層 ７６ ノンドープＩｎＧａＡｓチャネル層 ７７ ノンドープＳｉＣワイドギャップスペーサ層 ７８ ｎ型ＳｉＣワイドギャップショットキー層 ７９ ｎ型ＳｉＣワイドギャップオーミックコンタクト
層 ７１０ ソース電極 ７１１ ドレイン電極 ７１２ ゲート電極 ７１３ ｎ型ＧａＡＳエッチングストッパ層 ８１ 半絶縁性ＧａＡｓ基板 ８２ ノンドープＧａＡｓバッファ層 ８３ ノンドープＳｉＣワイドギャップバッファ層 ８４ ｎ型ＧａＡｓチャネル層 ８５ ｎ型オーミックコンタクト層 ８６ ソース電極 ８７ ドレイン電極 ８８ ゲート電極 ９１ 半絶縁性ＳｉＣ基板 ９２ ノンドープＳｉＣワイドギャップバッファ層 ９３ ｎ型ＧａＡｓチャネル層 ９４ ノンドープＳｉＣワイドギャップ層 ９５ ｎ型ＳｉＣワイドギャップオーミックコンタクト
層 ９６ ソース電極 ９７ ドレイン電極 ９８ ゲート電極 ９９ ｎ型ＧａＡｓエッチングストッパ層 １０１ 半絶縁性ＳｉＣｓ基板 １０３ ノンドープＳｉＣワイドギャップバッファ層 １０４ ｎ型ＳｉＣワイドギャップキャリア供給層 １０５ ノンドープＳｉＣワイドギャップスペーサ層 １０６ ノンドープＩｎＧａＡｓチャネル層 １０７ ノンドープＳｉＣワイドギャップスペーサ層 １０８ ｎ型ＳｉＣワイドギャップショットキー層 １０９ ｎ型ＳｉＣワイドギャップオーミックコンタク
ト層 １０１０ ソース電極 １０１１ ドレイン電極 １０１２ ゲート電極 １０１３ ｎ型ＧａＡｓエッチングストッパ層 １１１ サファイア基板 １１０ ＡｌＮバッファ層 １１２ ノンドープＧａＮワイドギャップバッファ層 １１３ ｎ型ＧａＡｓチャネル層 １１４ ノンドープＧａＮワイドギャップ層 １１５ ｎ型ＧａＮワイドギャップオーミックコンタク
ト層 １１６ ソース電極 １１７ ドレイン電極 １１８ ゲート電極 １１９ ｎ型ＧａＡｓエッチングストッパ層 １２１ サファイア基板 １２２ ＡｌＮバッファ層 １２３ ノンドープＧａＮワイドギャップバッファ層 １２４ ｎ型ＧａＮワイドギャップキャリア供給層 １２５ ノンドープＧａＮワイドギャップスペーサ層 １２６ ノンドープＩｎＧａＡｓチャネル層 １２７ ノンドープＧａＮワイドギャップスペーサ層 １２８ ｎ型ＧａＮワイドギャップショットキー層 １２９ ｎ型ＧａＮワイドギャップオーミックコンタク
ト層 １２１０ ソース電極 １２１１ ドレイン電極 １２１２ ゲート電極 １２１３ ｎ型ＧａＡｓエッチングストッパ層
層 ５６ ソース電極 ５７ ドレイン電極 ５８ ゲート電極 ５９ ｎ型ＧａＡＳエッチングストッパ層 ７１ 半絶縁性ＧａＡｓ基板 ７２ ノンドープＧａＡｓバッファ層 ７３ ノンドープＳｉＣワイドギャップバッファ層 ７４ ｎ型ＳｉＣワイドギャップキャリア供給層 ７５ ノンドープＳｉＣワイドギャップスペーサ層 ７６ ノンドープＩｎＧａＡｓチャネル層 ７７ ノンドープＳｉＣワイドギャップスペーサ層 ７８ ｎ型ＳｉＣワイドギャップショットキー層 ７９ ｎ型ＳｉＣワイドギャップオーミックコンタクト
層 ７１０ ソース電極 ７１１ ドレイン電極 ７１２ ゲート電極 ７１３ ｎ型ＧａＡＳエッチングストッパ層 ８１ 半絶縁性ＧａＡｓ基板 ８２ ノンドープＧａＡｓバッファ層 ８３ ノンドープＳｉＣワイドギャップバッファ層 ８４ ｎ型ＧａＡｓチャネル層 ８５ ｎ型オーミックコンタクト層 ８６ ソース電極 ８７ ドレイン電極 ８８ ゲート電極 ９１ 半絶縁性ＳｉＣ基板 ９２ ノンドープＳｉＣワイドギャップバッファ層 ９３ ｎ型ＧａＡｓチャネル層 ９４ ノンドープＳｉＣワイドギャップ層 ９５ ｎ型ＳｉＣワイドギャップオーミックコンタクト
層 ９６ ソース電極 ９７ ドレイン電極 ９８ ゲート電極 ９９ ｎ型ＧａＡｓエッチングストッパ層 １０１ 半絶縁性ＳｉＣｓ基板 １０３ ノンドープＳｉＣワイドギャップバッファ層 １０４ ｎ型ＳｉＣワイドギャップキャリア供給層 １０５ ノンドープＳｉＣワイドギャップスペーサ層 １０６ ノンドープＩｎＧａＡｓチャネル層 １０７ ノンドープＳｉＣワイドギャップスペーサ層 １０８ ｎ型ＳｉＣワイドギャップショットキー層 １０９ ｎ型ＳｉＣワイドギャップオーミックコンタク
ト層 １０１０ ソース電極 １０１１ ドレイン電極 １０１２ ゲート電極 １０１３ ｎ型ＧａＡｓエッチングストッパ層 １１１ サファイア基板 １１０ ＡｌＮバッファ層 １１２ ノンドープＧａＮワイドギャップバッファ層 １１３ ｎ型ＧａＡｓチャネル層 １１４ ノンドープＧａＮワイドギャップ層 １１５ ｎ型ＧａＮワイドギャップオーミックコンタク
ト層 １１６ ソース電極 １１７ ドレイン電極 １１８ ゲート電極 １１９ ｎ型ＧａＡｓエッチングストッパ層 １２１ サファイア基板 １２２ ＡｌＮバッファ層 １２３ ノンドープＧａＮワイドギャップバッファ層 １２４ ｎ型ＧａＮワイドギャップキャリア供給層 １２５ ノンドープＧａＮワイドギャップスペーサ層 １２６ ノンドープＩｎＧａＡｓチャネル層 １２７ ノンドープＧａＮワイドギャップスペーサ層 １２８ ｎ型ＧａＮワイドギャップショットキー層 １２９ ｎ型ＧａＮワイドギャップオーミックコンタク
ト層 １２１０ ソース電極 １２１１ ドレイン電極 １２１２ ゲート電極 １２１３ ｎ型ＧａＡｓエッチングストッパ層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 熊渕 康仁 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (24)
- 【請求項１】 半導体基板と、 該半導体基板の上に形成されているＩｎxＧａ1-xＡｓ活
性層（０≦ｘ≦１）と、 該活性層の上に形成されている、少なくともショットキ
ー層を含む積層構造と、を備え、該ショットキー層がワ
イドギャップ半導体層である、電界効果型半導体装置。 - 【請求項２】 前記ワイドギャップ半導体層がＡｌxＧ
ａyＩｎ1-x-yＮ層（０≦ｘ≦１、０≦ｙ≦１）である、
請求項１に記載の電界効果型半導体装置。 - 【請求項３】 前記ワイドギャップ半導体層がＳｉＣ層
である、請求項１に記載の電界効果型半導体装置。 - 【請求項４】 前記活性層がＧａＡｓ層である、請求項
１から３のいずれかに記載の電界効果型半導体装置。 - 【請求項５】 前記ワイドギャップ半導体層の上に形成
されているエッチングストッパ層をさらに備えている、
請求項１から４のいずれかに記載の電界効果型半導体装
置。 - 【請求項６】 半導体基板と、 該半導体基板の上に形成されているバッファ層と、 該バッファ層の上に形成されている、少なくともＩｎx
Ｇａ1-xＡｓ活性層（０≦ｘ≦１）を含む積層構造と、
を備え、該バッファ層がワイドギャップ半導体層であ
る、電界効果型半導体装置。 - 【請求項７】 前記ワイドギャップ半導体層がＡｌxＧ
ａyＩｎ1-x-yＮ層（０≦ｘ≦１、０≦ｙ≦１）である、
請求項６に記載の電界効果型半導体装置。 - 【請求項８】 前記ワイドギャップ半導体層がＳｉＣ層
である、請求項６に記載の電界効果型半導体装置。 - 【請求項９】 前記活性層がＧａＡｓ層である、請求項
６から８のいずれかに記載の電界効果型半導体装置。 - 【請求項１０】 前記ワイドギャップ半導体層の上に形
成されているエッチングストッパ層をさらに備えてい
る、請求項６から９のいずれかに記載の電界効果型半導
体装置。 - 【請求項１１】 半導体基板と、 該半導体基板の上に形成されているＩｎxＧａ1-xＡｓ活
性層（０≦ｘ≦１）と、 該活性層の上に形成されている、ｎ型不純物が添加され
たワイドギャップ半導体からなるキャリア供給層を少な
くとも有する積層構造と、を備える、電界効果型半導体
装置。 - 【請求項１２】 前記ワイドギャップ半導体がＡｌxＧ
ａyＩｎ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１）である、請
求項１１に記載の電界効果型半導体装置。 - 【請求項１３】 前記ワイドギャップ半導体がＳｉＣで
ある、請求項１１に記載の電界効果型半導体装置。 - 【請求項１４】 前記活性層がＧａＡｓ層である、請求
項１１から１３のいずれかに記載の電界効果型半導体装
置。 - 【請求項１５】 前記キャリア供給層の上に形成されて
いるエッチングストッパ層をさらに備えている、請求項
１１から１４のいずれかに記載の電界効果型半導体装
置。 - 【請求項１６】 半導体基板と、 該半導体基板の上に形成されているＩｎxＧａ1-xＡｓ活
性層（０≦ｘ≦１）と、 該活性層を挟むように形成されているｎ型不純物を添加
された複数のワイドギャップ半導体層を少なくとも有す
る積層構造と、を備える、電界効果型半導体装置。 - 【請求項１７】 前記複数のワイドギャップ半導体層の
それぞれがＡｌxＧａyＩｎ1-x-yＮ層（０≦ｘ≦１、０
≦ｙ≦１）である、請求項１６に記載の電界効果型半導
体装置。 - 【請求項１８】 前記複数のワイドギャップ半導体層の
それぞれがＳｉＣ層である、請求項１６に記載の電界効
果型半導体装置。 - 【請求項１９】 前記活性層がＧａＡｓ層である、請求
項１６から１８のいずれかに記載の電界効果型半導体装
置。 - 【請求項２０】 前記複数のワイドギャップ半導体層の
うちで前記活性層の上に形成されている層の上に形成さ
れているエッチングストッパ層をさらに備えている、請
求項１６から１９のいずれかに記載の電界効果型半導体
装置。 - 【請求項２１】 ＳｉＣ基板と、 該ＳｉＣ基板の上に形成されているＩｎxＧａ1-xＡｓ活
性層（０≦ｘ≦１）と、 該活性層の上に形成されている、ＳｉＣショットキー層
を少なくとも含む積層構造と、を備える、電界効果型半
導体装置。 - 【請求項２２】 前記ショットキー層の上に形成されて
いるエッチングストッパ層をさらに備えている、請求項
２１に記載の電界効果型半導体装置。 - 【請求項２３】 サファイア基板と、 該サファイア基板の上に形成されているＩｎxＧａ1-xＡ
ｓ活性層（０≦ｘ≦１）或いはＩｎxＧａ1-xＮ活性層
（０≦ｘ≦１）と、 該活性層の上に形成されている、ＡｌxＧａyＩｎ1-x-y
Ｎ（０≦ｘ≦１、０≦ｙ≦１）ショットキー層を少なく
とも含む積層構造と、を備える、電界効果型半導体装
置。 - 【請求項２４】 前記ショットキー層の上に形成されて
いるエッチングストッパ層をさらに備えている、請求項
２３に記載の電界効果型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9005085A JPH09307100A (ja) | 1996-01-16 | 1997-01-14 | 電界効果型半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP457496 | 1996-01-16 | ||
| JP8-4574 | 1996-01-16 | ||
| JP9005085A JPH09307100A (ja) | 1996-01-16 | 1997-01-14 | 電界効果型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09307100A true JPH09307100A (ja) | 1997-11-28 |
Family
ID=26338381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9005085A Withdrawn JPH09307100A (ja) | 1996-01-16 | 1997-01-14 | 電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09307100A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6498050B2 (en) | 2000-09-13 | 2002-12-24 | Kabushiki Kaisha Toshiba | Bipolar transistor, semiconductor light emitting device and semiconductor device |
| US6670687B2 (en) | 2001-06-25 | 2003-12-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having silicon carbide layer of predetermined conductivity type and module device having the same |
| JP2010245550A (ja) * | 2010-06-23 | 2010-10-28 | Fujitsu Ltd | 化合物半導体装置 |
| JP2014187385A (ja) * | 2014-06-04 | 2014-10-02 | Fujitsu Ltd | 化合物半導体装置 |
-
1997
- 1997-01-14 JP JP9005085A patent/JPH09307100A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6498050B2 (en) | 2000-09-13 | 2002-12-24 | Kabushiki Kaisha Toshiba | Bipolar transistor, semiconductor light emitting device and semiconductor device |
| US6605486B2 (en) | 2000-09-13 | 2003-08-12 | Kabushiki Kaisha Toshiba | Bipolar transistor, semiconductor light emitting device and semiconductor device |
| US6670687B2 (en) | 2001-06-25 | 2003-12-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having silicon carbide layer of predetermined conductivity type and module device having the same |
| JP2010245550A (ja) * | 2010-06-23 | 2010-10-28 | Fujitsu Ltd | 化合物半導体装置 |
| JP2014187385A (ja) * | 2014-06-04 | 2014-10-02 | Fujitsu Ltd | 化合物半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040406 |