JP3057678B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JP3057678B2 JP3057678B2 JP63164334A JP16433488A JP3057678B2 JP 3057678 B2 JP3057678 B2 JP 3057678B2 JP 63164334 A JP63164334 A JP 63164334A JP 16433488 A JP16433488 A JP 16433488A JP 3057678 B2 JP3057678 B2 JP 3057678B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はヘテロ接合に形成される二次元電子ガスを能
動層として利用する電界効果トランジスタ（２−DEGFE
T）の構造に係わり、特にその性能を向上することを可
能とするエピタキシャル層構造および電極構造に関す
る。
動層として利用する電界効果トランジスタ（２−DEGFE
T）の構造に係わり、特にその性能を向上することを可
能とするエピタキシャル層構造および電極構造に関す
る。
（従来の技術） 第５図に従来技術による2DEGFETの一例の素子断面図
を示す。図において、１は半絶縁性（S.I.）GaAs基板、
２はバッファ層を構成するノンドープGaAs層、３はキャ
リア供給層でありｎ型AlGaAs層によって構成されてい
る。GaAsバッファ層２のAlGaAs層３との界面近傍には二
次元電子ガス（2DEG）が誘起されチャネル層７を形成し
ている。AlGaAs層３の表面にはｎ型GaAs層から成るキャ
ップ層４が形成され、キャップ層４上にソース電極6aお
よびドレイン電極6bが蒸着によって形成された後、アロ
イ処理によって2DEGチャネル層７とのオーム性接触をと
ってある。また、キャップ層４を越えて形成されたリセ
ス部にはゲート電極５が形成されている。
を示す。図において、１は半絶縁性（S.I.）GaAs基板、
２はバッファ層を構成するノンドープGaAs層、３はキャ
リア供給層でありｎ型AlGaAs層によって構成されてい
る。GaAsバッファ層２のAlGaAs層３との界面近傍には二
次元電子ガス（2DEG）が誘起されチャネル層７を形成し
ている。AlGaAs層３の表面にはｎ型GaAs層から成るキャ
ップ層４が形成され、キャップ層４上にソース電極6aお
よびドレイン電極6bが蒸着によって形成された後、アロ
イ処理によって2DEGチャネル層７とのオーム性接触をと
ってある。また、キャップ層４を越えて形成されたリセ
ス部にはゲート電極５が形成されている。
（発明が解決しようとする問題点） 現在まで2DEGFETにおいては、主にゲート長の短縮と
エピタキシャル層構造の改良による特性の改善が行われ
てきたが、それも技術的限界に達しようとしており、ソ
ースやゲートにおける寄生抵抗を低減する技術が素子の
低雑音、高利得化において本質的な役割を演じる様にな
ってきた。
エピタキシャル層構造の改良による特性の改善が行われ
てきたが、それも技術的限界に達しようとしており、ソ
ースやゲートにおける寄生抵抗を低減する技術が素子の
低雑音、高利得化において本質的な役割を演じる様にな
ってきた。
もともとキャップ層はAlGaAs層の表面保護の為に設け
られていたが、n+キャップ層とリセス・ゲートの採用が
2DEGFETにおけるソース・ゲート間抵抗及びドレイン・
ゲート間抵抗の低減にも有効であることが分かってき
た。電流が全てアロイ領域を介して2DEG層に流れる（こ
れを経路P2とする）プレーナ型の2DEGFETでは、ソース
抵抗はコンタクト抵抗とソース・ゲート間の2DEG層にお
ける抵抗によって決まる。ここで、GaAs/AlGaAs系2DEGF
ETでは2DEG層のシート抵抗が1000Ω／□以上と高いた
め、プレーナ構造ではソース抵抗の低減は困難である。
第５図に示すようなキャップ層を有する2DEGFETでは、P
2だけでなく、キャップ層からAlGaAs層を越えて2DEGに
接続する電流経路（P1）が発生し、これが寄生抵抗の低
減に寄与する。経路P1の通りやすさはキャップ層のシー
ト抵抗とAlGaAs層の形成するポテンシャル・バリヤにお
けるトンネル抵抗率によって決まる。トンネル抵抗はAl
GaAs層のAl組成比とドーピング濃度および膜厚によって
決まるが、ゲート耐圧を下げる事無く、かつピンチオフ
電圧を保ったままでこれを低減することは困難である。
一方、シート抵抗はキャップ層の膜厚とキャリア濃度を
変えることによって容易に調節可能である。したがっ
て、従来は、キャップ層の厚膜化とLsgの短縮によって2
DEGFETのソース抵抗の低減が図られていた。しかしなが
ら、シート抵抗を低減するためにキャップ層を厚くする
と、ソース、ドレイン各電極から2DEGとのコンタクトを
とるための合金化を深く形成する必要が生じ、アロイ温
度が高くなり素子特性に悪影響を生じるとともに、オー
ミック・コンタクトの劣化をも招くという問題があっ
た。
られていたが、n+キャップ層とリセス・ゲートの採用が
2DEGFETにおけるソース・ゲート間抵抗及びドレイン・
ゲート間抵抗の低減にも有効であることが分かってき
た。電流が全てアロイ領域を介して2DEG層に流れる（こ
れを経路P2とする）プレーナ型の2DEGFETでは、ソース
抵抗はコンタクト抵抗とソース・ゲート間の2DEG層にお
ける抵抗によって決まる。ここで、GaAs/AlGaAs系2DEGF
ETでは2DEG層のシート抵抗が1000Ω／□以上と高いた
め、プレーナ構造ではソース抵抗の低減は困難である。
第５図に示すようなキャップ層を有する2DEGFETでは、P
2だけでなく、キャップ層からAlGaAs層を越えて2DEGに
接続する電流経路（P1）が発生し、これが寄生抵抗の低
減に寄与する。経路P1の通りやすさはキャップ層のシー
ト抵抗とAlGaAs層の形成するポテンシャル・バリヤにお
けるトンネル抵抗率によって決まる。トンネル抵抗はAl
GaAs層のAl組成比とドーピング濃度および膜厚によって
決まるが、ゲート耐圧を下げる事無く、かつピンチオフ
電圧を保ったままでこれを低減することは困難である。
一方、シート抵抗はキャップ層の膜厚とキャリア濃度を
変えることによって容易に調節可能である。したがっ
て、従来は、キャップ層の厚膜化とLsgの短縮によって2
DEGFETのソース抵抗の低減が図られていた。しかしなが
ら、シート抵抗を低減するためにキャップ層を厚くする
と、ソース、ドレイン各電極から2DEGとのコンタクトを
とるための合金化を深く形成する必要が生じ、アロイ温
度が高くなり素子特性に悪影響を生じるとともに、オー
ミック・コンタクトの劣化をも招くという問題があっ
た。
本発明は、このような問題を解決するために、コンタ
クト抵抗が増大しても、低いソース抵抗を現実しうる2D
EGFET構造を提供するものである。
クト抵抗が増大しても、低いソース抵抗を現実しうる2D
EGFET構造を提供するものである。
（問題点を解決するための手段） 本発明の電界効果トランジスタは、ノンドープGaAs層
及びｎ型不純物がドープされたAlGaAs層及びｎ型GaAs層
とがこの順で隣接配置され、該ノンドープGaAs層におけ
るAlGaAs層との界面近傍に２次元電子ガス層が形成され
た電界効果トランジスタにおいて、前記ｎ型GaAs層のシ
ート電子濃度が５×1012cm-2以上であり、ソース電極と
ゲート電極の間隔が0.1μｍ以上0.5μｍ以下であること
を特徴とする。
及びｎ型不純物がドープされたAlGaAs層及びｎ型GaAs層
とがこの順で隣接配置され、該ノンドープGaAs層におけ
るAlGaAs層との界面近傍に２次元電子ガス層が形成され
た電界効果トランジスタにおいて、前記ｎ型GaAs層のシ
ート電子濃度が５×1012cm-2以上であり、ソース電極と
ゲート電極の間隔が0.1μｍ以上0.5μｍ以下であること
を特徴とする。
または、ノンドープGaAs層及びｎ型不純物がドープさ
れたAlGaAs層及びｎ型GaAs層とがこの順で隣接配置さ
れ、該ノンドープGaAs層におけるAlGaAs層との界面近傍
に２次元電子ガス層が形成された電界効果トランジスタ
において、前記ｎ型GaAs層のシート電子濃度が１×1013
cm-2以上であり、ソース電極とゲート電極の間隔が0.1
μｍ以上0.5μｍ以下であることを特徴とする。
れたAlGaAs層及びｎ型GaAs層とがこの順で隣接配置さ
れ、該ノンドープGaAs層におけるAlGaAs層との界面近傍
に２次元電子ガス層が形成された電界効果トランジスタ
において、前記ｎ型GaAs層のシート電子濃度が１×1013
cm-2以上であり、ソース電極とゲート電極の間隔が0.1
μｍ以上0.5μｍ以下であることを特徴とする。
（作用） 経路P1はアロイ領域を流れる経路P2と並列接続されて
いるため、経路P1の抵抗を経路P2より十分に低く出来れ
ば、ソース抵抗はアロイ領域におけるコンタクト抵抗に
無関係に決まるようになる。本発明はこのような原理に
基づいて、コンタクトの良否に関わらず2DEGFETのソー
ス抵抗が決まるようにするものである。
いるため、経路P1の抵抗を経路P2より十分に低く出来れ
ば、ソース抵抗はアロイ領域におけるコンタクト抵抗に
無関係に決まるようになる。本発明はこのような原理に
基づいて、コンタクトの良否に関わらず2DEGFETのソー
ス抵抗が決まるようにするものである。
経路P2の抵抗は2DEGチャネル層における抵抗がソース
・ゲート間隔（Lsg）に比例する為、Lsgと共に増加す
る。一方、経路P1における抵抗はキャップ層を水平に
（ソース・ドレイン方向に）流れるときの抵抗成分とAl
GaAsバリヤ層をトンネルするときの抵抗成分によって決
まると考えられる。Lsgが小さいときはトンネル電流が
流れる面積が狭くP1の抵抗が非常に大きくなり、ソース
抵抗は経路P2によって決まる。Lsgが大きい時にはトン
ネル抵抗は小さくなるため、キャップ層のシート抵抗が
十分に低ければシートの抵抗の高い（〜1000Ω／□）経
路P2は流れにくくなり、ソース抵抗は主に経路P1によっ
て決まる様になる。
・ゲート間隔（Lsg）に比例する為、Lsgと共に増加す
る。一方、経路P1における抵抗はキャップ層を水平に
（ソース・ドレイン方向に）流れるときの抵抗成分とAl
GaAsバリヤ層をトンネルするときの抵抗成分によって決
まると考えられる。Lsgが小さいときはトンネル電流が
流れる面積が狭くP1の抵抗が非常に大きくなり、ソース
抵抗は経路P2によって決まる。Lsgが大きい時にはトン
ネル抵抗は小さくなるため、キャップ層のシート抵抗が
十分に低ければシートの抵抗の高い（〜1000Ω／□）経
路P2は流れにくくなり、ソース抵抗は主に経路P1によっ
て決まる様になる。
以上のような定性的考察から、ソース抵抗が経路P2に
あまり依存しなくなるためには、キャップ層におけるシ
ート抵抗を十分に低くすること、Lsgをある程度長くと
ることが重要になることが分かる。
あまり依存しなくなるためには、キャップ層におけるシ
ート抵抗を十分に低くすること、Lsgをある程度長くと
ることが重要になることが分かる。
（実施例） 第１図に本発明の実施例の2DEGFETの素子断面図を示
す。図において、１はS.I.GaAs基板、２はバッファ層を
構成するノンドープGaAs層、３はキャリア供給層であり
ドナー濃度が３×1018cm-3、膜厚20nmのｎ型Al0.3Ga0.7
As層によって構成されている。GaAsバッファ層２のAlGa
As層３との界面近傍には二次元電子ガス（2DEG）が誘起
されチャネル層７を形成している。AlGaAs層３の表面に
は電子濃度か２×1018cm-3であるn+GaAs層から成るキャ
ップ層４が形成され、キャップ層４上にソース電極6aお
よびドレイン電極6bが蒸着によって形成された後、アロ
イ処理によって2DEGチャネル層７とのオーム性接触をと
ってある。また、キャップ層４を越えて形成されたリセ
ス部にはゲート電極５が形成されている。このような素
子においてキャップ層厚およびソース・ゲート間隔を変
えたときのソース抵抗を解析することによって、ソース
抵抗がアロイ領域におけるコンタクト抵抗にあまり依存
しなくなるための条件を求めた。
す。図において、１はS.I.GaAs基板、２はバッファ層を
構成するノンドープGaAs層、３はキャリア供給層であり
ドナー濃度が３×1018cm-3、膜厚20nmのｎ型Al0.3Ga0.7
As層によって構成されている。GaAsバッファ層２のAlGa
As層３との界面近傍には二次元電子ガス（2DEG）が誘起
されチャネル層７を形成している。AlGaAs層３の表面に
は電子濃度か２×1018cm-3であるn+GaAs層から成るキャ
ップ層４が形成され、キャップ層４上にソース電極6aお
よびドレイン電極6bが蒸着によって形成された後、アロ
イ処理によって2DEGチャネル層７とのオーム性接触をと
ってある。また、キャップ層４を越えて形成されたリセ
ス部にはゲート電極５が形成されている。このような素
子においてキャップ層厚およびソース・ゲート間隔を変
えたときのソース抵抗を解析することによって、ソース
抵抗がアロイ領域におけるコンタクト抵抗にあまり依存
しなくなるための条件を求めた。
この2DEGFETにおけるソース・ゲート間の寄生抵抗は
第２図に示すような等価回路によって表される。図にお
いてキャップ層４の抵抗要素と2DEGチャネル層７の抵抗
要素がトンネル抵抗を表す抵抗要素によって接続されて
いる。バリヤ層３を貫くトンネル電流と2DEG濃度の電圧
依存性を解析することによってこれらの抵抗要素は決め
られる。ソース電極とキャップ層間のコンタクトの良好
さを示す性能指数であるコンタクト抵抗率（pc1）及
び、ソース電極と2DEG間のコンタクトの良好さを示す性
能指数であるコンタクト抵抗率（pc2）はパラメータと
して与えた。
第２図に示すような等価回路によって表される。図にお
いてキャップ層４の抵抗要素と2DEGチャネル層７の抵抗
要素がトンネル抵抗を表す抵抗要素によって接続されて
いる。バリヤ層３を貫くトンネル電流と2DEG濃度の電圧
依存性を解析することによってこれらの抵抗要素は決め
られる。ソース電極とキャップ層間のコンタクトの良好
さを示す性能指数であるコンタクト抵抗率（pc1）及
び、ソース電極と2DEG間のコンタクトの良好さを示す性
能指数であるコンタクト抵抗率（pc2）はパラメータと
して与えた。
このような等価回路モデルに基づいて計算されたソー
ス抵抗とLsgとの関係を第３図に示す。キャップ層厚を
０から10,25,50,100nmまで変えて計算することによっ
て、キャップ層におけるシート電子濃度を０から２×10
13cm-2まで変えたときのソース抵抗の変化を求めた。pc
1は１×10-7Ω・cm2、pc2は１×10-6Ω・cm2に固定して
ある。Lsg＝０におけるソース抵抗値はアロイ領域にお
けるコンタクト抵抗（Rc2）を表す。Rc2はpc2とチャネ
ル抵抗によって決まり、ここでは0.33Ω・cmである。キ
ャップ中のシート電子濃度が０の時はソース抵抗は経路
P2のみで決まるため、ソース抵抗はLsgに比例して直線
的に増加するが、シート電子濃度が５×1012cm-2におい
てソース抵抗は速やかに減少し、さらに高濃度化しても
ソース抵抗の減少は飽和する傾向を示す。従って、経路
P1の抵抗を十分に低減するには５×1012cm-2程度以上の
キャップ電子濃度が必要になる。
ス抵抗とLsgとの関係を第３図に示す。キャップ層厚を
０から10,25,50,100nmまで変えて計算することによっ
て、キャップ層におけるシート電子濃度を０から２×10
13cm-2まで変えたときのソース抵抗の変化を求めた。pc
1は１×10-7Ω・cm2、pc2は１×10-6Ω・cm2に固定して
ある。Lsg＝０におけるソース抵抗値はアロイ領域にお
けるコンタクト抵抗（Rc2）を表す。Rc2はpc2とチャネ
ル抵抗によって決まり、ここでは0.33Ω・cmである。キ
ャップ中のシート電子濃度が０の時はソース抵抗は経路
P2のみで決まるため、ソース抵抗はLsgに比例して直線
的に増加するが、シート電子濃度が５×1012cm-2におい
てソース抵抗は速やかに減少し、さらに高濃度化しても
ソース抵抗の減少は飽和する傾向を示す。従って、経路
P1の抵抗を十分に低減するには５×1012cm-2程度以上の
キャップ電子濃度が必要になる。
次に、キャップ層を50nm（シート電子濃度は１×1013
cm-2）に固定してコンタクト抵抗率pc1,pc2を変えて同
様な計算を実行した。第４図にアロイ領域のコンタクト
抵抗率pc2を１×10-7から１×10-5Ω・cm2まで変化させ
たときのソース抵抗とLsgとの関係を示す。キャップ層
におけるコンタクト抵抗率（pc1）はpc2の10分の１と仮
定した。pc2を変えることでコンタクト抵抗Rc2は0.1か
ら0.33、1.1Ω・mmまで変化しているにも拘らず、Lsgが
0.2μｍ以上の領域ではソース抵抗の変化は0.2Ω・mm以
内に抑えられている。なお、pc2＝１×10-5Ω・cm2を除
けば、Lsgは0.1μｍ以上であればソース抵抗の変化は小
さい。ここでpc2＝１×10-5Ω・cm2の場合、Lsgの増加
と共にソース抵抗が減少している領域が見られるが、こ
れはLsgの増加によるトンネル抵抗の減少がシート抵抗
の増加を上回ったためである。このようにキャップ層中
の電子濃度を５×1012cm-2cm以上とすると共にLsgを0.1
μｍ以上にすることによって、コンタクト抵抗率が２桁
変化したときでもソース抵抗の変化を約0.2Ω・mm以下
に抑えることが可能になる。
cm-2）に固定してコンタクト抵抗率pc1,pc2を変えて同
様な計算を実行した。第４図にアロイ領域のコンタクト
抵抗率pc2を１×10-7から１×10-5Ω・cm2まで変化させ
たときのソース抵抗とLsgとの関係を示す。キャップ層
におけるコンタクト抵抗率（pc1）はpc2の10分の１と仮
定した。pc2を変えることでコンタクト抵抗Rc2は0.1か
ら0.33、1.1Ω・mmまで変化しているにも拘らず、Lsgが
0.2μｍ以上の領域ではソース抵抗の変化は0.2Ω・mm以
内に抑えられている。なお、pc2＝１×10-5Ω・cm2を除
けば、Lsgは0.1μｍ以上であればソース抵抗の変化は小
さい。ここでpc2＝１×10-5Ω・cm2の場合、Lsgの増加
と共にソース抵抗が減少している領域が見られるが、こ
れはLsgの増加によるトンネル抵抗の減少がシート抵抗
の増加を上回ったためである。このようにキャップ層中
の電子濃度を５×1012cm-2cm以上とすると共にLsgを0.1
μｍ以上にすることによって、コンタクト抵抗率が２桁
変化したときでもソース抵抗の変化を約0.2Ω・mm以下
に抑えることが可能になる。
また、Lsgが0.5μｍ以上では、ソース抵抗の絶対値が
大きくなり過ぎるため、Lsgとしては、0.1μｍ以上0.5
μｍ以下とするのが望ましい。
大きくなり過ぎるため、Lsgとしては、0.1μｍ以上0.5
μｍ以下とするのが望ましい。
以上の実施例では通常のGaAs/AlGaAs系2DEGFETを用い
て本発明を説明したが、本発明はGaInAs/AlGaAs歪格子
系等の他の材料系やヘテロ接合を用いたMIS（金属−絶
縁膜−半導体）FET等の他の材料を有するFETにも適用可
能である。
て本発明を説明したが、本発明はGaInAs/AlGaAs歪格子
系等の他の材料系やヘテロ接合を用いたMIS（金属−絶
縁膜−半導体）FET等の他の材料を有するFETにも適用可
能である。
（発明の効果） 以上の発明の詳細な説明から明らかなように、本発明
によれば、キャップ層中の電子濃度を５×1012cm-2以上
とすると共にLsgを0.1μｍ以上にすることによって、コ
ンタクトが大幅な劣化したときでもソース抵抗の増大を
小さく抑えることができるので、2DEGFETの素子特性を
より向上することが可能になる。
によれば、キャップ層中の電子濃度を５×1012cm-2以上
とすると共にLsgを0.1μｍ以上にすることによって、コ
ンタクトが大幅な劣化したときでもソース抵抗の増大を
小さく抑えることができるので、2DEGFETの素子特性を
より向上することが可能になる。
第１図は本発明による実施例の素子構造断面図、第２図
は実施例におけるソース抵抗の等価回路図、第３図と第
４図は2DEGFETのソース抵抗（計算値）とソース・ゲー
ト間距離との関係を示す図、第５図は従来技術による2D
EGFETの一例の素子構造断面図である。 図において、 １はS.I.GaAs基板、２はノンドープGaAs層、３はｎ型Al
GaAs層、４はｎ型GaAsキャップ層、５はゲート電極、6a
はソース電極、6bはドレイン電極、７は2DEGチャネル
層、A,A′はアロイ領域、 である。
は実施例におけるソース抵抗の等価回路図、第３図と第
４図は2DEGFETのソース抵抗（計算値）とソース・ゲー
ト間距離との関係を示す図、第５図は従来技術による2D
EGFETの一例の素子構造断面図である。 図において、 １はS.I.GaAs基板、２はノンドープGaAs層、３はｎ型Al
GaAs層、４はｎ型GaAsキャップ層、５はゲート電極、6a
はソース電極、6bはドレイン電極、７は2DEGチャネル
層、A,A′はアロイ領域、 である。
Claims (2)
- 【請求項１】ノンドープGaAs層及びｎ型不純物がドープ
されたAlGaAs層及びｎ型GaAs層とがこの順で隣接配置さ
れ、該ノンドープGaAs層におけるAlGaAs層との界面近傍
に２次元電子ガス層が形成された電界効果トランジスタ
において、前記ｎ型GaAs層のシート電子濃度が５×1012
cm-2以上であり、ソース電極とゲート電極の間隔が0.1
μｍ以上0.5μｍ以下であることを特徴とする電界効果
トランジスタ。 - 【請求項２】ノンドープGaAs層及びｎ型不純物がドープ
されたAlGaAs層及びｎ型GaAs層とがこの順で隣接配置さ
れ、該ノンドープGaAs層におけるAlGaAs層との界面近傍
に２次元電子ガス層が形成された電界効果トランジスタ
において、前記ｎ型GaAs層のシート電子濃度が１×1013
cm-2以上であり、ソース電極とゲート電極の間隔が0.1
μｍ以上0.5μｍ以下であることを特徴とする電界効果
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63164334A JP3057678B2 (ja) | 1988-06-30 | 1988-06-30 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63164334A JP3057678B2 (ja) | 1988-06-30 | 1988-06-30 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0212928A JPH0212928A (ja) | 1990-01-17 |
| JP3057678B2 true JP3057678B2 (ja) | 2000-07-04 |
Family
ID=15791198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63164334A Expired - Fee Related JP3057678B2 (ja) | 1988-06-30 | 1988-06-30 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3057678B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5925275A (ja) * | 1982-08-02 | 1984-02-09 | Nippon Telegr & Teleph Corp <Ntt> | 高移動度電界効果トランジスタ |
| JPS59123271A (ja) * | 1982-12-28 | 1984-07-17 | Fujitsu Ltd | 化合物半導体装置の製造方法 |
| JPS6239072A (ja) * | 1985-08-14 | 1987-02-20 | Sony Corp | 半導体装置の製造方法 |
-
1988
- 1988-06-30 JP JP63164334A patent/JP3057678B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0212928A (ja) | 1990-01-17 |
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