JP2855775B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電界効果トランジスタに関し、特にヘテロ接
合に生成される２次元電子ガスを能動層として利用する
電界効果トランジスタ（2DEGFET）に関する。
合に生成される２次元電子ガスを能動層として利用する
電界効果トランジスタ（2DEGFET）に関する。
第３図は従来技術による2DEGFETの一例の素子の断面
図である。このような素子は、例えば、ヘンダースン
（Henderson）らによってアイ・イー・イー・イー・エ
レクトロン・デバイス・レターズ（IEEE Electron De
vice Letters）第EDL−７巻，第12号,649頁,1986年に
報告されている。同図において、１はS.I.GaAsからなる
半絶縁性基板、２はノンドープGaAsからなるバッファ
層、３はInGaAsからなるノンドープチャネル層、４はキ
ャリア供給層でありｎ型AlGaAsにより構成されている。
ノンドープチャネル層３におけるキャリア供給層４との
界面近傍には、２次元電子ガス（2DEG）が誘起されチャ
ネル層を形成している。キャリア供給層４上には、ソー
ス電極6,ドレイン電極７が蒸着により形成されて2DEGチ
ャネル層とオーム性接触をとってあるとともに、ゲート
電極５が形成されている。
図である。このような素子は、例えば、ヘンダースン
（Henderson）らによってアイ・イー・イー・イー・エ
レクトロン・デバイス・レターズ（IEEE Electron De
vice Letters）第EDL−７巻，第12号,649頁,1986年に
報告されている。同図において、１はS.I.GaAsからなる
半絶縁性基板、２はノンドープGaAsからなるバッファ
層、３はInGaAsからなるノンドープチャネル層、４はキ
ャリア供給層でありｎ型AlGaAsにより構成されている。
ノンドープチャネル層３におけるキャリア供給層４との
界面近傍には、２次元電子ガス（2DEG）が誘起されチャ
ネル層を形成している。キャリア供給層４上には、ソー
ス電極6,ドレイン電極７が蒸着により形成されて2DEGチ
ャネル層とオーム性接触をとってあるとともに、ゲート
電極５が形成されている。
第３図に示した2DEGFETのノンドープチャネル層３に
おける伝導帯のポテンシャルプロファイル（ソース−ド
レイン方向）を、第４図に示す。この図から解るよう
に、チャネル中では低電界で電子のドリフト速度が低電
界移動度（μ０）と電界（Ｅ）との積で決まるオーム性
領域と、電子速度が一定値（Vsat）になる速度飽和領域
とが形成される。オーム性領域では電子のドリフト速度
が低いため、オーム性領域が長いほど遮断周波数（ft）
は低下する。
おける伝導帯のポテンシャルプロファイル（ソース−ド
レイン方向）を、第４図に示す。この図から解るよう
に、チャネル中では低電界で電子のドリフト速度が低電
界移動度（μ０）と電界（Ｅ）との積で決まるオーム性
領域と、電子速度が一定値（Vsat）になる速度飽和領域
とが形成される。オーム性領域では電子のドリフト速度
が低いため、オーム性領域が長いほど遮断周波数（ft）
は低下する。
FETにおいては、ドレイン雑音電流（id）とゲート雑
音電流（ig）との間にキャパシティブな相関があるた
め、両者が打ち消し合う。これがFETが低雑音素子てあ
る主な理由であると考えられている。スタッツ（Stat
z）らがアイ・イー・イー・イー・トランザクションズ
・オン・エレクトロン・デバイス（IEEE Transactions
on Electron Devices），第ED−21号,549頁，（197
4年）に報告したように、idとigとが打ち消し合う効果
はオーム性領域の長い素子では弱められる。これは以下
のような理由である。オーム性領域に発生する雑音電荷
Δｑ（ｘ）はｘとともに符号が反転する。一方、雑音電
流Δid（ｘ）の符号はｘに依存しない。そのため、オー
ム性領域から発生する雑音に伴うidとigとの相関： は小さるなる。ここで、 は角周波数,Lgはゲート長である。一方、速度飽和領域
では、Δid（ｘ）＝vsatΔｑ（ｘ）が成り立つので、
（１）の積分には打ち消し合う項は現われず、idとigと
の間には完全な相関が成り立つ。即ち、オーム性領域が
長い素子ではftが低下するだけでなく、ドレイン雑音と
ゲート雑音との相関が低下するために、雑音指数が増加
してしまう。
音電流（ig）との間にキャパシティブな相関があるた
め、両者が打ち消し合う。これがFETが低雑音素子てあ
る主な理由であると考えられている。スタッツ（Stat
z）らがアイ・イー・イー・イー・トランザクションズ
・オン・エレクトロン・デバイス（IEEE Transactions
on Electron Devices），第ED−21号,549頁，（197
4年）に報告したように、idとigとが打ち消し合う効果
はオーム性領域の長い素子では弱められる。これは以下
のような理由である。オーム性領域に発生する雑音電荷
Δｑ（ｘ）はｘとともに符号が反転する。一方、雑音電
流Δid（ｘ）の符号はｘに依存しない。そのため、オー
ム性領域から発生する雑音に伴うidとigとの相関： は小さるなる。ここで、 は角周波数,Lgはゲート長である。一方、速度飽和領域
では、Δid（ｘ）＝vsatΔｑ（ｘ）が成り立つので、
（１）の積分には打ち消し合う項は現われず、idとigと
の間には完全な相関が成り立つ。即ち、オーム性領域が
長い素子ではftが低下するだけでなく、ドレイン雑音と
ゲート雑音との相関が低下するために、雑音指数が増加
してしまう。
ゲート長とキャリア供給層厚の比（アスペクト比）が
10程度の通常の2DEGFETでは、オーム性領域長のゲート
長に対する割合（L1/Lg）は0.5〜0.7程度であることが
知られている。このように、従来の2DEGFETではL1/Lgが
比較的大きいことが素子の低雑音化における障害となっ
ていた。
10程度の通常の2DEGFETでは、オーム性領域長のゲート
長に対する割合（L1/Lg）は0.5〜0.7程度であることが
知られている。このように、従来の2DEGFETではL1/Lgが
比較的大きいことが素子の低雑音化における障害となっ
ていた。
本発明の目的は、チャネル層に変更を加えることによ
り、オーム性領域長のゲート長に対する割合を低下さ
せ、雑音指数の一層の低減を可能にする2DEGFET構造を
提供することにある。
り、オーム性領域長のゲート長に対する割合を低下さ
せ、雑音指数の一層の低減を可能にする2DEGFET構造を
提供することにある。
本発明に依れば、ノンドープチャネル層とｎ型不純物
がドープされたキャリア供給層が積層され、ソース，ド
レイン，ゲートの各電極が設けられた電界効果トランジ
スタにおいて、ノンドープチャネル層はその実効的な電
子親和力がソースからドレインに向かうにしたがって増
大するような面内構造に依って形成されることを特徴と
する電界効果トランジスタが得られ、 更に、かかる電界効果トランジスタにおいて、ノンド
ープチャネル層を形成する面内構造が電子親和力χ１を
有する第１半導体領域と電子親和力χ２（χ１〈χ２）
を有する第２半導体領域とが交互に隣接配置された面内
超格子構造から形成され、χ２はキャリア供給層におけ
る電子親和力χ３より大きいと共に、面内超格子を形成
する第２半導体領域の第１半導体領域に対する割合がソ
ースからドレインに向かうにしたがって大きくなること
を特徴とする電界効果トランジスタが得られる。
がドープされたキャリア供給層が積層され、ソース，ド
レイン，ゲートの各電極が設けられた電界効果トランジ
スタにおいて、ノンドープチャネル層はその実効的な電
子親和力がソースからドレインに向かうにしたがって増
大するような面内構造に依って形成されることを特徴と
する電界効果トランジスタが得られ、 更に、かかる電界効果トランジスタにおいて、ノンド
ープチャネル層を形成する面内構造が電子親和力χ１を
有する第１半導体領域と電子親和力χ２（χ１〈χ２）
を有する第２半導体領域とが交互に隣接配置された面内
超格子構造から形成され、χ２はキャリア供給層におけ
る電子親和力χ３より大きいと共に、面内超格子を形成
する第２半導体領域の第１半導体領域に対する割合がソ
ースからドレインに向かうにしたがって大きくなること
を特徴とする電界効果トランジスタが得られる。
オーム性領域はチャネルに沿った電界強度が速度飽和
の臨界電界（Esat）より小さい領域である。したがっ
て、オーム性領域長のゲート長に対する割合を低下させ
るためには、チャネルに沿って電子を加速する方向に内
部電界を与えてやればよい。即ち、ソースからドレイン
に向かうにしたがって実効的な電子親和力が増加するよ
うな構造にすればよい。これを実現するには、例えば、
チャネル層として電子親和力の異なる材料からなる面内
超格子を用い、電子親和力の大きい材料からなる領域
（量子井戸）の超格子方向の幅をソースからドレインに
向かうにしたがって大きくしてやればよい。なぜなら
ば、超格子における実効的な伝導帯の底は量子井戸にお
ける電子の基底状態に位置すると考えられ、電子の基底
準位はソースからドレインに向かって量子井戸幅の大き
くなるにしたがって低下してくるからである。このこと
は、電子親和力の大きい領域の電子親和力の小さい領域
に対する割合がソースからドレインに向かって漸増する
ものと解釈することもできる。このような面内超格子層
をチャネルとして用いることによって、電子を加速する
ような内部電界が発生し、オーム性領域のゲート長に対
する割合が低下するため、ftが上昇するとともに、ドレ
イン雑音とゲート雑音とが効率的に相殺されるようにな
り、素子の一層の低雑音化が可能となる。
の臨界電界（Esat）より小さい領域である。したがっ
て、オーム性領域長のゲート長に対する割合を低下させ
るためには、チャネルに沿って電子を加速する方向に内
部電界を与えてやればよい。即ち、ソースからドレイン
に向かうにしたがって実効的な電子親和力が増加するよ
うな構造にすればよい。これを実現するには、例えば、
チャネル層として電子親和力の異なる材料からなる面内
超格子を用い、電子親和力の大きい材料からなる領域
（量子井戸）の超格子方向の幅をソースからドレインに
向かうにしたがって大きくしてやればよい。なぜなら
ば、超格子における実効的な伝導帯の底は量子井戸にお
ける電子の基底状態に位置すると考えられ、電子の基底
準位はソースからドレインに向かって量子井戸幅の大き
くなるにしたがって低下してくるからである。このこと
は、電子親和力の大きい領域の電子親和力の小さい領域
に対する割合がソースからドレインに向かって漸増する
ものと解釈することもできる。このような面内超格子層
をチャネルとして用いることによって、電子を加速する
ような内部電界が発生し、オーム性領域のゲート長に対
する割合が低下するため、ftが上昇するとともに、ドレ
イン雑音とゲート雑音とが効率的に相殺されるようにな
り、素子の一層の低雑音化が可能となる。
あるいは、面内構造としてチャネル層の組成を徐々に
変ることにより、実効的に電子親和力がドレインに向か
うにしたがって増加する構造とすることができる。
変ることにより、実効的に電子親和力がドレインに向か
うにしたがって増加する構造とすることができる。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の2DEGFETの素子断面模式
図である。同図において、1,2,4,5,6,7は第３図におけ
るものと同じものを意味している。31は面内超構造層で
あり、ソース電極６下のノンドープGaAs領域31a,ゲート
電極５直下のノンドープGaAs/ノンドープIn0.2Ga0.8As
面内超格子領域31b,およびドレイン電極７直下のノンド
ープIn0.2Ga0.8As領域31cから構成されている。本実施
例の特長は、ノンドープInGaAsチャネル層を面内超構造
層31に置き換えたことにある。
図である。同図において、1,2,4,5,6,7は第３図におけ
るものと同じものを意味している。31は面内超構造層で
あり、ソース電極６下のノンドープGaAs領域31a,ゲート
電極５直下のノンドープGaAs/ノンドープIn0.2Ga0.8As
面内超格子領域31b,およびドレイン電極７直下のノンド
ープIn0.2Ga0.8As領域31cから構成されている。本実施
例の特長は、ノンドープInGaAsチャネル層を面内超構造
層31に置き換えたことにある。
このような素子は以下の様にして作製される。S.I.Ga
As基板１上に、次のようなエピタキシャル層構造を成長
する。各層の構造は以下のとうりである。
As基板１上に、次のようなエピタキシャル層構造を成長
する。各層の構造は以下のとうりである。
バッファ層2:ノンドープGaAs, 膜厚１μｍ、 面内超構造層31:ノンドープGaAs/ノンドープIn0.2Ga0.8
As,膜厚100Å、層31の細部構造はソースからドレインに
向かう方向に次のように形成されている： ここで、InGaAsとGaAsとは格子定数が異なるが、面内
超格子層31をミスフィット転移の起る基板面に垂直な方
向の臨界膜厚（約150Å）以下にすることにより、弾性
歪が格子不整を緩和する歪格子層となり、良好な界面が
形成されることが知られている。ｎ型AlGaAsのキャリア
供給層４上にソース電極６およびドレイン電極７を蒸着
により形成後、アロイ処理によりオーム性接触をとる。
また、ｎ型AlGaAsのキャリア供給層４上には、ゲート電
極５が形成される。
As,膜厚100Å、層31の細部構造はソースからドレインに
向かう方向に次のように形成されている： ここで、InGaAsとGaAsとは格子定数が異なるが、面内
超格子層31をミスフィット転移の起る基板面に垂直な方
向の臨界膜厚（約150Å）以下にすることにより、弾性
歪が格子不整を緩和する歪格子層となり、良好な界面が
形成されることが知られている。ｎ型AlGaAsのキャリア
供給層４上にソース電極６およびドレイン電極７を蒸着
により形成後、アロイ処理によりオーム性接触をとる。
また、ｎ型AlGaAsのキャリア供給層４上には、ゲート電
極５が形成される。
第１図に示した本実施例のチャネル層である面内超構
造層31における電界印加時の伝導帯のポテンシャルプロ
ファイル（ソース−ドレイン方向）を第２図に示す。こ
こで、面内超格子31bにおけるｉ番目のInGaAs層内に形
成される電子の基底準位E1 (i)は、InGaAs層の幅をL1と
すると、以下のように表わされる。
造層31における電界印加時の伝導帯のポテンシャルプロ
ファイル（ソース−ドレイン方向）を第２図に示す。こ
こで、面内超格子31bにおけるｉ番目のInGaAs層内に形
成される電子の基底準位E1 (i)は、InGaAs層の幅をL1と
すると、以下のように表わされる。
ここで、ｑは電子電荷,m＊は電子有効質量，πは円周
率,2πｈはプランク定数である。ソースからドレインに
向かうにしたがってLiは増加するため、E1 (i)は低下す
る。そのため、実効的な電子親和力は面内超格子領域内
でGaAsの値からInGaAsの値に向かって漸増する。この電
子親和力の面内変化が電子を加速するような内部電界を
生じ、チャネル中の速度飽和領域のゲート超に対する割
合を増加する。その結果、〔作用〕の項で述べたような
理由で素子の一層の低雑音化が可能となる。
率,2πｈはプランク定数である。ソースからドレインに
向かうにしたがってLiは増加するため、E1 (i)は低下す
る。そのため、実効的な電子親和力は面内超格子領域内
でGaAsの値からInGaAsの値に向かって漸増する。この電
子親和力の面内変化が電子を加速するような内部電界を
生じ、チャネル中の速度飽和領域のゲート超に対する割
合を増加する。その結果、〔作用〕の項で述べたような
理由で素子の一層の低雑音化が可能となる。
本実施例では、AlGaAs/InGaAs系2DEGFETを用いたが、
本発明は勿論、通常のAlGaAs/GaAs系やAlGaAs/GaInAs系
等の他の材料系の2DEGEFTにも適用可能である。
本発明は勿論、通常のAlGaAs/GaAs系やAlGaAs/GaInAs系
等の他の材料系の2DEGEFTにも適用可能である。
また、本実施例では面内超格子を用いて実効的な電子
親和力がソースからドレインに向かうにしたがって増大
するようにしたが、これはチャネルとしてInxGa1-xAsを
用いてソースからドレインに向かて例えばｘ＝０〜0.2
というようにInの組成比を連続的に変ることによっても
実現可能である。
親和力がソースからドレインに向かうにしたがって増大
するようにしたが、これはチャネルとしてInxGa1-xAsを
用いてソースからドレインに向かて例えばｘ＝０〜0.2
というようにInの組成比を連続的に変ることによっても
実現可能である。
以上述べたように本発明は、2DEGFETにおいて、実効
的な電子親和力がソースからドレインに向かって漸増す
るように、チャネルとして面内超格子層を用いることに
より、速度飽和領域長のゲート長に対する割合が増加
し、f1が上昇するとともに、ドレイン雑音とゲート雑音
とが効果的に相殺されるようになり、素子の一層の低雑
音化が可能になる。
的な電子親和力がソースからドレインに向かって漸増す
るように、チャネルとして面内超格子層を用いることに
より、速度飽和領域長のゲート長に対する割合が増加
し、f1が上昇するとともに、ドレイン雑音とゲート雑音
とが効果的に相殺されるようになり、素子の一層の低雑
音化が可能になる。
第１図は本発明の一実施例の素子断面模式図、第２図は
本発明の一実施例におけるソース・ドレイン間における
チャネルのポテンシャルエネルギー模式図、第３図は従
来の技術による一実施例の素子断面模式図、第４図は従
来例におけるソース・ドレイン間におけるチャネルのポ
テンシャルエネルギー模式図である。 １……半絶縁性基板、２……バッファ層、３……ノンド
ープチャネル層、４……キャリア供給層、５……ゲート
電極、６……ソース電極、７……ドレイン電極、31……
面内超構造層、31a……ノンドープGaAs領域、31b……ノ
ンドープInGaAs/ノンドープGaAs面内超格子領域、31c…
…ノンドープInGaAs領域。
本発明の一実施例におけるソース・ドレイン間における
チャネルのポテンシャルエネルギー模式図、第３図は従
来の技術による一実施例の素子断面模式図、第４図は従
来例におけるソース・ドレイン間におけるチャネルのポ
テンシャルエネルギー模式図である。 １……半絶縁性基板、２……バッファ層、３……ノンド
ープチャネル層、４……キャリア供給層、５……ゲート
電極、６……ソース電極、７……ドレイン電極、31……
面内超構造層、31a……ノンドープGaAs領域、31b……ノ
ンドープInGaAs/ノンドープGaAs面内超格子領域、31c…
…ノンドープInGaAs領域。
Claims (2)
- 【請求項１】ノンドープチャネル層とｎ型不純物がドー
プされたキャリア供給層とが積層され、ソース，ドレイ
ン，ゲートの各電極が設けられた電界効果トランジスタ
において、 前記ノンドープチャネル層における実効的な電子親和力
がソースからドレインに向うにしたがって増大する面内
構造に依って形成されていることを特徴とする電界効果
トランジスタ。 - 【請求項２】請求項１記載の電界効果トランジスタにお
いて、 前記ノンドープチャネル層を形成する前記面内構造が、
第１の電子親和力を有する第１半導体領域，並びに前記
第１の電子親和力より大きくかつ前記キャリア供給層に
おける第３の電子親和力より大きな第２の電子親和力を
有する第２半導体領域が交互に隣接配置された面内超格
子構造から形成され、 前記面内超格子構造を形成する前記第２半導体領域の前
記第１半導体領域に対する割合が、ソースからドレイン
に向かうにしたがって大きくなることを特徴とする電界
効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10494690A JP2855775B2 (ja) | 1990-04-20 | 1990-04-20 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10494690A JP2855775B2 (ja) | 1990-04-20 | 1990-04-20 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH043942A JPH043942A (ja) | 1992-01-08 |
| JP2855775B2 true JP2855775B2 (ja) | 1999-02-10 |
Family
ID=14394261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10494690A Expired - Fee Related JP2855775B2 (ja) | 1990-04-20 | 1990-04-20 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2855775B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011159794A (ja) * | 2010-02-01 | 2011-08-18 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその作製法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3361135B2 (ja) * | 1991-12-20 | 2003-01-07 | テキサス インスツルメンツ インコーポレイテツド | 量子効果論理ユニットとその製造方法 |
| US5323020A (en) * | 1992-12-22 | 1994-06-21 | International Business Machines Corporation | High performance MESFET with multiple quantum wells |
| JP3283668B2 (ja) * | 1993-11-17 | 2002-05-20 | 富士通株式会社 | 半導体装置 |
-
1990
- 1990-04-20 JP JP10494690A patent/JP2855775B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011159794A (ja) * | 2010-02-01 | 2011-08-18 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその作製法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH043942A (ja) | 1992-01-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |