JPH043942A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH043942A JPH043942A JP10494690A JP10494690A JPH043942A JP H043942 A JPH043942 A JP H043942A JP 10494690 A JP10494690 A JP 10494690A JP 10494690 A JP10494690 A JP 10494690A JP H043942 A JPH043942 A JP H043942A
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- 230000005684 electric field Effects 0.000 claims abstract description 10
- 239000004065 semiconductor Substances 0.000 claims description 8
- 230000000694 effects Effects 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 12
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 abstract description 6
- 230000007423 decrease Effects 0.000 description 6
- 239000000463 material Substances 0.000 description 4
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 3
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- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタに関し、特にヘテロ接合
に生成される２次元電子ガスを能動層として利用する電
界効果トランジスタ（２ＤＥＧＦＥＴ）に関する。
に生成される２次元電子ガスを能動層として利用する電
界効果トランジスタ（２ＤＥＧＦＥＴ）に関する。
第３図は従来技術による２ＤＥＧＦＥＴの一例の素子の
断面図である。このような素子は、例えば、ヘンダース
ン（Ｈｅｎｄｅｒｓｏｎ）らによってアイ・イー・イー
・イー・エレクトロン、デバイス・レターズ（ＩＥＥＥ
ＥｌｅｃｔｒｏｎＤｅｖｉｃｅ Ｌｅｔｔｅｒｓ
）第ＥＤＬ−７巻、第１２号、６４９頁、１９８６年に
報告されている。同図において、１はＳ、１．ＧａＡｓ
からなる半絶縁性基板、２はノンドープＧａＡｓからな
るバッファ層、３はＩ ｎＧａＡｓからなるノンドープ
チャネル層、４はキャリア供給層でありｎ型ＡｌＧａＡ
ｓにより構成されている。ノンドープチャネル層３にお
けるキャリア供給層４との界面近傍には、２次元電子ガ
ス（２ＤＥＧ）が誘起されチャネル層を形成している。
断面図である。このような素子は、例えば、ヘンダース
ン（Ｈｅｎｄｅｒｓｏｎ）らによってアイ・イー・イー
・イー・エレクトロン、デバイス・レターズ（ＩＥＥＥ
ＥｌｅｃｔｒｏｎＤｅｖｉｃｅ Ｌｅｔｔｅｒｓ
）第ＥＤＬ−７巻、第１２号、６４９頁、１９８６年に
報告されている。同図において、１はＳ、１．ＧａＡｓ
からなる半絶縁性基板、２はノンドープＧａＡｓからな
るバッファ層、３はＩ ｎＧａＡｓからなるノンドープ
チャネル層、４はキャリア供給層でありｎ型ＡｌＧａＡ
ｓにより構成されている。ノンドープチャネル層３にお
けるキャリア供給層４との界面近傍には、２次元電子ガ
ス（２ＤＥＧ）が誘起されチャネル層を形成している。
キャリア供給層４上には、ソース電極６．ドレイン電極
７が蒸着により形成されて２ＤＥＧチャネル層とオーム
性接触をとっであるとともに、ゲート電極５が形成され
ている。
７が蒸着により形成されて２ＤＥＧチャネル層とオーム
性接触をとっであるとともに、ゲート電極５が形成され
ている。
第３図に示した２ＤＥＧＦＥＴのノンドープチャネル層
３における伝導帯のポテンシャルプロファイル（ソース
−トレイン方向）を、第４図に示す。この図から解るよ
うに、チャネル中では低電界で電子のドリフト速度が低
電界移動度（μ。）と電界（Ｅ）との積で決まるオーム
性領域と、電子速度が一定値（Ｖｓａｔ）になる速度飽
和領域とか形成される。オーム性領域では電子のドリフ
ト速度か低いため、オーム性領域が長いほど遮断周波数
（ｆｔ’）は低下する。
３における伝導帯のポテンシャルプロファイル（ソース
−トレイン方向）を、第４図に示す。この図から解るよ
うに、チャネル中では低電界で電子のドリフト速度が低
電界移動度（μ。）と電界（Ｅ）との積で決まるオーム
性領域と、電子速度が一定値（Ｖｓａｔ）になる速度飽
和領域とか形成される。オーム性領域では電子のドリフ
ト速度か低いため、オーム性領域が長いほど遮断周波数
（ｆｔ’）は低下する。
ＦＥＴにおいては、トレイン雑音電流〈１ｄ）とゲート
雑音電流（ｉ３）との間にキャパシティブな相関がある
ため、両者が打ち消し合う。これがＦＥＴが低雑音素子
である主な理由であると考えられている。スタッブ（Ｓ
ｔａｔｚ）らがアイ・イー・イー・イー・トランザクシ
ョンズ・オン・エレクトロン・デバイス（ＩＥＥＥ
Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅ Ｉ ｅ
ｃ ｔ ｒ ｏ ｎＤｅｖｉｃｅｓ）、第ＥＤ−２１
号、５４９頁（１９７４年）に報告したように、ｉｄと
１６とか打ち消し合う効果はオーム性領域の長い素子で
は弱められる。これは以下のような理由である。
雑音電流（ｉ３）との間にキャパシティブな相関がある
ため、両者が打ち消し合う。これがＦＥＴが低雑音素子
である主な理由であると考えられている。スタッブ（Ｓ
ｔａｔｚ）らがアイ・イー・イー・イー・トランザクシ
ョンズ・オン・エレクトロン・デバイス（ＩＥＥＥ
Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅ Ｉ ｅ
ｃ ｔ ｒ ｏ ｎＤｅｖｉｃｅｓ）、第ＥＤ−２１
号、５４９頁（１９７４年）に報告したように、ｉｄと
１６とか打ち消し合う効果はオーム性領域の長い素子で
は弱められる。これは以下のような理由である。
オーム性領域に発生する雑音電荷Ａｑ （ｘ）はＸとと
もに符号が反転する。一方、雑音電流／１ｄ（ｘ）の符
号はＸに依存しない。そのため、オーム性領域から発生
する雑音に伴うｉｄと１８との相関： は小さるなる。ここで、ｊ ＝、／”Ｔ 、 ωは角周
波数Ｌ８はゲート長である。一方、速度飽和領域では、
Ａ ｉ ｄ（ｘ） ＝Ｖ、ａｔａｑ （ｘ）が成り立つ
ので、（１）の積分には打ち消し合う項は現われず、ｉ
ｄと１８との間には完全な相関が成り立つ。即ち、オー
ム性領域が長い素子ではｆｔが低下するたけでなく、ド
レイン雑音とゲート雑音との相関が低下するために、雑
音指数が増加してしまう。
もに符号が反転する。一方、雑音電流／１ｄ（ｘ）の符
号はＸに依存しない。そのため、オーム性領域から発生
する雑音に伴うｉｄと１８との相関： は小さるなる。ここで、ｊ ＝、／”Ｔ 、 ωは角周
波数Ｌ８はゲート長である。一方、速度飽和領域では、
Ａ ｉ ｄ（ｘ） ＝Ｖ、ａｔａｑ （ｘ）が成り立つ
ので、（１）の積分には打ち消し合う項は現われず、ｉ
ｄと１８との間には完全な相関が成り立つ。即ち、オー
ム性領域が長い素子ではｆｔが低下するたけでなく、ド
レイン雑音とゲート雑音との相関が低下するために、雑
音指数が増加してしまう。
ゲート長とキャリア供給層厚の比（アスペクト比）が１
０程度の通常の２ＤＥＧＦＥＴでは、オーム性領域長の
ゲート長に対する割合（Ｌ１／Ｌ、）は０．５〜０．７
程度であることが知られている。このように、従来の２
ＤＥＧＦＥＴではＬ１／Ｌ、が比較的大きいことが素子
の低雑音化における障害となっていた。
０程度の通常の２ＤＥＧＦＥＴでは、オーム性領域長の
ゲート長に対する割合（Ｌ１／Ｌ、）は０．５〜０．７
程度であることが知られている。このように、従来の２
ＤＥＧＦＥＴではＬ１／Ｌ、が比較的大きいことが素子
の低雑音化における障害となっていた。
本発明の目的は、チャネル層に変更を加えることにより
、オーム性領域長のゲート長に対する割合を低下させ、
雑音指数の一層の低減を可能にする２ＤＥＧＦＥＴ構造
を提供することにある。
、オーム性領域長のゲート長に対する割合を低下させ、
雑音指数の一層の低減を可能にする２ＤＥＧＦＥＴ構造
を提供することにある。
本発明に依れば、ノンドープチャネル層とｎ型不純物か
ドープされたキャリア供給層が積層され、ソース、ドレ
イン、ゲートの各電極が設けられた電界効果トランジス
タにおいて、ノンドープチャネル層はその実効的な電子
親和力がソースからドレインに向かうにしたがって増大
するような面内構造に依って形成されることを特徴とす
る電界効果トランジスタが得られ、 更に、かかる電界効果トランジスタにおいて、ノンドー
プチャネル層を形成する面内構造が電子親和力χ１を有
する第１半導体領域と電子親和力χ２ （χ１ 〈χ２
）を有する第２半導体領域とが交互に隣接配置された面
内超格子構造から形成され、χ２はキャリア供給層にお
ける電子親和力χ、より大きいと共に、面内超格子を形
成する第２半導体領域の第１半導体領域に対する割合が
ソースからドレインに向かうにしたがって大きくなるこ
とを特徴とする電界効果トランジスタが得られる。
ドープされたキャリア供給層が積層され、ソース、ドレ
イン、ゲートの各電極が設けられた電界効果トランジス
タにおいて、ノンドープチャネル層はその実効的な電子
親和力がソースからドレインに向かうにしたがって増大
するような面内構造に依って形成されることを特徴とす
る電界効果トランジスタが得られ、 更に、かかる電界効果トランジスタにおいて、ノンドー
プチャネル層を形成する面内構造が電子親和力χ１を有
する第１半導体領域と電子親和力χ２ （χ１ 〈χ２
）を有する第２半導体領域とが交互に隣接配置された面
内超格子構造から形成され、χ２はキャリア供給層にお
ける電子親和力χ、より大きいと共に、面内超格子を形
成する第２半導体領域の第１半導体領域に対する割合が
ソースからドレインに向かうにしたがって大きくなるこ
とを特徴とする電界効果トランジスタが得られる。
オーム性領域はチャネルに沿った電界強度が速度飽和の
臨界電界（Ｅ３ａｔ）より小さい領域である。したがっ
て、オーム性領域長のゲート長に対する割合を低下させ
るためには、チャネルに沿って電子を加速する方向に内
部電界を与えてやればよい。即ち、ソースからドレイン
に向かうにしたがって実効的な電子親和力が増加するよ
うな構造にすればよい。これを実現するには、例えば、
チャネル層として電子親和力の異なる材料からなる面内
超格子を用い、電子親和力の大きい材料からなる領域（
量子井戸）の超格子方向の幅をソースからドレインに向
かうにしたがって大きくしてやればよい。なぜならば、
超格子における実効的な伝導帯の底は量子井戸における
電子の基底状態に位置すると考えられ、電子の基底準位
はソースからトレインに向かって量子井戸幅の大きくな
るにしたかって低下してくるからである。このことは、
電子親和力の大きい領域の電子親和力の小さい領域に対
する割合がソースからドレインに向かって漸増するもの
と解釈することもできる。このような面内超格子層をチ
ャネルとして用いることによって、電子を加速するよう
な内部電界が発生し、オーム性領域のゲート長に対する
割合が低下するため、ｆｔが上昇するとともに、ドレイ
ン雑音とゲート雑音とが効率的に相殺されるようになり
、素子の一層の低雑音化が可能となる。
臨界電界（Ｅ３ａｔ）より小さい領域である。したがっ
て、オーム性領域長のゲート長に対する割合を低下させ
るためには、チャネルに沿って電子を加速する方向に内
部電界を与えてやればよい。即ち、ソースからドレイン
に向かうにしたがって実効的な電子親和力が増加するよ
うな構造にすればよい。これを実現するには、例えば、
チャネル層として電子親和力の異なる材料からなる面内
超格子を用い、電子親和力の大きい材料からなる領域（
量子井戸）の超格子方向の幅をソースからドレインに向
かうにしたがって大きくしてやればよい。なぜならば、
超格子における実効的な伝導帯の底は量子井戸における
電子の基底状態に位置すると考えられ、電子の基底準位
はソースからトレインに向かって量子井戸幅の大きくな
るにしたかって低下してくるからである。このことは、
電子親和力の大きい領域の電子親和力の小さい領域に対
する割合がソースからドレインに向かって漸増するもの
と解釈することもできる。このような面内超格子層をチ
ャネルとして用いることによって、電子を加速するよう
な内部電界が発生し、オーム性領域のゲート長に対する
割合が低下するため、ｆｔが上昇するとともに、ドレイ
ン雑音とゲート雑音とが効率的に相殺されるようになり
、素子の一層の低雑音化が可能となる。
あるいは、面内構造としてチャネル層の組成を徐々に変
ることにより、実効的に電子親和力がドレインに向かう
にしたがって増加する構造とすることができる。
ることにより、実効的に電子親和力がドレインに向かう
にしたがって増加する構造とすることができる。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の２ＤＥＧＦＥＴの素子断面
模式図である。同図において、１，２゜４．５，６．７
は第３図におけるものと同じものを意味している。３１
は面内超構造層であり、ソース電極６下のノンドープＧ
ａＡｓ領域３１ａゲート電極５直下のノンドープＧａＡ
ｓ／ノンドープＩ ｎｏ、２ Ｇ ａｏ、Ｂ Ａ Ｓ面
内超格子領域３１ｂおよびドレイン電極７直下のノンド
ープＩｎＯ，２Ｇ ａ（１，Ｂ Ａ Ｓ領域３１ｃから
構成されている。本実施例の特長は、ノンドープＩ ｎ
ＧａＡｓチャネル層を面内超構造層３１に置き換えたこ
とにある。
模式図である。同図において、１，２゜４．５，６．７
は第３図におけるものと同じものを意味している。３１
は面内超構造層であり、ソース電極６下のノンドープＧ
ａＡｓ領域３１ａゲート電極５直下のノンドープＧａＡ
ｓ／ノンドープＩ ｎｏ、２ Ｇ ａｏ、Ｂ Ａ Ｓ面
内超格子領域３１ｂおよびドレイン電極７直下のノンド
ープＩｎＯ，２Ｇ ａ（１，Ｂ Ａ Ｓ領域３１ｃから
構成されている。本実施例の特長は、ノンドープＩ ｎ
ＧａＡｓチャネル層を面内超構造層３１に置き換えたこ
とにある。
このような素子は以下の様にして作製される。
Ｓ、１．ＧａＡｓ基板１上に、次のようなエピタキシャ
ル層構造を成長する。各層の構造は以下のとうりである
。
ル層構造を成長する。各層の構造は以下のとうりである
。
バッファ層２：ノンドープＧａＡｓ。
膜厚１μｍ、
面内超構造層３１：ノンドープＧａＡｓ／ノンドープＩ
ｎｏ、２ Ｇ ａＱ８Ａ ｓ 、膜厚１００人、層３
１の細部構造はソースからドレインに向かう方向に次の
ように形成されている： （材料） （幅） Ｇ ａ Ａ ｓ ： ３１
ａＩｎＧａＡｓ ２０人 二３１ｃ、キャ
リア供給層４：ｎ型Ａ １．）、２ Ｇａ（，８Ａｓ〈
ドーピング濃度３×１０１８／ｃｍ３）膜厚３００人。
ｎｏ、２ Ｇ ａＱ８Ａ ｓ 、膜厚１００人、層３
１の細部構造はソースからドレインに向かう方向に次の
ように形成されている： （材料） （幅） Ｇ ａ Ａ ｓ ： ３１
ａＩｎＧａＡｓ ２０人 二３１ｃ、キャ
リア供給層４：ｎ型Ａ １．）、２ Ｇａ（，８Ａｓ〈
ドーピング濃度３×１０１８／ｃｍ３）膜厚３００人。
ここで、Ｔ ｎＧａＡｓとＧ ａ Ａ ｓとは格子定数
が異なるか、面内超格子層３１をミスフィツト転移の起
る基板面に垂直な方向の臨界膜厚く約１５０人）以下に
することにより、弾性歪が格子不整を緩和する歪格子層
となり、良好な界面が形成されることが知られている。
が異なるか、面内超格子層３１をミスフィツト転移の起
る基板面に垂直な方向の臨界膜厚く約１５０人）以下に
することにより、弾性歪が格子不整を緩和する歪格子層
となり、良好な界面が形成されることが知られている。
ｎ型ＡｌＧａＡｓのキャリア供給層４上にソース電極６
およびドレイン電極７を蒸着により形成後、アロイ処理
によりオーム性接触をとる。また、ｎ型ＡｌＧａＡｓの
キャリア供給層４上には、ゲート電極５が形成される。
およびドレイン電極７を蒸着により形成後、アロイ処理
によりオーム性接触をとる。また、ｎ型ＡｌＧａＡｓの
キャリア供給層４上には、ゲート電極５が形成される。
第１図に示した本実施例のチャネル層である面内超構造
層３１における電界印加時の伝導帯のポテンシャルプロ
ファイル（ソース−ドレイン方向）を第２図に示す。こ
こで、面内超格子３１ｂにおける】番目のＩ ｎＧａＡ
ｓ層内に形成される電子の基底準位Ｅ、 （口は、Ｉ
ｎＧａＡｓ層の幅をり、とすると、以下のように表わさ
れる。
層３１における電界印加時の伝導帯のポテンシャルプロ
ファイル（ソース−ドレイン方向）を第２図に示す。こ
こで、面内超格子３１ｂにおける】番目のＩ ｎＧａＡ
ｓ層内に形成される電子の基底準位Ｅ、 （口は、Ｉ
ｎＧａＡｓ層の幅をり、とすると、以下のように表わさ
れる。
ここで、ｑは電子電荷 ｍＮは電子有効質量、πは円周
率、２π６はブランク定数である。ソースからドレイン
に向かうにしたがってり、は増加するため、Ｅ１口ゝは
低下する。そのため、実効的な電子親和力は面内超格子
領域内でＧａＡｓの値からＩ ｎＧａＡｓの値に向かっ
て漸増する。この電子親和力の面内変化が電子を加速す
るような内部電界を生じ、チャネル中の速度飽和領域の
ゲート超に対する割合を増加する。その結果、〔作用〕
の項て述へたような理由で素子の一層の低雑音化が可能
となる。
率、２π６はブランク定数である。ソースからドレイン
に向かうにしたがってり、は増加するため、Ｅ１口ゝは
低下する。そのため、実効的な電子親和力は面内超格子
領域内でＧａＡｓの値からＩ ｎＧａＡｓの値に向かっ
て漸増する。この電子親和力の面内変化が電子を加速す
るような内部電界を生じ、チャネル中の速度飽和領域の
ゲート超に対する割合を増加する。その結果、〔作用〕
の項て述へたような理由で素子の一層の低雑音化が可能
となる。
本実施例ては、ＡｌＧａＡｓ／Ｉ ｎＧａＡｓ系２ＤＥ
ＧＦＥＴを用いたが、本発明は勿論、通常のＡ Ｉ Ｇ
ａ Ａ ｓ ／ Ｇ ａ Ａ ｓ系やＡ Ｉ ＧａＡ
ｓ／Ｇａ Ｉ ｎＡｓ系等の他の材料系の２ＤＥＧＦＥ
Ｔにも適用可能である。
ＧＦＥＴを用いたが、本発明は勿論、通常のＡ Ｉ Ｇ
ａ Ａ ｓ ／ Ｇ ａ Ａ ｓ系やＡ Ｉ ＧａＡ
ｓ／Ｇａ Ｉ ｎＡｓ系等の他の材料系の２ＤＥＧＦＥ
Ｔにも適用可能である。
また、本実施例では面内超格子を用いて実効的な電子親
和力かソースからドレインに向かうにしたがって増大す
るようにしたが、これはチャネルとしてＩｎ、Ｇａ１□
Ａｓを用いてソースからトレインに向かて例えばｘ＝Ｏ
〜０．２というようにＩｎの組成比を連続的に変ること
によっても実現可能である。
和力かソースからドレインに向かうにしたがって増大す
るようにしたが、これはチャネルとしてＩｎ、Ｇａ１□
Ａｓを用いてソースからトレインに向かて例えばｘ＝Ｏ
〜０．２というようにＩｎの組成比を連続的に変ること
によっても実現可能である。
以上述べたように本発明は、２ＤＥＧＦＥＴにおいて、
実効的な電子親和力がソースからドレインに向かって漸
増するように、チャネルとして面内超格子層を用いるこ
とにより、速度飽和領域長のゲート長に対する割合が増
加し、ｆ、が上昇するとともに、トレイン雑音とゲート
雑音とが効果的に相殺されるようになり、素子の一層の
低雑音化が可能になる。
実効的な電子親和力がソースからドレインに向かって漸
増するように、チャネルとして面内超格子層を用いるこ
とにより、速度飽和領域長のゲート長に対する割合が増
加し、ｆ、が上昇するとともに、トレイン雑音とゲート
雑音とが効果的に相殺されるようになり、素子の一層の
低雑音化が可能になる。
３１・・・面内超構造層、３１ａ・・・ノンドープＧａ
Ａｓ領域、３ ｌ ｂ−・・ノンドープＩ ｎＧａＡｓ
／ノンドープＧａＡｓ面内超格子領域、３１ｃ・・・ノ
ンドープＩ ｎＧａＡｓ領域。
Ａｓ領域、３ ｌ ｂ−・・ノンドープＩ ｎＧａＡｓ
／ノンドープＧａＡｓ面内超格子領域、３１ｃ・・・ノ
ンドープＩ ｎＧａＡｓ領域。
Claims (1)
- 【特許請求の範囲】 １、ノンドープチャネル層とｎ型不純物がドープされた
キャリア供給層とが積層され、ソース、ドレイン、ゲー
トの各電極が設けられた電界効果トランジスタにおいて
、 前記ノンドープチャネル層における実効的な電子親和力
がソースからドレインに向うにしたがって増大する面内
構造に依って形成されていることを特徴とする電界効果
トランジスタ。 ２、請求項１記載の電界効果トランジスタにおいて、 前記ノンドープチャネル層を形成する前記面内構造が、
第１の電子親和力を有する第１半導体領域、並びに前記
第１の電子親和力より大きくかつ前記キャリア供給層に
おける第３の電子親和力より大きな第２の電子親和力を
有する第２半導体領域が交互に隣接配置された面内超格
子構造から形成され、 前記面内超格子構造を形成する前記第２半導体領域の前
記第１半導体領域に対する割合が、ソースからドレイン
に向かうにしたがって大きくなることを特徴とする電界
効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10494690A JP2855775B2 (ja) | 1990-04-20 | 1990-04-20 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10494690A JP2855775B2 (ja) | 1990-04-20 | 1990-04-20 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH043942A true JPH043942A (ja) | 1992-01-08 |
| JP2855775B2 JP2855775B2 (ja) | 1999-02-10 |
Family
ID=14394261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10494690A Expired - Fee Related JP2855775B2 (ja) | 1990-04-20 | 1990-04-20 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2855775B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0607729A2 (en) * | 1992-12-22 | 1994-07-27 | International Business Machines Corporation | High performance MESFET with multiple quantum wells |
| US5523585A (en) * | 1993-11-17 | 1996-06-04 | Fujitsu Limited | Semiconductor device having a superlattice structure |
| US5783840A (en) * | 1991-12-20 | 1998-07-21 | Texas Instruments Incorporated | Universal quantum dot logic cell |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5505697B2 (ja) * | 2010-02-01 | 2014-05-28 | 日本電信電話株式会社 | 半導体装置およびその作製法 |
-
1990
- 1990-04-20 JP JP10494690A patent/JP2855775B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5783840A (en) * | 1991-12-20 | 1998-07-21 | Texas Instruments Incorporated | Universal quantum dot logic cell |
| EP0607729A2 (en) * | 1992-12-22 | 1994-07-27 | International Business Machines Corporation | High performance MESFET with multiple quantum wells |
| EP0607729A3 (en) * | 1992-12-22 | 1995-02-22 | Ibm | High performance MESFET with multiple quantum wells. |
| JPH07211891A (ja) * | 1992-12-22 | 1995-08-11 | Internatl Business Mach Corp <Ibm> | 電界効果型トランジスタ |
| US5523585A (en) * | 1993-11-17 | 1996-06-04 | Fujitsu Limited | Semiconductor device having a superlattice structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2855775B2 (ja) | 1999-02-10 |
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