JPH0212928A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH0212928A JPH0212928A JP16433488A JP16433488A JPH0212928A JP H0212928 A JPH0212928 A JP H0212928A JP 16433488 A JP16433488 A JP 16433488A JP 16433488 A JP16433488 A JP 16433488A JP H0212928 A JPH0212928 A JP H0212928A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はへテロ接合に形成される二次元電子ガスを能動
層として利用する電界効果トランジスタ（２−ＤＥＣＦ
ＥＴ）の構造に係わり、特にその性能を向上することを
可能とするエピタキシャル層構造および電極構造に関す
る。
層として利用する電界効果トランジスタ（２−ＤＥＣＦ
ＥＴ）の構造に係わり、特にその性能を向上することを
可能とするエピタキシャル層構造および電極構造に関す
る。
（従来の技術）
第５図に従来技術による２ＤＥＧＦＥＴの一例の素子断
面図を示す。図において、１は半絶縁性（Ｓ。
面図を示す。図において、１は半絶縁性（Ｓ。
１、 ）ＧａＡｓ基板、２はバッファ層を構成するノン
ドープＧａＡｓ層、３はキャリア供給層でありｎ型Ａｌ
ＧａＡｓ層によって構成されている。ＧａＡｓバッファ
層２のＡｌＧａＡｓ層３との界面近傍には二次元−子ガ
ス（２ＤＥＧ）が誘起されチャネル層７を形成している
。
ドープＧａＡｓ層、３はキャリア供給層でありｎ型Ａｌ
ＧａＡｓ層によって構成されている。ＧａＡｓバッファ
層２のＡｌＧａＡｓ層３との界面近傍には二次元−子ガ
ス（２ＤＥＧ）が誘起されチャネル層７を形成している
。
ＡｌＧａＡｓ層３の表面にはｎ型ＧａＡｓ層から成るキ
ャップ層４が形成され、キャップ層４上にソース電極６
ａおよびドレイン電極６ｂが蒸着によって形成された後
、アロイ処理によって２ＤＥＧチャネル層７とのオーム
性接触をとっである。また、キャップ層４を越えて形成
されたリセス部にはゲート電極５が形成されている。
ャップ層４が形成され、キャップ層４上にソース電極６
ａおよびドレイン電極６ｂが蒸着によって形成された後
、アロイ処理によって２ＤＥＧチャネル層７とのオーム
性接触をとっである。また、キャップ層４を越えて形成
されたリセス部にはゲート電極５が形成されている。
（発明が解決しようとする問題点）
現在まで２ＤＥＧＦＥＴにおいては、主にゲート長の短
縮とエピタキシャル層構造の改良による特性の改善が行
われてきたが、それも技術的限界に達しようとしており
、ソースやゲートにおける寄生抵抗を低減する技術が素
子の低雑音、高利得化において本質的な役割を演じる様
になってきた。
縮とエピタキシャル層構造の改良による特性の改善が行
われてきたが、それも技術的限界に達しようとしており
、ソースやゲートにおける寄生抵抗を低減する技術が素
子の低雑音、高利得化において本質的な役割を演じる様
になってきた。
もともとキャップ層はＡｌＧａＡｓ層の表面保護の為に
設けられていたが、ｎ＋キャッ、プ層とリセス・ゲート
の採用が２ＤＥＧＦＥＴにおけるソース・ゲート間抵抗
及びドレイン・ゲート間抵抗の低減にも有効であること
が分かってきた。電流が全てアロイ領域を介して２ＤＥ
Ｇ層に流れる（これを経路Ｐ２とする）プレーナ型の２
ＤＥＧＦＥＴでは、ソース抵抗はコンタクト抵抗とソー
ス・ゲート間の２ＤＥＧ層における抵抗によって決まる
。ここで、ＧａＡｓ／ＡｌＧａＡｓ系２ＤＥＧＦＥＴで
は２ＤＥＧ層のシート抵抗が１０００Ω１口以上と高い
ため、プレーナ構造ではソース抵抗の低減は困難である
。第５図に示すようなキャップ層を有する２ＤＥＧＦＥ
Ｔでは、Ｐ２だけでなく、キャップ層からＡｌＧａＡｓ
層を越えて２ＤＥＣに接続する電流経路（Ｐｏ）が発生
し、これが寄生抵抗の低減に寄与する。経路Ｐ１の通り
やすさはキャップ層のシート抵抗とＡｌＧａＡｓ層の形
成するポテンシャル・バリヤにおけるトンネル抵抗率に
よって決まる。トンネル抵抗はＡｌＧａＡｓ層のＡ１組
成比とドーピング濃度および膜厚によって決まるが、ゲ
ート耐圧を下げる事無く、かつピンチオフ電圧を保った
ままでこれを低減することは困難である。一方、シート
抵抗はキャップ層の膜厚とキャリア濃度を変えることに
よって容易に調節可能である。したがって、従来は、キ
ャップ層の厚膜化とＬｓｇの短縮によって２ＤＥＧＦＥ
Ｔのソース抵抗の低減が図られていた。しかしながら、
シート抵抗を低減するためにキャップ層を厚くすると、
ソース、ドレイン各電極から２ＤＥＧとのコンタクトを
とるための合金化を深く形成する必要が生じ、アロイ温
度が高くなり素子特性に悪影響を生じるとともに、オー
ミック・コンタクトの劣化をも招くという問題があった
。
設けられていたが、ｎ＋キャッ、プ層とリセス・ゲート
の採用が２ＤＥＧＦＥＴにおけるソース・ゲート間抵抗
及びドレイン・ゲート間抵抗の低減にも有効であること
が分かってきた。電流が全てアロイ領域を介して２ＤＥ
Ｇ層に流れる（これを経路Ｐ２とする）プレーナ型の２
ＤＥＧＦＥＴでは、ソース抵抗はコンタクト抵抗とソー
ス・ゲート間の２ＤＥＧ層における抵抗によって決まる
。ここで、ＧａＡｓ／ＡｌＧａＡｓ系２ＤＥＧＦＥＴで
は２ＤＥＧ層のシート抵抗が１０００Ω１口以上と高い
ため、プレーナ構造ではソース抵抗の低減は困難である
。第５図に示すようなキャップ層を有する２ＤＥＧＦＥ
Ｔでは、Ｐ２だけでなく、キャップ層からＡｌＧａＡｓ
層を越えて２ＤＥＣに接続する電流経路（Ｐｏ）が発生
し、これが寄生抵抗の低減に寄与する。経路Ｐ１の通り
やすさはキャップ層のシート抵抗とＡｌＧａＡｓ層の形
成するポテンシャル・バリヤにおけるトンネル抵抗率に
よって決まる。トンネル抵抗はＡｌＧａＡｓ層のＡ１組
成比とドーピング濃度および膜厚によって決まるが、ゲ
ート耐圧を下げる事無く、かつピンチオフ電圧を保った
ままでこれを低減することは困難である。一方、シート
抵抗はキャップ層の膜厚とキャリア濃度を変えることに
よって容易に調節可能である。したがって、従来は、キ
ャップ層の厚膜化とＬｓｇの短縮によって２ＤＥＧＦＥ
Ｔのソース抵抗の低減が図られていた。しかしながら、
シート抵抗を低減するためにキャップ層を厚くすると、
ソース、ドレイン各電極から２ＤＥＧとのコンタクトを
とるための合金化を深く形成する必要が生じ、アロイ温
度が高くなり素子特性に悪影響を生じるとともに、オー
ミック・コンタクトの劣化をも招くという問題があった
。
本発明は、このような問題を解決するために、コンタク
ト抵抗が増大しても、低いソース抵抗を実現しうる２Ｄ
ＥＧＦＥＴ構造を提供するものである。
ト抵抗が増大しても、低いソース抵抗を実現しうる２Ｄ
ＥＧＦＥＴ構造を提供するものである。
（問題点を解決するための手段）
本発明によれば、ノンドープＧａＡｓ層及びｎ型不純物
がドープされたＡｌＧａＡｓ層及びｎ型ＧａＡｓ層とが
この順で隣接配置され、該ノンドープＧａＡｓ層におけ
るＡｌＧａＡｓ層との界面近傍に２次元電子ガス層が形
成される電界効果トランジスタにおいて、前記ｎ型Ｇａ
Ａｓ層におけるシート電子濃度が５ Ｘ １０１２ｃｍ
−２以上とするとともに、ソース電極とゲート電極の間
隔を０．１１１ｍ以上とすることを特徴とする電界効果
トランジスタが得られる。
がドープされたＡｌＧａＡｓ層及びｎ型ＧａＡｓ層とが
この順で隣接配置され、該ノンドープＧａＡｓ層におけ
るＡｌＧａＡｓ層との界面近傍に２次元電子ガス層が形
成される電界効果トランジスタにおいて、前記ｎ型Ｇａ
Ａｓ層におけるシート電子濃度が５ Ｘ １０１２ｃｍ
−２以上とするとともに、ソース電極とゲート電極の間
隔を０．１１１ｍ以上とすることを特徴とする電界効果
トランジスタが得られる。
（作用）
経路Ｐはアロイ領域を流れる経路Ｐ２と並列接続されて
いるため、経路Ｐの抵抗を経路Ｐ２より十分に低く出来
れば、ソース抵抗はアロイ領域におけるコンタクト抵抗
に無関係に決まるようになる。
いるため、経路Ｐの抵抗を経路Ｐ２より十分に低く出来
れば、ソース抵抗はアロイ領域におけるコンタクト抵抗
に無関係に決まるようになる。
本発明はこのような原理に基づいて、コンタクトの良否
に関わらず２ＤＥＧＦＥＴのソース抵抗が決まるように
するものである。
に関わらず２ＤＥＧＦＥＴのソース抵抗が決まるように
するものである。
経路Ｐ２の抵抗は２ＤＥＧチャネル層における抵抗がソ
ース・ゲート間隔（Ｌｓｇ）に比例する為、Ｌｓｇと共
に増加する。一方、経路Ｐ１における抵抗はキャップ層
を水平に（ソース・ドレイン方向に）流れるときの抵抗
成分とＡｌＧａＡｓバリヤ層をトンネルするときの抵抗
成分によって決まると考えられる。Ｌｓｇが小さいとき
はトンネル電流が流れる面積が狭くＰ□の抵抗が非常に
大きくなり、ソース抵抗は経路Ｐ２によって決まる。Ｌ
ｓｇが大きい時にはトンネル抵抗は小さくなるため、キ
ャップ層のシート抵抗が十分に低ければシートの抵抗の
高い（〜１０００Ω／Ｄ）経路Ｐ２は流れにくくなり、
ソース抵抗は主に経路Ｐ０によって決まる様になる。
ース・ゲート間隔（Ｌｓｇ）に比例する為、Ｌｓｇと共
に増加する。一方、経路Ｐ１における抵抗はキャップ層
を水平に（ソース・ドレイン方向に）流れるときの抵抗
成分とＡｌＧａＡｓバリヤ層をトンネルするときの抵抗
成分によって決まると考えられる。Ｌｓｇが小さいとき
はトンネル電流が流れる面積が狭くＰ□の抵抗が非常に
大きくなり、ソース抵抗は経路Ｐ２によって決まる。Ｌ
ｓｇが大きい時にはトンネル抵抗は小さくなるため、キ
ャップ層のシート抵抗が十分に低ければシートの抵抗の
高い（〜１０００Ω／Ｄ）経路Ｐ２は流れにくくなり、
ソース抵抗は主に経路Ｐ０によって決まる様になる。
以上のような定性的考察から、ソース抵抗が経路Ｐ２に
あまり依存しなくなるためには、キャップ層におけるシ
ート抵抗を十分に低くすること、Ｌｓｇをある程度長く
とることか重要になることが分かる。
あまり依存しなくなるためには、キャップ層におけるシ
ート抵抗を十分に低くすること、Ｌｓｇをある程度長く
とることか重要になることが分かる。
（実施例）
第１図に本発明の実施例の２ＤＥＧＦＥＴの素子断面図
を示す。図において、１はＳ、１．ＧａＡｓ基板、２は
バッファ層を構成するノンドープＧａＡｓ層、３はキャ
リア供給層でありドナー濃度が３Ｘ１０１８ｃｍ＝、膜
厚２０ｎｍのｎ型Ａ１．３Ｇａｏ、７Ａｓ層によって構
成されている。ＧａＡｓバッファ層２のＡｌＧａＡｓ層
３との界面近傍には二次元電子ガス（２ＤＥＣ）が誘起
されチャネル層７を形成している。ＡｌＧａＡｓ層３の
表面には電子濃度か２ Ｘ １０１８ｃｍ−３であるｎ
”ＧａＡｓ層から成るキャップ層４が形成され、キャッ
プ層４上にソース電極６ａおよびドレイン電極６ｂが蒸
着によって形成された後、アロイ処理によって２ＤＥＧ
チャネル層７とのオーム性接触をとっである。また、キ
ャップ層４を越えて形成されたリセス部にはゲート電極
５が形成されている。このような素子においてキャップ
層厚およびソース・ゲート間隔を変えたときのソース抵
抗を解析することによって、ソース抵抗がアロイ領域に
おけるコンタクト抵抗にあまり依存しなくなるための条
件を求めた。
を示す。図において、１はＳ、１．ＧａＡｓ基板、２は
バッファ層を構成するノンドープＧａＡｓ層、３はキャ
リア供給層でありドナー濃度が３Ｘ１０１８ｃｍ＝、膜
厚２０ｎｍのｎ型Ａ１．３Ｇａｏ、７Ａｓ層によって構
成されている。ＧａＡｓバッファ層２のＡｌＧａＡｓ層
３との界面近傍には二次元電子ガス（２ＤＥＣ）が誘起
されチャネル層７を形成している。ＡｌＧａＡｓ層３の
表面には電子濃度か２ Ｘ １０１８ｃｍ−３であるｎ
”ＧａＡｓ層から成るキャップ層４が形成され、キャッ
プ層４上にソース電極６ａおよびドレイン電極６ｂが蒸
着によって形成された後、アロイ処理によって２ＤＥＧ
チャネル層７とのオーム性接触をとっである。また、キ
ャップ層４を越えて形成されたリセス部にはゲート電極
５が形成されている。このような素子においてキャップ
層厚およびソース・ゲート間隔を変えたときのソース抵
抗を解析することによって、ソース抵抗がアロイ領域に
おけるコンタクト抵抗にあまり依存しなくなるための条
件を求めた。
この２ＤＥＧＦＥＴにおけるソース・ゲート間の寄生抵
抗は第２図に示すような等価回路によって表される。図
においてキャップ層４の抵抗要素と２ＤＥＣチャネル層
７の抵抗要素がトンネル抵抗を表す抵抗要素によって接
続されている。バリヤ層３を貫くトンネル電流と２ＤＥ
Ｃ濃度の電圧依存性を解析することによってこれらの抵
抗要素は決められる。ソース電極とキャップ層間のコン
タクトの良好さを示す性能指数であるコンタクト抵抗率
（ｐｃｔ）及び、ソース電極と２ＤＥＧ間のコンタクト
の良好さを示す性能指数であるコンタクト抵抗率（ｐｅ
ｚ）はパラメータとして与えた。
抗は第２図に示すような等価回路によって表される。図
においてキャップ層４の抵抗要素と２ＤＥＣチャネル層
７の抵抗要素がトンネル抵抗を表す抵抗要素によって接
続されている。バリヤ層３を貫くトンネル電流と２ＤＥ
Ｃ濃度の電圧依存性を解析することによってこれらの抵
抗要素は決められる。ソース電極とキャップ層間のコン
タクトの良好さを示す性能指数であるコンタクト抵抗率
（ｐｃｔ）及び、ソース電極と２ＤＥＧ間のコンタクト
の良好さを示す性能指数であるコンタクト抵抗率（ｐｅ
ｚ）はパラメータとして与えた。
このような等価回路モデルに基づいて計算されたソース
抵抗とＬｓｇとの関係を第３図に示す。
抵抗とＬｓｇとの関係を第３図に示す。
キャップ層厚をＯから１０，２５，５０，１１００ｎま
で変えて計算することによって、キャップ層におけるシ
ート電子濃度をＯから２Ｘ１０１３ａｍ−２まで変えた
ときのソース抵抗の変化を求めた。ｐＣｌはｌＸｌ０−
７Ω・０ｍ２、ｐｅｚはｌＸｌ０−６Ω・０ｍ２に固定
しである。Ｌｓｇ＝０におけるソース抵抗値はアロイ領
域におけるコンタクト抵抗（Ｒｃ２）を表す。Ｒｃ２は
ｐｅｚとチャネル抵抗によって決まり、ここでは０．３
３Ω・ｃｍである。キャップ中のシート電子濃度が０の
時はソース抵抗は経路Ｐ２のみで決まるため、ソース抵
抗はＬｓｇに比例して直線的に増加するが、シート電子
濃度が５ Ｘ １０１１０１２ａにおいてソース抵抗は
速やかに減少し、さらに高濃度化してもソース抵抗の減
少は飽和する傾向を示す。従って、経路Ｐ１の抵抗を十
分に低減するには５Ｘ１０１２ｃｍ−２程度以上のキャ
ップ電子濃度が必要になる。
で変えて計算することによって、キャップ層におけるシ
ート電子濃度をＯから２Ｘ１０１３ａｍ−２まで変えた
ときのソース抵抗の変化を求めた。ｐＣｌはｌＸｌ０−
７Ω・０ｍ２、ｐｅｚはｌＸｌ０−６Ω・０ｍ２に固定
しである。Ｌｓｇ＝０におけるソース抵抗値はアロイ領
域におけるコンタクト抵抗（Ｒｃ２）を表す。Ｒｃ２は
ｐｅｚとチャネル抵抗によって決まり、ここでは０．３
３Ω・ｃｍである。キャップ中のシート電子濃度が０の
時はソース抵抗は経路Ｐ２のみで決まるため、ソース抵
抗はＬｓｇに比例して直線的に増加するが、シート電子
濃度が５ Ｘ １０１１０１２ａにおいてソース抵抗は
速やかに減少し、さらに高濃度化してもソース抵抗の減
少は飽和する傾向を示す。従って、経路Ｐ１の抵抗を十
分に低減するには５Ｘ１０１２ｃｍ−２程度以上のキャ
ップ電子濃度が必要になる。
次に、キャップ層を５０Ωｍ（シート電子濃度は１刈０
１３ｃｍ−２）に固定してコンタクト抵抗率ｐｃ１．ｐ
ｃ２を変えて同様な計算を実行した。第４図にアロイ領
域のコンタクト抵抗率ｐｃ２をｌＸｌ０−７がらｌＸｌ
０−５Ω・０ｍ２まで変化させたときのソース抵抗とＬ
ｓｇとの関係を示す。キャップ層におけるコンタクト抵
抗率（ｐｅｌ）はｐｅｚの１０分の１と仮定した。ｐｅ
ｚを変えることでコンタクト抵抗Ｒｃ２は０．１がら０
．３３．１．１Ω・ｍｍまで変化しているにも拘らず、
Ｌｓｇが０．２１１ｍ以上の領域ではソース抵抗の変化
は０．２Ω・ｍｍ以内に抑えられている。なお、ｐｅｚ
：＝ Ｉ Ｘ １０−５Ω・０ｍ２を除けば、Ｌｓｇ
は０．１Ωｍ以上であればソース抵抗の変化は小さい。
１３ｃｍ−２）に固定してコンタクト抵抗率ｐｃ１．ｐ
ｃ２を変えて同様な計算を実行した。第４図にアロイ領
域のコンタクト抵抗率ｐｃ２をｌＸｌ０−７がらｌＸｌ
０−５Ω・０ｍ２まで変化させたときのソース抵抗とＬ
ｓｇとの関係を示す。キャップ層におけるコンタクト抵
抗率（ｐｅｌ）はｐｅｚの１０分の１と仮定した。ｐｅ
ｚを変えることでコンタクト抵抗Ｒｃ２は０．１がら０
．３３．１．１Ω・ｍｍまで変化しているにも拘らず、
Ｌｓｇが０．２１１ｍ以上の領域ではソース抵抗の変化
は０．２Ω・ｍｍ以内に抑えられている。なお、ｐｅｚ
：＝ Ｉ Ｘ １０−５Ω・０ｍ２を除けば、Ｌｓｇ
は０．１Ωｍ以上であればソース抵抗の変化は小さい。
ここでｐｃ２＝ＩＸ１０＝Ω−Ｃｍ２の場合、Ｌｓｇの
増加と共にソース抵抗が減少している領域が見られるが
、これはＬｓｇの増加によるトンネル抵抗の減少がシー
ト抵抗の増加を上回ったためである。このようにキャッ
プ層中の電子濃度を５Ｘ１０１２ｃｍ−２ｃｍ以上とす
ると共にＬｓｇを０．１１１ｍ以上にすることによって
、コンタクト抵抗率が２桁変化したときでもソース抵抗
の変化を約０．２Ω・ｍｍ以下に抑えることが可能にな
る。
増加と共にソース抵抗が減少している領域が見られるが
、これはＬｓｇの増加によるトンネル抵抗の減少がシー
ト抵抗の増加を上回ったためである。このようにキャッ
プ層中の電子濃度を５Ｘ１０１２ｃｍ−２ｃｍ以上とす
ると共にＬｓｇを０．１１１ｍ以上にすることによって
、コンタクト抵抗率が２桁変化したときでもソース抵抗
の変化を約０．２Ω・ｍｍ以下に抑えることが可能にな
る。
また、Ｌｓｇが０．５１１ｍ以上では、ソース抵抗の絶
対値が大きくなり過ぎるため、Ｌｓｇとしては、０．１
Ωｍ以上０．５μｍ以下とするのが望ましい。゛以上の
実施例では通常のＧａＡｓ／ＡｌＧａＡｓ系２ＤＥＧＦ
ＥＴを用いて本発明を説明したが、本発明はＧａＩｎＡ
ａ／ＡｌＧａＡｓ歪格子系等の他の材料系やヘテロ接合
を用いたＭＩＳ（金属、絶縁膜、半導体）ＦＥＴ等の他
の材料を有するＦＥＴにも適用可能である。
対値が大きくなり過ぎるため、Ｌｓｇとしては、０．１
Ωｍ以上０．５μｍ以下とするのが望ましい。゛以上の
実施例では通常のＧａＡｓ／ＡｌＧａＡｓ系２ＤＥＧＦ
ＥＴを用いて本発明を説明したが、本発明はＧａＩｎＡ
ａ／ＡｌＧａＡｓ歪格子系等の他の材料系やヘテロ接合
を用いたＭＩＳ（金属、絶縁膜、半導体）ＦＥＴ等の他
の材料を有するＦＥＴにも適用可能である。
（発明の効果）
以上の発明の詳細な説明から明らかなように、本発明に
よれば、キャップ層中の電子濃度を５ Ｘ １０１２ｃ
ｍ−２以上とすると共にＬｓｇを０．１１１ｍ以上にす
ることによって、コンタクトが大幅に劣化したときでも
ソース抵抗の増大を小さく抑えることができるので、２
ＤＥＧＦＥＴの素子特性をより向上することが可能にな
る。
よれば、キャップ層中の電子濃度を５ Ｘ １０１２ｃ
ｍ−２以上とすると共にＬｓｇを０．１１１ｍ以上にす
ることによって、コンタクトが大幅に劣化したときでも
ソース抵抗の増大を小さく抑えることができるので、２
ＤＥＧＦＥＴの素子特性をより向上することが可能にな
る。
第１図は本発明による実施例の素子構造断面図、第２図
は実施例におけるソース抵抗の等価回路図、第３図と第
４図は２ＤＥＧＦＥＴのソース抵抗（計算値）とソース
、ゲート間距離との関係を示す図、第５図は従来技術に
よる２ＤＥＧＦＥＴの一例の素子構造断面図である。 図において、 １はＳ、１．ＧａＡｓ基板、２はノンドープＧａＡｓ層
、３はｎ型ＡｌＧａＡｓ層、４はｎ型ＧａＡｓキャップ
層、５はゲート電極、６ａはソース電極、６ｂは、ドレ
イン電極、７は２ＤＥＧチャネル層、Ａ、Ａ’はアロイ
領域、である。
は実施例におけるソース抵抗の等価回路図、第３図と第
４図は２ＤＥＧＦＥＴのソース抵抗（計算値）とソース
、ゲート間距離との関係を示す図、第５図は従来技術に
よる２ＤＥＧＦＥＴの一例の素子構造断面図である。 図において、 １はＳ、１．ＧａＡｓ基板、２はノンドープＧａＡｓ層
、３はｎ型ＡｌＧａＡｓ層、４はｎ型ＧａＡｓキャップ
層、５はゲート電極、６ａはソース電極、６ｂは、ドレ
イン電極、７は２ＤＥＧチャネル層、Ａ、Ａ’はアロイ
領域、である。
Claims (1)
- ノンドープＧａＡｓ層及びｎ型不純物がドープされたＡ
ｌＧａＡｓ層及びｎ型ＧａＡｓ層とがこの順で隣接配置
され、該ノンドープＧａＡｓ層におけるＡｌＧａＡｓ層
との界面近傍に２次元電子ガス層が形成される電界効果
トランジスタにおいて、前記ｎ型ＧａＡｓ層におけるシ
ート電子濃度が５×１０＾１＾２ｃｍ＾−＾２以上とす
るとともに、ソース電極とゲート電極の間隔を０．１μ
ｍ以上とすることを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63164334A JP3057678B2 (ja) | 1988-06-30 | 1988-06-30 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63164334A JP3057678B2 (ja) | 1988-06-30 | 1988-06-30 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0212928A true JPH0212928A (ja) | 1990-01-17 |
| JP3057678B2 JP3057678B2 (ja) | 2000-07-04 |
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| JPS5925275A (ja) * | 1982-08-02 | 1984-02-09 | Nippon Telegr & Teleph Corp <Ntt> | 高移動度電界効果トランジスタ |
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-
1988
- 1988-06-30 JP JP63164334A patent/JP3057678B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5925275A (ja) * | 1982-08-02 | 1984-02-09 | Nippon Telegr & Teleph Corp <Ntt> | 高移動度電界効果トランジスタ |
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