JP2004273658A - ナイトライド系半導体素子の作製法 - Google Patents
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Abstract
【課題】ＧａＮ系半導体基板上に形成されたＡ１ＧａＮバリア層の厚さが薄い場合、簡便な雰囲気中での熱処理によりチャネル中のキャリアが消失する現象を回避する素子作製手法を提供する。
【解決手段】工程（ａ）ＧａＮ系化合物半導体基板１上に厚さ２００Å以下のＡｌＧａＮバリア層２を形成し、ソース、ドレイン電極となるオーミック電極３を形成する。工程（ｂ）アニール保護膜（ＳｉＮ）４を形成する。工程（ｃ）オーミック電極３が次の工程（ｄ）の熱処理により大きな形状変化を起こす場合は電極上面にアニール保護膜除去部分６を形成する。工程（ｄ）高温アニール（８００℃）を行う。アニール保護膜４が半導体表面の変質を防ぎ、キャリアの減少が回避される。工程（ｅ）オーミック電極３上面、およびゲート電極形成部分にアニール保護膜除去部分６を形成する。工程（ｆ）ゲート電極５を形成する。
【選択図】図１
【解決手段】工程（ａ）ＧａＮ系化合物半導体基板１上に厚さ２００Å以下のＡｌＧａＮバリア層２を形成し、ソース、ドレイン電極となるオーミック電極３を形成する。工程（ｂ）アニール保護膜（ＳｉＮ）４を形成する。工程（ｃ）オーミック電極３が次の工程（ｄ）の熱処理により大きな形状変化を起こす場合は電極上面にアニール保護膜除去部分６を形成する。工程（ｄ）高温アニール（８００℃）を行う。アニール保護膜４が半導体表面の変質を防ぎ、キャリアの減少が回避される。工程（ｅ）オーミック電極３上面、およびゲート電極形成部分にアニール保護膜除去部分６を形成する。工程（ｆ）ゲート電極５を形成する。
【選択図】図１
Description
【０００１】
【発明の属する技術分野】
本発明は再現性に優れたナイトライド系半導体素子の作製方法に関する。
【０００２】
【従来の技術】
【非特許文献１】
「菅野卓夫監修：“超高速化合物半導体デバイス”、第三章ＭＥＳＦＥＴ（金属と半導体とのショットキー接合をゲート電極に用いる接合型電界効果トランジスタ）参照、１９９１年１１月２０日発行、培風館」
ナイトライド系化合物半導体、主にＧａＮは一般に格子不整合の大きいサファイア基板上に結晶成長されるため、大きな転位密度（〜１０８ｃｍ−３）を有し、Ｓｉ，ＧａＡｓ等の従来の半導体材料に比べ、結晶性は未熟な段階である。よって、デバイス構造も比較的単純で、一般に、ＧａＮ系ＦＥＴ（電界効果トランジスタ）の構造は厚いＧａＮ層（数μｍ厚）上に、薄いＡｌＧａＮバリア層（数十ｎｍ）を形成した、ＡｌＧａＮ／ＧａＮのヘテロ構造を成している。
ドナー形不純物原子の添加、およびＡｌＧａＮ／ＧａＮのフィルムストレスに起因するピエゾ効果によりキャリアを発生させ、導電性を得ている。オーミック電極にはＴｉ／Ａｌ系電極が用いられ、シンターとして〜８００℃の高温アニールが必要となる。しかし、８００℃でもＧａＮの成長温度（約１０００℃）以下であるので、熱処理は半導体表面が露出した状態で不活性ガス中で簡便に行われているのが一般的である。素子の表面保護膜はオーミック、およびゲート電極形成後に行われる。これにより、電極の窓開けが省略できるという利点があるからである。
ＦＥＴの高速化において、短チャネル化、および薄層化は必修の条件である。しかし、最近、厚さが２００Å以下の薄いＡｌＧａＮバリア層を用いた場合、高温アニール時にチャネル中のキャリアが顕著に減少する現象が報告された。これは最表面層の変質が原因とされている
【非特許文献１】。
アニール雰囲気の改善により、この現象を回避する方法も考えられる。この手法では、例えば、真空引きし高純度な不活性ガスを封入した系にウエハーを導入し熱処理を行う必要があり、生産性が低下するという欠点がある。
【０００３】
【発明が解決しようとする課題】
本発明の課題は、ＧａＮ系半導体基板上に形成されたＡｌＧａＮバリア層の厚さが薄い場合、簡易な雰囲気中での熱処理によりチャネル中のキャリアが消失する現象を回避することができるナイトライド系半導体素子の作製法を提供することにある。
【０００４】
【課題を解決するための手段】
上記課題を達成するために本発明は特許請求の範囲に記載のような構成とするものである。すなわち、
請求項１に記載のように、ＧａＮ系基板上に、厚さ２００Å以下のＡｌＧａＮバリア層を形成し、該ＡｌＧａＮバリア層上にオーミック電極を部分的に形成し、さらに上記オーミック電極上にアニール保護膜を基板全面に形成した後、所定の雰囲気中で熱処理を行う工程を含むナイトライド系半導体素子の作製法とするものである。
【０００５】
また、請求項２に記載のように、請求項１において、上記オーミック電極が上記熱処理により大きな形状変化を起こす場合は、熱処理前にオーミック電極上部のアニール保護膜を局所的に除去する工程を含むナイトライド系半導体素子の作製法とするものである。
【０００６】
また、請求項３に記載のように、請求項１において、上記オーミック電極が上記熱処理により大きな形状変化を起こさない場合はアニール保護膜を基板全面に形成した状態で高温アニールを行い、熱処理後に、オーミック電極上面、およびゲート電極形成部分のアニール保護膜を除去する工程を含むナイトライド系半導体素子の作製法とするものである。
【０００７】
また、請求項４に記載のように、請求項１ないし請求項３のいずれか１項において、上記熱処理は窒素雰囲気中で行う工程を含むことを特徴とするナイトライド系半導体素子の作製法とするものである。
【０００８】
要するに本発明は、薄いＡｌＧａＮバリア層の表面にアニール保護膜を形成し、熱処理に伴うキャリアの減少を回避できるようにしたナイトライド系半導体素子の作製法である。
【０００９】
【発明の実施の形態】
〈実施の形態１〉
図１に、本発明のナイトライド系半導体素子の作製プロセスを示す。
工程（ａ）、ＧａＮ系化合物半導体基板１上に厚さ２００Å以下のＡｌＧａＮ層２を形成し、ソース、ドレイン電極となるオーミック電極３を形成する。
工程（ｂ）、アニール保護膜４、例えば、ＳｉＮ膜を形成する。
工程（ｃ）、オーミック電極３が、次の（ｄ）工程の熱処理により大きな形状変化を起こす場合は、オーミック電極３上面の保護膜をあらかじめ除去し、アニール保護膜除去部分６を形成する。
工程（ｄ）、工程（ｂ）または工程（ｃ）で作製したエピ構造の高温アニール（例えば、約８００℃で約３０秒）を行う。保護膜が半導体表面の変質を防ぎ、キャリアの減少が回避される。
工程（ｅ）、オーミック電極３の上面、およびゲート電極形成部分にアニール保護膜除去部分６を形成する。
工程（ｆ）、ゲート電極５を形成する。
【００１０】
上記アニール保護膜４は表面保護膜としても働く。
【００１１】
〈実施の形態２〉
サファイア（０００１）基板上に、有機金属化合物気相成長法（ＭＯＣＶＤ）で、アンドープＧａＮ層（厚さ約３μｍ）、アンドープＡｌ０．２５Ｇａ０．７５Ｎバリア層（厚さ約３ｎｍ）、ｎ−Ａｌ０．２５Ｇａ０．７５Ｎキャリア供給層（厚さ約１０ｎｍ）、アンドープＡｌ０．２５Ｇａ０．７５Ｎコンタクト層（厚さ約５ｎｍ）から成るエピ構造を成長した。一枚のウエハ上に部分的にアニール保護膜（例えば、ＳｉＮ膜）を厚さ約１０ｎｍの厚さに形成し、約８００℃、約３０秒の熱処理を窒素雰囲気中で行った。熱処理前後で半導体表面が露出している部分、およびＳｉＮ（アニール保護膜）で覆われている部分のシート抵抗を測定した。結果を図２に示す。図２において、縦軸はシート抵抗〔Ω（オーム）／□（スクエア）〕を示し、横軸はＧａＮ系半導体基板の表面状態を示し、左側には半導体表面が露出している部分（ＳｉＮで覆われていない部分）を示し、右側にＳｉＮで覆われている部分を示している。図中の●印は薄膜成長のままの状態を示し、□印は窒素雰囲気中で８００℃、３０秒の熱処理を示している。図の左側のＳｉＮ膜の形成が無く半導体表面が露出している部分はシート抵抗が熱処理により増加しているが、図の右側のＳｉＮ膜を形成してＳｉＮで覆われた部分では熱処理によりシート抵抗はむしろわずかに低下しているので、本発明の有効性が示されている。
【００１２】
【発明の効果】
以上述べたように、本発明のナイトライド系半導体素子の作製法によれば、ＡｌＧａＮバリア層の厚さが薄い場合であっても、表面にアニール保護膜を形成し、簡易な雰囲気中での熱処理によってチャネル中のキャリアが消失する現象を回避することができる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態で例示したナイトライド系半導体素子の作製プロセスを示す工程図。
【図２】本発明の実施の形態で例示した熱処理によるシート抵抗の変動を示す図。
【符号の説明】
１…ＧａＮ系半導体基板
２…ＡｌＧａＮバリア層
３…オーミック電極
４…アニール保護膜（窒化シリコン膜）
５…ゲート電極
６…アニール保護膜除去部分
【発明の属する技術分野】
本発明は再現性に優れたナイトライド系半導体素子の作製方法に関する。
【０００２】
【従来の技術】
【非特許文献１】
「菅野卓夫監修：“超高速化合物半導体デバイス”、第三章ＭＥＳＦＥＴ（金属と半導体とのショットキー接合をゲート電極に用いる接合型電界効果トランジスタ）参照、１９９１年１１月２０日発行、培風館」
ナイトライド系化合物半導体、主にＧａＮは一般に格子不整合の大きいサファイア基板上に結晶成長されるため、大きな転位密度（〜１０８ｃｍ−３）を有し、Ｓｉ，ＧａＡｓ等の従来の半導体材料に比べ、結晶性は未熟な段階である。よって、デバイス構造も比較的単純で、一般に、ＧａＮ系ＦＥＴ（電界効果トランジスタ）の構造は厚いＧａＮ層（数μｍ厚）上に、薄いＡｌＧａＮバリア層（数十ｎｍ）を形成した、ＡｌＧａＮ／ＧａＮのヘテロ構造を成している。
ドナー形不純物原子の添加、およびＡｌＧａＮ／ＧａＮのフィルムストレスに起因するピエゾ効果によりキャリアを発生させ、導電性を得ている。オーミック電極にはＴｉ／Ａｌ系電極が用いられ、シンターとして〜８００℃の高温アニールが必要となる。しかし、８００℃でもＧａＮの成長温度（約１０００℃）以下であるので、熱処理は半導体表面が露出した状態で不活性ガス中で簡便に行われているのが一般的である。素子の表面保護膜はオーミック、およびゲート電極形成後に行われる。これにより、電極の窓開けが省略できるという利点があるからである。
ＦＥＴの高速化において、短チャネル化、および薄層化は必修の条件である。しかし、最近、厚さが２００Å以下の薄いＡｌＧａＮバリア層を用いた場合、高温アニール時にチャネル中のキャリアが顕著に減少する現象が報告された。これは最表面層の変質が原因とされている
【非特許文献１】。
アニール雰囲気の改善により、この現象を回避する方法も考えられる。この手法では、例えば、真空引きし高純度な不活性ガスを封入した系にウエハーを導入し熱処理を行う必要があり、生産性が低下するという欠点がある。
【０００３】
【発明が解決しようとする課題】
本発明の課題は、ＧａＮ系半導体基板上に形成されたＡｌＧａＮバリア層の厚さが薄い場合、簡易な雰囲気中での熱処理によりチャネル中のキャリアが消失する現象を回避することができるナイトライド系半導体素子の作製法を提供することにある。
【０００４】
【課題を解決するための手段】
上記課題を達成するために本発明は特許請求の範囲に記載のような構成とするものである。すなわち、
請求項１に記載のように、ＧａＮ系基板上に、厚さ２００Å以下のＡｌＧａＮバリア層を形成し、該ＡｌＧａＮバリア層上にオーミック電極を部分的に形成し、さらに上記オーミック電極上にアニール保護膜を基板全面に形成した後、所定の雰囲気中で熱処理を行う工程を含むナイトライド系半導体素子の作製法とするものである。
【０００５】
また、請求項２に記載のように、請求項１において、上記オーミック電極が上記熱処理により大きな形状変化を起こす場合は、熱処理前にオーミック電極上部のアニール保護膜を局所的に除去する工程を含むナイトライド系半導体素子の作製法とするものである。
【０００６】
また、請求項３に記載のように、請求項１において、上記オーミック電極が上記熱処理により大きな形状変化を起こさない場合はアニール保護膜を基板全面に形成した状態で高温アニールを行い、熱処理後に、オーミック電極上面、およびゲート電極形成部分のアニール保護膜を除去する工程を含むナイトライド系半導体素子の作製法とするものである。
【０００７】
また、請求項４に記載のように、請求項１ないし請求項３のいずれか１項において、上記熱処理は窒素雰囲気中で行う工程を含むことを特徴とするナイトライド系半導体素子の作製法とするものである。
【０００８】
要するに本発明は、薄いＡｌＧａＮバリア層の表面にアニール保護膜を形成し、熱処理に伴うキャリアの減少を回避できるようにしたナイトライド系半導体素子の作製法である。
【０００９】
【発明の実施の形態】
〈実施の形態１〉
図１に、本発明のナイトライド系半導体素子の作製プロセスを示す。
工程（ａ）、ＧａＮ系化合物半導体基板１上に厚さ２００Å以下のＡｌＧａＮ層２を形成し、ソース、ドレイン電極となるオーミック電極３を形成する。
工程（ｂ）、アニール保護膜４、例えば、ＳｉＮ膜を形成する。
工程（ｃ）、オーミック電極３が、次の（ｄ）工程の熱処理により大きな形状変化を起こす場合は、オーミック電極３上面の保護膜をあらかじめ除去し、アニール保護膜除去部分６を形成する。
工程（ｄ）、工程（ｂ）または工程（ｃ）で作製したエピ構造の高温アニール（例えば、約８００℃で約３０秒）を行う。保護膜が半導体表面の変質を防ぎ、キャリアの減少が回避される。
工程（ｅ）、オーミック電極３の上面、およびゲート電極形成部分にアニール保護膜除去部分６を形成する。
工程（ｆ）、ゲート電極５を形成する。
【００１０】
上記アニール保護膜４は表面保護膜としても働く。
【００１１】
〈実施の形態２〉
サファイア（０００１）基板上に、有機金属化合物気相成長法（ＭＯＣＶＤ）で、アンドープＧａＮ層（厚さ約３μｍ）、アンドープＡｌ０．２５Ｇａ０．７５Ｎバリア層（厚さ約３ｎｍ）、ｎ−Ａｌ０．２５Ｇａ０．７５Ｎキャリア供給層（厚さ約１０ｎｍ）、アンドープＡｌ０．２５Ｇａ０．７５Ｎコンタクト層（厚さ約５ｎｍ）から成るエピ構造を成長した。一枚のウエハ上に部分的にアニール保護膜（例えば、ＳｉＮ膜）を厚さ約１０ｎｍの厚さに形成し、約８００℃、約３０秒の熱処理を窒素雰囲気中で行った。熱処理前後で半導体表面が露出している部分、およびＳｉＮ（アニール保護膜）で覆われている部分のシート抵抗を測定した。結果を図２に示す。図２において、縦軸はシート抵抗〔Ω（オーム）／□（スクエア）〕を示し、横軸はＧａＮ系半導体基板の表面状態を示し、左側には半導体表面が露出している部分（ＳｉＮで覆われていない部分）を示し、右側にＳｉＮで覆われている部分を示している。図中の●印は薄膜成長のままの状態を示し、□印は窒素雰囲気中で８００℃、３０秒の熱処理を示している。図の左側のＳｉＮ膜の形成が無く半導体表面が露出している部分はシート抵抗が熱処理により増加しているが、図の右側のＳｉＮ膜を形成してＳｉＮで覆われた部分では熱処理によりシート抵抗はむしろわずかに低下しているので、本発明の有効性が示されている。
【００１２】
【発明の効果】
以上述べたように、本発明のナイトライド系半導体素子の作製法によれば、ＡｌＧａＮバリア層の厚さが薄い場合であっても、表面にアニール保護膜を形成し、簡易な雰囲気中での熱処理によってチャネル中のキャリアが消失する現象を回避することができる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態で例示したナイトライド系半導体素子の作製プロセスを示す工程図。
【図２】本発明の実施の形態で例示した熱処理によるシート抵抗の変動を示す図。
【符号の説明】
１…ＧａＮ系半導体基板
２…ＡｌＧａＮバリア層
３…オーミック電極
４…アニール保護膜（窒化シリコン膜）
５…ゲート電極
６…アニール保護膜除去部分
Claims (4)
- ＧａＮ系基板上に、厚さ２００Å以下のＡｌＧａＮバリア層を形成し、該ＡｌＧａＮバリア層上にオーミック電極を部分的に形成し、さらに上記オーミック電極上にアニール保護膜を基板全面に形成した後、所定の雰囲気中で熱処理を行う工程を含むことを特徴とするナイトライド系半導体素子の作製法。
- 請求項１において、上記オーミック電極が上記熱処理により大きな形状変化を起こす場合は、熱処理前にオーミック電極上部のアニール保護膜を局所的に除去する工程を含むことを特徴とするナイトライド系半導体素子の作製法。
- 請求項１において、上記オーミック電極が上記熱処理により大きな形状変化を起こさない場合はアニール保護膜を基板全面に形成した状態で高温アニールを行い、熱処理後に、オーミック電極上面、およびゲート電極形成部分のアニール保護膜を除去する工程を含むことを特徴とするナイトライド系半導体素子の作製法。
- 請求項１ないし請求項３のいずれか１項において、上記熱処理は窒素雰囲気中で行う工程を含むことを特徴とするナイトライド系半導体素子の作製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003060993A JP2004273658A (ja) | 2003-03-07 | 2003-03-07 | ナイトライド系半導体素子の作製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003060993A JP2004273658A (ja) | 2003-03-07 | 2003-03-07 | ナイトライド系半導体素子の作製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004273658A true JP2004273658A (ja) | 2004-09-30 |
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| Country | Link |
|---|---|
| JP (1) | JP2004273658A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007042779A (ja) * | 2005-08-02 | 2007-02-15 | Nippon Telegr & Teleph Corp <Ntt> | Ｔ字型ゲート構造ナイトライド系電界効果トランジスタおよびその製造方法 |
| JP2008091699A (ja) * | 2006-10-03 | 2008-04-17 | Furukawa Electric Co Ltd:The | 半導体トランジスタの製造方法 |
| JP2008177527A (ja) * | 2006-12-19 | 2008-07-31 | Matsushita Electric Ind Co Ltd | 窒化物半導体装置 |
| JP2009200306A (ja) * | 2008-02-22 | 2009-09-03 | Eudyna Devices Inc | 半導体装置の製造方法 |
| US8569843B2 (en) | 2008-10-21 | 2013-10-29 | Panasonic Corporation | Semiconductor device |
| US8748995B2 (en) | 2010-07-12 | 2014-06-10 | Panasonic Corporation | Nitride semiconductor device with metal layer formed on active region and coupled with electrode interconnect |
| CN108630534A (zh) * | 2017-03-24 | 2018-10-09 | 住友电气工业株式会社 | 在氮化物半导体材料上形成欧姆电极的方法 |
-
2003
- 2003-03-07 JP JP2003060993A patent/JP2004273658A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007042779A (ja) * | 2005-08-02 | 2007-02-15 | Nippon Telegr & Teleph Corp <Ntt> | Ｔ字型ゲート構造ナイトライド系電界効果トランジスタおよびその製造方法 |
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| JP2018163928A (ja) * | 2017-03-24 | 2018-10-18 | 住友電気工業株式会社 | 半導体装置の製造方法 |
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