JPH022171A - 集積回路の製造方法 - Google Patents
集積回路の製造方法Info
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- JPH022171A JPH022171A JP63314830A JP31483088A JPH022171A JP H022171 A JPH022171 A JP H022171A JP 63314830 A JP63314830 A JP 63314830A JP 31483088 A JP31483088 A JP 31483088A JP H022171 A JPH022171 A JP H022171A
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-
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は集積回路に係り、特に中程度の電圧（中電圧）
で動作するＭＯＳトランジスタすなわちドレインに２５
〜５０ボルト程度の電圧を印加可能なＭＯＳトランジス
タを含む集積回路に関する。
で動作するＭＯＳトランジスタすなわちドレインに２５
〜５０ボルト程度の電圧を印加可能なＭＯＳトランジス
タを含む集積回路に関する。
従来の技術及び発明が解決しようとする問題点第１図、
第２八−第２Ｄ図、及び第３Ａ、第３Ｂ図は従来の低電
圧ＭＯＳトランジスタを示す。
第２八−第２Ｄ図、及び第３Ａ、第３Ｂ図は従来の低電
圧ＭＯＳトランジスタを示す。
第１図はかかるＭＯＳトランジスタの平面図である。ト
ランジスタはドレイン接点２を形成されたドレイン領ｂ
Ｘ１と、絶縁材料上に形成され導電ゲート４で被覆され
たチャンネル領域３と、ソース接点６を形成されたソー
ス領域５とよりなる。
ランジスタはドレイン接点２を形成されたドレイン領ｂ
Ｘ１と、絶縁材料上に形成され導電ゲート４で被覆され
たチャンネル領域３と、ソース接点６を形成されたソー
ス領域５とよりなる。
第２八−第２Ｄ図は第１図中へ−Ａ線に沿う断面図であ
り第１図に示すＭＯＳトランジスタの製造段階を示す。
り第１図に示すＭＯＳトランジスタの製造段階を示す。
第２Ａ図の段階では半導体基板１０１に酋通窒化珪素（
以下窒化物層と称する）で被覆された二酸化珪素（Ｓｔ
Ｏｚ、以下酸化物層と称する）の薄い層よりなるマスク
である酸化防止マスク１１が形成される。
以下窒化物層と称する）で被覆された二酸化珪素（Ｓｔ
Ｏｚ、以下酸化物層と称する）の薄い層よりなるマスク
である酸化防止マスク１１が形成される。
このマスクはフィールドないし絶縁注入と称する基板と
同じ導電形の注入を行って例えばＰ−形基板中にＰ形の
フィールド注入領域１２を形成するのに使われる。
同じ導電形の注入を行って例えばＰ−形基板中にＰ形の
フィールド注入領域１２を形成するのに使われる。
次いで第２Ｂ図に示す段階で熱酸化が行われフィールド
酸化物領域１３が形成される。周知の通り、かかるフィ
ールド、酸化物領域は図中に簡甲のため三角形で示した
いわゆるバーズビーク状に成長し、窒化物層の端を持上
げる。酸化物領域１３の熱成長に関係したこの段階では
先の段階で注入されたドーピング元素がフィールド酸化
物の下で拡散し、隣接したトランジスタ間の絶縁を向上
させるいわゆるフィールド注入領域１２が形成される。
酸化物領域１３が形成される。周知の通り、かかるフィ
ールド、酸化物領域は図中に簡甲のため三角形で示した
いわゆるバーズビーク状に成長し、窒化物層の端を持上
げる。酸化物領域１３の熱成長に関係したこの段階では
先の段階で注入されたドーピング元素がフィールド酸化
物の下で拡散し、隣接したトランジスタ間の絶縁を向上
させるいわゆるフィールド注入領域１２が形成される。
次いで第２Ｃ図に示す段階で窒化物層よりなるマスク１
１が除かれ、基板１０上の−のフィールド酸化物領域と
他のフィールド酸化物領域との間の露出部分にチャンネ
ル注入部と称する注入部１４が形成される。この注入部
１４の作用は後述する。
１が除かれ、基板１０上の−のフィールド酸化物領域と
他のフィールド酸化物領域との間の露出部分にチャンネ
ル注入部と称する注入部１４が形成される。この注入部
１４の作用は後述する。
第２Ｄ図は多くの段階を経た後の製造段階を示す。この
図においてもＰ−形基板１ｏが図示されている。絶縁ゲ
ートは第１図中のゲート４に対応するゲート３１１ｆ層
１６で被覆された薄い酸化物層１５よりなる。ゲートの
・１Ｔｉｌｉはアルミニウムやドープされた多結晶シリ
コン、あるいは多結晶シリコンと耐熱金属シリサイドの
複合材により形成すると便利である。次いでフィールド
酸化物層１３及びゲート１６をマスクとして使いながら
ソース及びドレイン領域がドープされる。従来、この過
程ではＮ形ドーピング元素（基板と逆の３’［形を有す
る）、例えばヒ素とリンあるいはリンのみを往大した後
７二−ルして拡散領［１７を形成し、次いで例えばヒ素
を注入してドレイン領域表面１８に過剰ドープ領域を形
成することが行われる。かかるドレイン及びソース領域
１８上には第１図に示したドレイン及びソース接点２及
び６が形成される。かかる接点は第２Ｄ図の断面図には
示されていない。
図においてもＰ−形基板１ｏが図示されている。絶縁ゲ
ートは第１図中のゲート４に対応するゲート３１１ｆ層
１６で被覆された薄い酸化物層１５よりなる。ゲートの
・１Ｔｉｌｉはアルミニウムやドープされた多結晶シリ
コン、あるいは多結晶シリコンと耐熱金属シリサイドの
複合材により形成すると便利である。次いでフィールド
酸化物層１３及びゲート１６をマスクとして使いながら
ソース及びドレイン領域がドープされる。従来、この過
程ではＮ形ドーピング元素（基板と逆の３’［形を有す
る）、例えばヒ素とリンあるいはリンのみを往大した後
７二−ルして拡散領［１７を形成し、次いで例えばヒ素
を注入してドレイン領域表面１８に過剰ドープ領域を形
成することが行われる。かかるドレイン及びソース領域
１８上には第１図に示したドレイン及びソース接点２及
び６が形成される。かかる接点は第２Ｄ図の断面図には
示されていない。
第３図はフィールド酸化物のバーズビークとドレイン領
域の一部との間の境界を拡大して示す概略図である。従
来の低電圧ＭＯ８技術においてはフィールド酸化物層の
厚さは０．８〜１．５ミクロン程度であり、またフィー
ルド注入領域１２の拡散が及ぶ深さは０．５ミクロン程
度である。また拡散はバーズビークの境界に向って約０
．５ミクロン程度の距離だけ側方にも進行する。拡散層
１７の深さは０．５〜０．８ミクロン程度であり、また
ドレイン層１８の深さは約０．３ミクロンである。その
結末、ドレイン１８に電圧印加した場合の空間電荷の可
能な延在範囲ｅは１ミクロン程度となる。しかし、この
程度の距離ではドレイン／Ｉ＃ｌ電圧として２．５ボル
トを超える電圧を許容するには不十分である。
域の一部との間の境界を拡大して示す概略図である。従
来の低電圧ＭＯ８技術においてはフィールド酸化物層の
厚さは０．８〜１．５ミクロン程度であり、またフィー
ルド注入領域１２の拡散が及ぶ深さは０．５ミクロン程
度である。また拡散はバーズビークの境界に向って約０
．５ミクロン程度の距離だけ側方にも進行する。拡散層
１７の深さは０．５〜０．８ミクロン程度であり、また
ドレイン層１８の深さは約０．３ミクロンである。その
結末、ドレイン１８に電圧印加した場合の空間電荷の可
能な延在範囲ｅは１ミクロン程度となる。しかし、この
程度の距離ではドレイン／Ｉ＃ｌ電圧として２．５ボル
トを超える電圧を許容するには不十分である。
従って、ドレインと基板の間に２５〜５０ボルトの程度
の電圧印加を許容し得る中電圧用ＭＯＳトランジスタを
製造する場合、従来は第１図〜第３図に示した通常の低
電圧ＭＯ８’ｌ造技術とは全く異った技術を必要とした
。
の電圧印加を許容し得る中電圧用ＭＯＳトランジスタを
製造する場合、従来は第１図〜第３図に示した通常の低
電圧ＭＯ８’ｌ造技術とは全く異った技術を必要とした
。
第３Ｂ図は第１図のＢ−Ｂ線に沿う、換言すればチャン
ネル領域を横切る断面図である。この図面は先の図面と
同一の符号を付されている。ゲート下方のドープ領域１
４．すなわちいわゆるチャンネル注入領域の役割につい
て注意すべきである。
ネル領域を横切る断面図である。この図面は先の図面と
同一の符号を付されている。ゲート下方のドープ領域１
４．すなわちいわゆるチャンネル注入領域の役割につい
て注意すべきである。
？０数のＭＯＳトランジスタを含む集積回路を製造する
場合、異った種類のＭｏ３）−ランジスタが形成できる
のが望ましい。いわゆるナチュラルＭＯＳトランジスタ
では注入領域１４は形成されない。
場合、異った種類のＭｏ３）−ランジスタが形成できる
のが望ましい。いわゆるナチュラルＭＯＳトランジスタ
では注入領域１４は形成されない。
空乏形トランジスタではチャンネル注入は基板の導電形
とは逆の導電形の元素によってなされドープ吊が非常に
わずかなＮ形（Ｎ−形）の層領域１４が形成される。か
かる空乏形トランジスタは通常ゲート電圧が加わってい
ない状態で導通する。
とは逆の導電形の元素によってなされドープ吊が非常に
わずかなＮ形（Ｎ−形）の層領域１４が形成される。か
かる空乏形トランジスタは通常ゲート電圧が加わってい
ない状態で導通する。
また、領域１４が図示の例ではＰ形の基板よりもより強
く同一の導電形にドープされたエンハンスメントトラン
ジスタを形成することもできる。かかるトランジスタは
ナヂュラルトランジスタと同様に動作するがより高いし
きい値電圧を有する。
く同一の導電形にドープされたエンハンスメントトラン
ジスタを形成することもできる。かかるトランジスタは
ナヂュラルトランジスタと同様に動作するがより高いし
きい値電圧を有する。
本発明は上記の如き従来の実証済みの低電圧ＭＯＳトラ
ンジスタの製造技術を使って最少限の変形により中電圧
ＭＯＳトランジスタを製造する方法を提供することを目
的とする。
ンジスタの製造技術を使って最少限の変形により中電圧
ＭＯＳトランジスタを製造する方法を提供することを目
的とする。
本発明は既存の十分に経験をつんだ、またパラメータの
変更や試験モードも周知である製造方法を、実際上変更
することなく中電圧ＭＯＳトランジスタ構造を形成でき
る利点を提供する。
変更や試験モードも周知である製造方法を、実際上変更
することなく中電圧ＭＯＳトランジスタ構造を形成でき
る利点を提供する。
本発明によれば、同一チップ上に中電圧用要素（典型的
に数ミクロンの基本寸法を有する）と低電圧論理信号を
処理する他の要素（典型的に１ミクロン程度の基本寸法
を有する）を形成することが可能である。本発明によれ
ば同一の主要工程により一つのチップ上に両名の要素（
トランジスタ）を形成することができる。
に数ミクロンの基本寸法を有する）と低電圧論理信号を
処理する他の要素（典型的に１ミクロン程度の基本寸法
を有する）を形成することが可能である。本発明によれ
ば同一の主要工程により一つのチップ上に両名の要素（
トランジスタ）を形成することができる。
問題点を解決するための手段
本発明の以上の目的はフィールド酸化物領域を画成する
のに使われたマスクの上にさらに別のマスクを側方には
み出すように重ねて形成することによりフィールド注入
領域を画成することよりなる中出力ＭＯＳトランジスタ
を含む集積回路の製造方法により達成される。
のに使われたマスクの上にさらに別のマスクを側方には
み出すように重ねて形成することによりフィールド注入
領域を画成することよりなる中出力ＭＯＳトランジスタ
を含む集積回路の製造方法により達成される。
本発明の−の例においては製造方法は、第１の導電形の
半導体基板上に酸化防止マスクを形成してＭｏＳトラン
ジスタが形成される位置を画成し； 中電圧トランジスタの位置において第１のマスク上に第
２の樹脂マスクを第１のマスクにかぶさるように形成し
； 一第１の導電形のフィールド注入を実行し：第１及び第
２のマスクを取除いて熱酸化を行い： 従来のＭＯＳトランジスタ製造段階に進む各段階を含む
。
半導体基板上に酸化防止マスクを形成してＭｏＳトラン
ジスタが形成される位置を画成し； 中電圧トランジスタの位置において第１のマスク上に第
２の樹脂マスクを第１のマスクにかぶさるように形成し
； 一第１の導電形のフィールド注入を実行し：第１及び第
２のマスクを取除いて熱酸化を行い： 従来のＭＯＳトランジスタ製造段階に進む各段階を含む
。
本発明実施例においては本発明はチャンネル領域が第１
の導電形に過剰にドープされたエンハンスメントＭＯ８
）−ランジスタを含む集積回路に対して適用され、フィ
ールド注入マスクはフィールド酸化物領域マスクを超え
てエンハンスメント形トランジスタのチャンネル幅方向
に流れないようにされる。
の導電形に過剰にドープされたエンハンスメントＭＯ８
）−ランジスタを含む集積回路に対して適用され、フィ
ールド注入マスクはフィールド酸化物領域マスクを超え
てエンハンスメント形トランジスタのチャンネル幅方向
に流れないようにされる。
また、本発明実施例においては酸化防止マスクは５ｉＯ
ｚ／窒化物Ｖンドイツチ構造を含み、その上に樹脂層が
保持され第２の樹脂マスクの堆積に先立って紫外線を照
射しながら行われる熱処理により硬化される。
ｚ／窒化物Ｖンドイツチ構造を含み、その上に樹脂層が
保持され第２の樹脂マスクの堆積に先立って紫外線を照
射しながら行われる熱処理により硬化される。
本発明実施例においてはさらに電界効果ＭＯＳトランジ
スタのドレイン及びソースはソース及びトレイン領域表
面に高濃度の不純物を付与するドーピングを１回又は２
回又はそれ以上連続して行うことにより形成される。
スタのドレイン及びソースはソース及びトレイン領域表
面に高濃度の不純物を付与するドーピングを１回又は２
回又はそれ以上連続して行うことにより形成される。
実施例
本発明のこれらの及びその他の目的、特徴及び利点は以
下の図面を参照して行う好ましい実施例についての詳細
な説明より明らかとなろう。
下の図面を参照して行う好ましい実施例についての詳細
な説明より明らかとなろう。
図面中、同一要素あるいは同一層は同一参照符号を付与
されている。集積回路の図示の際に一般に行われている
ように、図面をわかりやすくするためこれらの図は正し
い縮尺で描れてはおらず、また図面相互間の縮尺も同一
でない。また同−図面中においても層の厚さや長さまた
幅は実際のものには比例しない。
されている。集積回路の図示の際に一般に行われている
ように、図面をわかりやすくするためこれらの図は正し
い縮尺で描れてはおらず、また図面相互間の縮尺も同一
でない。また同−図面中においても層の厚さや長さまた
幅は実際のものには比例しない。
第４図は従来の製造方法から出発して第２Ａ図に示すよ
うに基板１０上に酸化防止マスク１１が形成された後に
なされる本発明による基本工程を示す。マスク１１は従
来窒化珪素又は酸窒化珪素層で被覆された薄い酸化物層
よりなり、樹脂２０等のフォトレジスト製品よりなるマ
スクを使ったフォトエツチングにより形成される。本発
明においてはマスク２０は除去されず、逆に例えば紫外
線下で硬化される。次いで第４図に示す第２のエツチン
グ段階で使われる列の樹脂層２２がマスク１１からはみ
出すように堆積される。次いでマスク１１及び２２はフ
ィールド注入領域１２を画成するのに使われる。
うに基板１０上に酸化防止マスク１１が形成された後に
なされる本発明による基本工程を示す。マスク１１は従
来窒化珪素又は酸窒化珪素層で被覆された薄い酸化物層
よりなり、樹脂２０等のフォトレジスト製品よりなるマ
スクを使ったフォトエツチングにより形成される。本発
明においてはマスク２０は除去されず、逆に例えば紫外
線下で硬化される。次いで第４図に示す第２のエツチン
グ段階で使われる列の樹脂層２２がマスク１１からはみ
出すように堆積される。次いでマスク１１及び２２はフ
ィールド注入領域１２を画成するのに使われる。
本発明によれば、マスク２２及び樹脂層２０を除去した
後における製造段階は従来の！Ｊ造過程で従来より使わ
れているもの、すなわち第２Ｂ〜第２０図に概略的に示
したものと同一にすることができる。
後における製造段階は従来の！Ｊ造過程で従来より使わ
れているもの、すなわち第２Ｂ〜第２０図に概略的に示
したものと同一にすることができる。
第５Ａ及び第５Ｂ図は第３Ａ及び第３Ｂ図と同様な、た
だし、第４図に説明した本発明の製造方法の結果１ｑら
れた集積回路及び得られた効果を示す図である。第５Ａ
図を参照するに、ドレインのＮ＋領域１８とＰ＋形フィ
ールド注入ｆｎ域１２との間の空間電荷の拡がりｅが増
大しているのがわかる。これはマスク１１上にマスク２
２が重なって側方にはみ出すことによる。このように、
ｅの距離はドレインと基板との間の望ましい許容電圧の
値に応じて２ミクロン以上簡単に変化させることができ
る。
だし、第４図に説明した本発明の製造方法の結果１ｑら
れた集積回路及び得られた効果を示す図である。第５Ａ
図を参照するに、ドレインのＮ＋領域１８とＰ＋形フィ
ールド注入ｆｎ域１２との間の空間電荷の拡がりｅが増
大しているのがわかる。これはマスク１１上にマスク２
２が重なって側方にはみ出すことによる。このように、
ｅの距離はドレインと基板との間の望ましい許容電圧の
値に応じて２ミクロン以上簡単に変化させることができ
る。
かかるフィールド注入領域１２と酸化物領域１３のバー
ズビーク外端部との間の距離の増加は第５Ｂ図に示すヂ
せンネル領域の横断面図にも示されている。第５Ｂ図は
特に符号２４及びハツチング部によりチャンネルの下方
でチャンネル注入領域１４とフィールド注入領域１２と
の間のバーズビークの境界部分を示す。かかるＰ−形の
領域の存在は場合場合により利点になったり欠点になっ
たりする。より具体的に説明すると、図示のＭＯＳトラ
ンジスタがエンハンスメントトランジスタであって拡散
領１ｉ！１４がＰ形に過剰ドープされている場合、電圧
がゲート１６に最初に印加された場合チャンネル注入領
域１４自体が：１ヤリア欠乏するよりも前に領域２４が
土ヤリアの欠乏を生じてチャンネル領域に対してＮ影領
域となってしまいドレインとソースの間で電圧が通常の
ＭＯＳトランジスタのしきい値電圧よりも低くてもリー
クを生じる可能性がある。
ズビーク外端部との間の距離の増加は第５Ｂ図に示すヂ
せンネル領域の横断面図にも示されている。第５Ｂ図は
特に符号２４及びハツチング部によりチャンネルの下方
でチャンネル注入領域１４とフィールド注入領域１２と
の間のバーズビークの境界部分を示す。かかるＰ−形の
領域の存在は場合場合により利点になったり欠点になっ
たりする。より具体的に説明すると、図示のＭＯＳトラ
ンジスタがエンハンスメントトランジスタであって拡散
領１ｉ！１４がＰ形に過剰ドープされている場合、電圧
がゲート１６に最初に印加された場合チャンネル注入領
域１４自体が：１ヤリア欠乏するよりも前に領域２４が
土ヤリアの欠乏を生じてチャンネル領域に対してＮ影領
域となってしまいドレインとソースの間で電圧が通常の
ＭＯＳトランジスタのしきい値電圧よりも低くてもリー
クを生じる可能性がある。
恐らくこれが本発明の簡単な過程が従来技術において使
用されなかった理由であると考えられる。
用されなかった理由であると考えられる。
そこで、本発明一実施例においてはマスク形成の際形成
されるべきエンハンスメントトランジスタのチャンネル
に対応する領域を超えない範囲でマスクが流動して拡散
するのが許容される。すなわち、エンハンスメント形ト
ランジスタのチャンネル領域では第３Ｂ図に足す構造が
保たれる。さらに、ある種の動作上の故障を回避するた
めにフィールド注入領域を通常高電圧を加えられること
のないソース領域に移す過程を採用することは単に好ま
しいだけで、−殻内に必須な条件ではないことに注意す
べきである。しかし、ドレイン領域とソース領域の割り
つけはＭＯＳｔ−ランジスタの製造時に必ずしも固定さ
れるものではなく、従って上記過程を採用するのが好ま
しい。
されるべきエンハンスメントトランジスタのチャンネル
に対応する領域を超えない範囲でマスクが流動して拡散
するのが許容される。すなわち、エンハンスメント形ト
ランジスタのチャンネル領域では第３Ｂ図に足す構造が
保たれる。さらに、ある種の動作上の故障を回避するた
めにフィールド注入領域を通常高電圧を加えられること
のないソース領域に移す過程を採用することは単に好ま
しいだけで、−殻内に必須な条件ではないことに注意す
べきである。しかし、ドレイン領域とソース領域の割り
つけはＭＯＳｔ−ランジスタの製造時に必ずしも固定さ
れるものではなく、従って上記過程を採用するのが好ま
しい。
以上、本発明を特定の実施例について説明したが、本発
明はこの要旨内に様々な変形や変更を含む。以上の説明
ではＭＯＳトランジスタをＰ形基板を前提として説明し
たが本発明は導１ｈ形を全て入れかえることでＮ形基板
を使用するＭＯＳトランジスタに対しても適用すること
ができる。また、０ＭＯ８構造ではＮ形基板上のＭＯＳ
ｌ〜ランジスタとＰ形基板上のＭＯＳトランジスタが
同時に出現することに注意すべきである。
明はこの要旨内に様々な変形や変更を含む。以上の説明
ではＭＯＳトランジスタをＰ形基板を前提として説明し
たが本発明は導１ｈ形を全て入れかえることでＮ形基板
を使用するＭＯＳトランジスタに対しても適用すること
ができる。また、０ＭＯ８構造ではＮ形基板上のＭＯＳ
ｌ〜ランジスタとＰ形基板上のＭＯＳトランジスタが
同時に出現することに注意すべきである。
要約すると、本発明は中電圧ＭＯ８トランジスタを含む
集積回路の製造方法であって、フィールド注入領域を画
成するマスク（２２）をフィールド酸化物領域を画成す
るのに使われるマスク（１１）上に側方にはみ出すよう
に形成する段階を特徴とする方法を提供する。
集積回路の製造方法であって、フィールド注入領域を画
成するマスク（２２）をフィールド酸化物領域を画成す
るのに使われるマスク（１１）上に側方にはみ出すよう
に形成する段階を特徴とする方法を提供する。
第１図、第２八−第２Ｄ図及び第３Ａ及び第３８図は従
来の低電圧トランジスタ製造段階のいくつかを示す図、
第４図は本発明によるＭＯＳ ｔ−ランジスタ製造段階
を示す横断面図、第５Ａ図は本発明方法により製造され
たＭＯＳトランジスタのドレイン領域とフィールド酸化
物領域との境界部を断面で示す第３Δ図と同様な断面図
、第５Ｂ図は本発明方法によるＭＯＳトランジスタのゲ
ートｇＡ域を断面で示す第３Ｂ図と同様な断面図である
。 １・・・ドレイン領域、２，６・・・接点、３・・・ヂ
ャンネル領域、４，１６・・・ゲート、５・・・ソース
ｉＩＩ域、１０・・・基板、１１．２２・・・マスク、
１２・・・フィールド注入領域、１３・・・フィールド
酸化物領域、１４・・・チャンネル注入領域、１５・・
・酸化物層、１７・・・拡ｒ１１Ｆ１４．１８・・・ド
レイン、２０・・・樹脂、２４・・・境界部分。 ｉｇｕｒｅ ｉｇｕｒｅ Ａ ｉｇｕｒｅ Ｂ
来の低電圧トランジスタ製造段階のいくつかを示す図、
第４図は本発明によるＭＯＳ ｔ−ランジスタ製造段階
を示す横断面図、第５Ａ図は本発明方法により製造され
たＭＯＳトランジスタのドレイン領域とフィールド酸化
物領域との境界部を断面で示す第３Δ図と同様な断面図
、第５Ｂ図は本発明方法によるＭＯＳトランジスタのゲ
ートｇＡ域を断面で示す第３Ｂ図と同様な断面図である
。 １・・・ドレイン領域、２，６・・・接点、３・・・ヂ
ャンネル領域、４，１６・・・ゲート、５・・・ソース
ｉＩＩ域、１０・・・基板、１１．２２・・・マスク、
１２・・・フィールド注入領域、１３・・・フィールド
酸化物領域、１４・・・チャンネル注入領域、１５・・
・酸化物層、１７・・・拡ｒ１１Ｆ１４．１８・・・ド
レイン、２０・・・樹脂、２４・・・境界部分。 ｉｇｕｒｅ ｉｇｕｒｅ Ａ ｉｇｕｒｅ Ｂ
Claims (4)
- （１）エンハンスメント形を含む中電圧ＭＯＳトランジ
スタを含む集積回路の製造方法であって、フィールド酸
化物領域を画成するのに使われたマスク（１１）上にエ
ンハンスメントトランジスタのチャンネル幅方向を除い
て側方にはみ出すように別のマスク（２２）を重ねて形
成し、該別のマスクによりフィールド注入領域を画成す
る段階よりなることを特徴とする方法。 - （２）エンハンスメント形を含む中電圧ＭＯＳトランジ
スタを含む集積回路の製造方法であって、第１の導電形
の半導体基板（１０）上にＭＯＳトランジスタが形成さ
れる場所を画成する酸化防止マスク（１１）を形成し； 該第１のマスク上にエンハンスメントトランジスタのチ
ャンネル幅方向を除いて側方にはみ出すように第２のマ
スク（２２）を形成し；第１の導電形のフィールド注入
領域（１２）を形成し； 該第２のマスクを除去して熱酸化を行い； ＭＯＳトランジスタの通常の製造段階を実行することを
特徴とする方法。 - （３）酸化防止マスク（１１）は樹脂層（２０）を上部
に保持するＳｉＯ＿２／窒化物サンドイッチ構造よりな
り、樹脂層は第２の樹脂マスク（２２）の堆積前に紫外
線下での熱処理により硬化されることを特徴とする請求
項２記載の方法。 - （４）電界効果ＭＯＳトランジスタのドレイン及びソー
スは相次いで行われる第２の導電形による第１回目及び
第２回目のドーピングにより形成され、第２回目のドー
ピングではソース及びドレイン領域表面に高不純物濃度
領域が形成されることを特徴とする請求項２記載の方法
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8717782 | 1987-12-14 | ||
| FR8717782A FR2624653B1 (fr) | 1987-12-14 | 1987-12-14 | Procede de fabrication d'un circuit integre comprenant des transistors mos moyenne tension |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH022171A true JPH022171A (ja) | 1990-01-08 |
Family
ID=9358075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63314830A Pending JPH022171A (ja) | 1987-12-14 | 1988-12-13 | 集積回路の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP0321366B1 (ja) |
| JP (1) | JPH022171A (ja) |
| KR (1) | KR890011114A (ja) |
| AT (1) | ATE97258T1 (ja) |
| DE (1) | DE3885587T2 (ja) |
| FR (1) | FR2624653B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05102403A (ja) * | 1991-10-08 | 1993-04-23 | Nec Corp | 半導体装置の製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3924062C2 (de) * | 1989-07-21 | 1993-11-25 | Eurosil Electronic Gmbh | EEPROM-Halbleitereinrichtung mit Isolierzonen für Niedervolt-Logikelemente |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2123605A (en) * | 1982-06-22 | 1984-02-01 | Standard Microsyst Smc | MOS integrated circuit structure and method for its fabrication |
| US4577394A (en) * | 1984-10-01 | 1986-03-25 | National Semiconductor Corporation | Reduction of field oxide encroachment in MOS fabrication |
-
1987
- 1987-12-14 FR FR8717782A patent/FR2624653B1/fr not_active Expired - Lifetime
-
1988
- 1988-12-05 KR KR1019880016176A patent/KR890011114A/ko not_active Application Discontinuation
- 1988-12-13 JP JP63314830A patent/JPH022171A/ja active Pending
- 1988-12-14 EP EP88420417A patent/EP0321366B1/fr not_active Expired - Lifetime
- 1988-12-14 AT AT88420417T patent/ATE97258T1/de not_active IP Right Cessation
- 1988-12-14 DE DE3885587T patent/DE3885587T2/de not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05102403A (ja) * | 1991-10-08 | 1993-04-23 | Nec Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3885587T2 (de) | 1994-06-16 |
| FR2624653B1 (fr) | 1991-10-11 |
| EP0321366B1 (fr) | 1993-11-10 |
| ATE97258T1 (de) | 1993-11-15 |
| EP0321366A1 (fr) | 1989-06-21 |
| FR2624653A1 (fr) | 1989-06-16 |
| DE3885587D1 (de) | 1993-12-16 |
| KR890011114A (ko) | 1989-08-12 |
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