JPH05114730A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05114730A JPH05114730A JP27287991A JP27287991A JPH05114730A JP H05114730 A JPH05114730 A JP H05114730A JP 27287991 A JP27287991 A JP 27287991A JP 27287991 A JP27287991 A JP 27287991A JP H05114730 A JPH05114730 A JP H05114730A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【構成】 半導体基板（１）表面層に形成されたソース
／ドレイン領域（９）の端部近傍であって、かつソース
／ドレイン領域（９）とソース／ドレイン領域（９）と
の間に形成されるチャネルの下方に高濃度不純物拡散領
域（８）が形成されている半導体装置。 【効果】 表面反転層がつくられないようなゲートに電
圧を印加した場合の空乏層の広がりを抑制して、短チャ
ネル効果を改善するとともに、半導体基板（１）全面の
不純物濃度を高くした場合に生じるソース／ドレイン領
域（９）と半導体基板（１）との接合部のリーク電流の
増大及び降伏電圧の減少を防止することができる。
／ドレイン領域（９）の端部近傍であって、かつソース
／ドレイン領域（９）とソース／ドレイン領域（９）と
の間に形成されるチャネルの下方に高濃度不純物拡散領
域（８）が形成されている半導体装置。 【効果】 表面反転層がつくられないようなゲートに電
圧を印加した場合の空乏層の広がりを抑制して、短チャ
ネル効果を改善するとともに、半導体基板（１）全面の
不純物濃度を高くした場合に生じるソース／ドレイン領
域（９）と半導体基板（１）との接合部のリーク電流の
増大及び降伏電圧の減少を防止することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、より詳細にはＭＯＳ型半導体装置の製造方法に関
する。
関し、より詳細にはＭＯＳ型半導体装置の製造方法に関
する。
【０００２】
【従来の技術】従来のＭＯＳ型トランジスタを製造する
場合、図２に示したように、半導体基板（１）に活性領
域、フィールド酸化膜からなる素子分離領域（２）及び
ゲート酸化膜（１１）を形成する。そして、ポリシリコ
ンを半導体基板（１）上に積層する前に、活性領域にゲ
ート酸化膜（１１）を通して、Ｂを４０〜８０ＫｅＶ、
１〜３×１０12ｃｍ-2程度の濃度で注入することによっ
て、低濃度不純物拡散領域（１４）を形成し、チャネル
のしきい値電圧を制御している。
場合、図２に示したように、半導体基板（１）に活性領
域、フィールド酸化膜からなる素子分離領域（２）及び
ゲート酸化膜（１１）を形成する。そして、ポリシリコ
ンを半導体基板（１）上に積層する前に、活性領域にゲ
ート酸化膜（１１）を通して、Ｂを４０〜８０ＫｅＶ、
１〜３×１０12ｃｍ-2程度の濃度で注入することによっ
て、低濃度不純物拡散領域（１４）を形成し、チャネル
のしきい値電圧を制御している。
【０００３】あるいは、活性領域、フィールド酸化膜か
らなる素子分離領域（２）及びゲート酸化膜（１１）を
形成した半導体基板（１）にゲート電極（７）を形成し
た後、このゲート電極（７）をマスクとして、Ｂを５０
〜１００ＫｅＶ、１〜３×１０12ｃｍ-2程度の濃度で注
入し、８５０〜９５０℃の温度範囲で１０〜６０分程度
熱処理することによって、比較的広い範囲に低濃度不純
物拡散領域（２０）を形成し、その後、ソース／ドレイ
ン領域（図示せず）を低濃度不純物拡散領域（２０）内
に形成する方法が行われている。
らなる素子分離領域（２）及びゲート酸化膜（１１）を
形成した半導体基板（１）にゲート電極（７）を形成し
た後、このゲート電極（７）をマスクとして、Ｂを５０
〜１００ＫｅＶ、１〜３×１０12ｃｍ-2程度の濃度で注
入し、８５０〜９５０℃の温度範囲で１０〜６０分程度
熱処理することによって、比較的広い範囲に低濃度不純
物拡散領域（２０）を形成し、その後、ソース／ドレイ
ン領域（図示せず）を低濃度不純物拡散領域（２０）内
に形成する方法が行われている。
【０００４】
【発明が解決しようとする課題】上記した半導体装置の
製造方法において、ＭＯＳ型トランジスタ等のデバイス
の微細化につれて、短チャネル効果が問題になってい
る。例えば、表面反転層がつくられないようなゲートに
電圧を印加した状態ではソースとチャネル領域間に電位
障壁が作られている。しかし、チャネル長が短くなり、
ドレイン空乏層がそのソース近傍の電位障壁近くまで延
びてくると、ドレイン電圧の増加により電位障壁の高さ
が低くなり、ソースからキャリアの注入が起こりはじ
め、電流が流れる。この電流はパンチスルー電流といわ
れており、このパンチスルー電流を防止するためにチャ
ネル領域の不純物濃度を高くする方法が行われている
が、チャネル部の不純物濃度を高くすると、ソース／ド
レイン領域と半導体基板との接合部のリーク電流が増大
したり、降伏電圧が減少したりするという課題があっ
た。
製造方法において、ＭＯＳ型トランジスタ等のデバイス
の微細化につれて、短チャネル効果が問題になってい
る。例えば、表面反転層がつくられないようなゲートに
電圧を印加した状態ではソースとチャネル領域間に電位
障壁が作られている。しかし、チャネル長が短くなり、
ドレイン空乏層がそのソース近傍の電位障壁近くまで延
びてくると、ドレイン電圧の増加により電位障壁の高さ
が低くなり、ソースからキャリアの注入が起こりはじ
め、電流が流れる。この電流はパンチスルー電流といわ
れており、このパンチスルー電流を防止するためにチャ
ネル領域の不純物濃度を高くする方法が行われている
が、チャネル部の不純物濃度を高くすると、ソース／ド
レイン領域と半導体基板との接合部のリーク電流が増大
したり、降伏電圧が減少したりするという課題があっ
た。
【０００５】本発明はこのような課題を鑑みなされたも
のであり、短チャネル効果を抑制するとともに、リーク
電流の増大及び降伏電圧の減少を改善することができる
半導体装置及びその製造方法を提供することを目的とし
ている。
のであり、短チャネル効果を抑制するとともに、リーク
電流の増大及び降伏電圧の減少を改善することができる
半導体装置及びその製造方法を提供することを目的とし
ている。
【０００６】
【課題を解決するための手段】上記記載の課題を解決す
るために本発明によれば、半導体基板表面層に形成され
たソース／ドレイン領域の端部近傍であって、かつ前記
ソース／ドレイン領域とソース／ドレイン領域との間に
形成されるチャネルの下方に高濃度不純物拡散領域が形
成されていることを特徴としている。
るために本発明によれば、半導体基板表面層に形成され
たソース／ドレイン領域の端部近傍であって、かつ前記
ソース／ドレイン領域とソース／ドレイン領域との間に
形成されるチャネルの下方に高濃度不純物拡散領域が形
成されていることを特徴としている。
【０００７】また、上記した半導体装置の製造方法にお
いて、半導体基板のチャネルが形成される領域下方にイ
オン注入を行い、前記第１の低濃度不純物拡散領域を形
成する工程、前記第１の低濃度不純物拡散領域上方であ
って半導体基板上にゲート電極を形成する工程、ゲート
電極をマスクとしてイオン注入を行い、前記第１の低濃
度不純物拡散領域に達する第２の低濃度不純物拡散領域
を形成してチャネルの下方両端部に高濃度不純物拡散領
域を形成する工程を含むことを特徴としている。
いて、半導体基板のチャネルが形成される領域下方にイ
オン注入を行い、前記第１の低濃度不純物拡散領域を形
成する工程、前記第１の低濃度不純物拡散領域上方であ
って半導体基板上にゲート電極を形成する工程、ゲート
電極をマスクとしてイオン注入を行い、前記第１の低濃
度不純物拡散領域に達する第２の低濃度不純物拡散領域
を形成してチャネルの下方両端部に高濃度不純物拡散領
域を形成する工程を含むことを特徴としている。
【０００８】本発明において形成される高濃度不純物拡
散領域は、第１の低濃度拡散領域上に第２の低濃度不純
物拡散領域を重ねて注入することにより形成されるの
で、第１の低濃度不純物拡散領域および第２の低濃度不
純物拡散領域よりも高濃度で形成されることとなる。
散領域は、第１の低濃度拡散領域上に第２の低濃度不純
物拡散領域を重ねて注入することにより形成されるの
で、第１の低濃度不純物拡散領域および第２の低濃度不
純物拡散領域よりも高濃度で形成されることとなる。
【０００９】
【作用】上記した半導体装置及びその製造方法によれ
ば、チャネル下方両端に、つまり半導体基板表面層に形
成されたソース／ドレイン領域の端部近傍であって、か
つソース／ドレイン領域とソース／ドレイン領域との間
に形成されるチャネルの下方に、高濃度不純物拡散領域
が形成されることにより、表面反転層がつくられないよ
うなゲートに電圧を印加した場合の空乏層の広がりを抑
制して、短チャネル効果を改善するとともに、半導体基
板全面の不純物濃度を高くした場合に生じるソース／ド
レイン領域と半導体基板との接合部のリーク電流の増大
及び降伏電圧の減少が防止される。
ば、チャネル下方両端に、つまり半導体基板表面層に形
成されたソース／ドレイン領域の端部近傍であって、か
つソース／ドレイン領域とソース／ドレイン領域との間
に形成されるチャネルの下方に、高濃度不純物拡散領域
が形成されることにより、表面反転層がつくられないよ
うなゲートに電圧を印加した場合の空乏層の広がりを抑
制して、短チャネル効果を改善するとともに、半導体基
板全面の不純物濃度を高くした場合に生じるソース／ド
レイン領域と半導体基板との接合部のリーク電流の増大
及び降伏電圧の減少が防止される。
【００１０】
【実施例】本発明に係る半導体装置の実施例を図面に基
づいて説明する。図１（ｅ）はＭＯＳ型トランジスタの
要部を示す概略断面図であり、（１）はシリコン基板を
示している。シリコン基板（１）上には活性領域及びフ
ィールド酸化膜からなる素子分離領域（２）が形成され
ており、ゲート酸化膜（１１）が形成された素子形成領
域上にゲート電極（７）が形成されている。ゲート電極
（７）下方のシリコン基板（１）には第１の低濃度不純
物拡散領域（４）が形成されており、さらに、シリコン
基板（１）表面層であって、ゲート電極（７）両端にソ
ース／ドレイン領域（９）が形成されている。また、ソ
ース／ドレイン領域（９）を含んだより広い領域には、
第１の低濃度不純物拡散領域（４）にまで達する第２の
低濃度不純物拡散領域（１０）が形成されており、シリ
コン基板（１９）表面層に形成されたソース／ドレイン
領域（９）の端部近傍であって、かつソース／ドレイン
領域（９）とソース／ドレイン領域（９）との間に形成
されるチャネルの下方に、高濃度不純物拡散領域（８）
が形成されている。
づいて説明する。図１（ｅ）はＭＯＳ型トランジスタの
要部を示す概略断面図であり、（１）はシリコン基板を
示している。シリコン基板（１）上には活性領域及びフ
ィールド酸化膜からなる素子分離領域（２）が形成され
ており、ゲート酸化膜（１１）が形成された素子形成領
域上にゲート電極（７）が形成されている。ゲート電極
（７）下方のシリコン基板（１）には第１の低濃度不純
物拡散領域（４）が形成されており、さらに、シリコン
基板（１）表面層であって、ゲート電極（７）両端にソ
ース／ドレイン領域（９）が形成されている。また、ソ
ース／ドレイン領域（９）を含んだより広い領域には、
第１の低濃度不純物拡散領域（４）にまで達する第２の
低濃度不純物拡散領域（１０）が形成されており、シリ
コン基板（１９）表面層に形成されたソース／ドレイン
領域（９）の端部近傍であって、かつソース／ドレイン
領域（９）とソース／ドレイン領域（９）との間に形成
されるチャネルの下方に、高濃度不純物拡散領域（８）
が形成されている。
【００１１】このように構成されたＭＯＳ型トランジス
タの製造方法の実施例を図面に基づいて説明する。ま
ず、図１（ａ）に示したように、活性領域及びフィール
ド酸化膜からなる素子分離領域（２）を形成し、素子形
成領域に７０〜１５０Å程度の厚さでゲート酸化膜（１
１）を形成したシリコン基板（１）に、フォトレジスト
（３）を塗布して所望のレジストパターンを形成したの
ち、例えば、Ｂ（５）を４０〜８０ＫｅＶ、１〜３×１
０12ｃｍ-2程度の濃度で注入して第１の低濃度不純物拡
散領域（４）を形成する（図１（ｂ））。
タの製造方法の実施例を図面に基づいて説明する。ま
ず、図１（ａ）に示したように、活性領域及びフィール
ド酸化膜からなる素子分離領域（２）を形成し、素子形
成領域に７０〜１５０Å程度の厚さでゲート酸化膜（１
１）を形成したシリコン基板（１）に、フォトレジスト
（３）を塗布して所望のレジストパターンを形成したの
ち、例えば、Ｂ（５）を４０〜８０ＫｅＶ、１〜３×１
０12ｃｍ-2程度の濃度で注入して第１の低濃度不純物拡
散領域（４）を形成する（図１（ｂ））。
【００１２】次いで、シリコン基板（１）上に、２００
０〜３０００Åの厚さのポリシリコンを積層したのち、
通常のエッチング法によって、第１の低濃度不純物拡散
領域（４）の上方に位置するようにゲート電極（７）を
形成し、ゲート電極（７）上にＣＶＤ法でＳｉＯ2 膜を
２００〜４００Åの厚さで堆積させる（図１（ｃ））。
０〜３０００Åの厚さのポリシリコンを積層したのち、
通常のエッチング法によって、第１の低濃度不純物拡散
領域（４）の上方に位置するようにゲート電極（７）を
形成し、ゲート電極（７）上にＣＶＤ法でＳｉＯ2 膜を
２００〜４００Åの厚さで堆積させる（図１（ｃ））。
【００１３】そして、ゲート電極（７）をマスクとして
Ｂ（５）を５０〜１００ＫｅＶ、１〜３×１０12ｃｍ-2
程度の濃度で、例えば３０〜６０°の斜め方向から注入
して第２の低濃度不純物拡散領域（１０）を、ゲート電
極（７）に対して自己整合的に、先に形成した第１の低
濃度不純物拡散領域（４）にまで達するように形成する
（図１（ｄ））。次にリンを３０〜５０ＫｅＶ、１〜４
×１０12ｃｍ-2程度の濃度で注入し、ＬＤＤのＮ- 領域
（１３）を形成し、さらに、サイドウォールを形成す
る。Ａｓを４０〜７０ＫｅＶ、１〜５×１０15ｃｍ-2程
度の濃度で注入する。そして８５０〜９５０℃の温度で
１０〜６０分間の熱処理を行うことによって、ソース／
ドレイン領域（９）を形成する。これにより、シリコン
基板（１）表面層に形成されたソース／ドレイン領域
（９）の端部近傍であって、下方に高濃度不純物拡散領
域（８）を形成する（図１（ｅ））。
Ｂ（５）を５０〜１００ＫｅＶ、１〜３×１０12ｃｍ-2
程度の濃度で、例えば３０〜６０°の斜め方向から注入
して第２の低濃度不純物拡散領域（１０）を、ゲート電
極（７）に対して自己整合的に、先に形成した第１の低
濃度不純物拡散領域（４）にまで達するように形成する
（図１（ｄ））。次にリンを３０〜５０ＫｅＶ、１〜４
×１０12ｃｍ-2程度の濃度で注入し、ＬＤＤのＮ- 領域
（１３）を形成し、さらに、サイドウォールを形成す
る。Ａｓを４０〜７０ＫｅＶ、１〜５×１０15ｃｍ-2程
度の濃度で注入する。そして８５０〜９５０℃の温度で
１０〜６０分間の熱処理を行うことによって、ソース／
ドレイン領域（９）を形成する。これにより、シリコン
基板（１）表面層に形成されたソース／ドレイン領域
（９）の端部近傍であって、下方に高濃度不純物拡散領
域（８）を形成する（図１（ｅ））。
【００１４】このように製造された半導体装置において
は、チャネル下方両端に、つまりシリコン基板（１）表
面層に形成されたソース／ドレイン領域（９）の端部近
傍であって、かつソース／ドレイン領域（９）とソース
／ドレイン領域（９）との間に形成されるチャネルの下
方に、高濃度不純物拡散領域（８）を形成することによ
り、表面反転層がつくられないようなゲートに電圧を印
加した場合の空乏層の広がりを抑制して、短チャネル効
果を改善するとともに、シリコン基板（１）全面の不純
物濃度を高くした場合に生じるソース／ドレイン領域
（９）とシリコン基板（１）との接合部のリーク電流の
増大及び降伏電圧の減少を防止することができる。
は、チャネル下方両端に、つまりシリコン基板（１）表
面層に形成されたソース／ドレイン領域（９）の端部近
傍であって、かつソース／ドレイン領域（９）とソース
／ドレイン領域（９）との間に形成されるチャネルの下
方に、高濃度不純物拡散領域（８）を形成することによ
り、表面反転層がつくられないようなゲートに電圧を印
加した場合の空乏層の広がりを抑制して、短チャネル効
果を改善するとともに、シリコン基板（１）全面の不純
物濃度を高くした場合に生じるソース／ドレイン領域
（９）とシリコン基板（１）との接合部のリーク電流の
増大及び降伏電圧の減少を防止することができる。
【００１５】
【発明の効果】本発明に係る半導体装置の製造方法によ
れば、チャネル下方両端に、つまり半導体基板表面層に
形成されたソース／ドレイン領域の端部近傍であって、
かつソース／ドレイン領域とソース／ドレイン領域との
間に形成されるチャネルの下方に、高濃度不純物拡散領
域を形成することにより、表面反転層がつくられないよ
うなゲートに電圧を印加した場合の空乏層の広がりを抑
制して、短チャネル効果を改善するとともに、半導体基
板全面の不純物濃度を高くした場合に生じるソース／ド
レイン領域と半導体基板との接合部のリーク電流の増大
及び降伏電圧の減少を防止することができる。
れば、チャネル下方両端に、つまり半導体基板表面層に
形成されたソース／ドレイン領域の端部近傍であって、
かつソース／ドレイン領域とソース／ドレイン領域との
間に形成されるチャネルの下方に、高濃度不純物拡散領
域を形成することにより、表面反転層がつくられないよ
うなゲートに電圧を印加した場合の空乏層の広がりを抑
制して、短チャネル効果を改善するとともに、半導体基
板全面の不純物濃度を高くした場合に生じるソース／ド
レイン領域と半導体基板との接合部のリーク電流の増大
及び降伏電圧の減少を防止することができる。
【図１】本発明に係わる半導体装置の製造方法の実施例
を示す概略断面図である。
を示す概略断面図である。
【図２】従来の半導体装置の製造方法の実施例を示す概
略断面図である。
略断面図である。
【図３】従来の別の半導体装置の製造方法の実施例を示
す概略断面図である。
す概略断面図である。
１ シリコン基板（半導体基板） ４ 第１の低濃度不純物拡散領域 ７ ゲート電極 ８ 高濃度不純物拡散領域 ９ ソース／ドレイン領域 １０ 第２の低濃度不純物拡散領域
Claims (2)
- 【請求項１】 半導体基板表面層に形成されたソース／
ドレイン領域の端部近傍であって、かつ前記ソース／ド
レイン領域とソース／ドレイン領域との間に形成される
チャネルの下方に高濃度不純物拡散領域が形成されてい
ることを特徴とする半導体装置。 - 【請求項２】 半導体基板のチャネルが形成される領域
下方にイオン注入を行い第１の低濃度不純物拡散領域を
形成する工程、前記第１の低濃度不純物拡散領域上方で
あって半導体基板上にゲート電極を形成する工程、ゲー
ト電極をマスクとしてイオン注入を行い、前記第１の低
濃度不純物拡散領域に達する第２の低濃度不純物拡散領
域を形成してチャネルの下方両端部に高濃度不純物拡散
領域を形成する工程を含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27287991A JPH05114730A (ja) | 1991-10-21 | 1991-10-21 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27287991A JPH05114730A (ja) | 1991-10-21 | 1991-10-21 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05114730A true JPH05114730A (ja) | 1993-05-07 |
Family
ID=17520038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27287991A Pending JPH05114730A (ja) | 1991-10-21 | 1991-10-21 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05114730A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5869872A (en) * | 1995-07-10 | 1999-02-09 | Nippondenso Co., Ltd. | Semiconductor integrated circuit device and manufacturing method for the same |
-
1991
- 1991-10-21 JP JP27287991A patent/JPH05114730A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5869872A (en) * | 1995-07-10 | 1999-02-09 | Nippondenso Co., Ltd. | Semiconductor integrated circuit device and manufacturing method for the same |
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