JPH0482265A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0482265A JPH0482265A JP2195860A JP19586090A JPH0482265A JP H0482265 A JPH0482265 A JP H0482265A JP 2195860 A JP2195860 A JP 2195860A JP 19586090 A JP19586090 A JP 19586090A JP H0482265 A JPH0482265 A JP H0482265A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- ferroelectric
- electrode
- semiconductor device
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000009792 diffusion process Methods 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims abstract description 9
- 239000010409 thin film Substances 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 abstract description 48
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 abstract description 10
- 239000011229 interlayer Substances 0.000 abstract description 8
- 230000010354 integration Effects 0.000 abstract description 5
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 5
- 229910052697 platinum Inorganic materials 0.000 abstract description 5
- 238000000992 sputter etching Methods 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 239000010408 film Substances 0.000 description 16
- 238000004544 sputter deposition Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- DJHGAFSJWGLOIV-UHFFFAOYSA-N Arsenic acid Chemical compound O[As](O)(O)=O DJHGAFSJWGLOIV-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 229940000488 arsenic acid Drugs 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- -1 gate electrode Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶素子、より詳しくは電気的に分極可
能な強誘電性の層を基質とする不揮発性半導体装置の製
造方法に関する。
能な強誘電性の層を基質とする不揮発性半導体装置の製
造方法に関する。
電気的に分極可能な層に基づく記憶装置か５０年代の初
期以来開発されている。
期以来開発されている。
情報は上下の側の対応する電極に対して（通常の半導体
装置の場合には行及び列番地に対応して）電圧を与え、
それによってこれらの電極の交点の領域を分極させるこ
とによって記憶させることかできた。また読み出し過程
は例えば特定のメモリ領域の圧電あるいは焦電的な活性
化によりまたは破壊的な読み出しによって行うことが出
来る。さらに強誘電体の有する残留分極によって情報は
外部電源を供給することなく永久に保持することか可能
である。しかしながら周辺装置すなわち情報の書き込み
及び読み出しのために必要な電子制御装置か比較的複雑
であり大きなアクセス時間を要することか判明した。従
って７０年代の終わりにおいては強誘電性記憶素子を制
御モジュールに対し７て直接にまたはこれと共に集積化
することが提案された。（Ｒ，Ｃクック、米国特許第４
１４９３０２号（１，９７９））。
装置の場合には行及び列番地に対応して）電圧を与え、
それによってこれらの電極の交点の領域を分極させるこ
とによって記憶させることかできた。また読み出し過程
は例えば特定のメモリ領域の圧電あるいは焦電的な活性
化によりまたは破壊的な読み出しによって行うことが出
来る。さらに強誘電体の有する残留分極によって情報は
外部電源を供給することなく永久に保持することか可能
である。しかしながら周辺装置すなわち情報の書き込み
及び読み出しのために必要な電子制御装置か比較的複雑
であり大きなアクセス時間を要することか判明した。従
って７０年代の終わりにおいては強誘電性記憶素子を制
御モジュールに対し７て直接にまたはこれと共に集積化
することが提案された。（Ｒ，Ｃクック、米国特許第４
１４９３０２号（１，９７９））。
最近では、第２図のようなＭ Ｉ Ｓ型１″−導体装置
に積層した構造の記憶装置かＩＥＤＭ“ ８７ｐｐ８５
０−８５１に提案されている。第２図において、６０１
はＰ型シリコン基板、６０２は素子分離用のＬＯＧＯ５
酸１ヒ膜、６０３．６０４はそれぞれソース、トレイン
となるＮ型拡散層である。
に積層した構造の記憶装置かＩＥＤＭ“ ８７ｐｐ８５
０−８５１に提案されている。第２図において、６０１
はＰ型シリコン基板、６０２は素子分離用のＬＯＧＯ５
酸１ヒ膜、６０３．６０４はそれぞれソース、トレイン
となるＮ型拡散層である。
６０５はケー１へ電極であり、６０６は層間絶縁膜であ
る。６０８か強誘電体膜であり、下部電極６〔１７と上
部電極６０９により挾まれ、キャパシタを構成している
。
る。６０８か強誘電体膜であり、下部電極６〔１７と上
部電極６０９により挾まれ、キャパシタを構成している
。
〔発明か解決しようとする課題〕
このようにｈｉｓｓ型半導体装置の上部に積層した構造
では、強誘電体の電極と半導体基板上のソス、ドレイン
となる高濃度拡散層との接続をするための配線を行なう
必要があるため、素子面積が増大するという課題を有す
る。
では、強誘電体の電極と半導体基板上のソス、ドレイン
となる高濃度拡散層との接続をするための配線を行なう
必要があるため、素子面積が増大するという課題を有す
る。
本発明の目的はかかる課題を解決するためのもので、低
コス］・て集積度の高い半導体装置の製造方法を提供す
ることにある。
コス］・て集積度の高い半導体装置の製造方法を提供す
ることにある。
本発明における強誘電性の層を基質とする容量素子か形
成された半導体装置の製造方法においては、半導体基板
の高濃度拡散層と、前記強誘電性の層を挟むように形成
された電極のうちいずれか一方の電極とを接続する接続
孔を形成する工程と、前記半導体基板の高濃度拡散層表
面上に前記電極となる薄膜層を形成する工程と、 前記電極となる薄膜層表面上に前記強誘電性の層となる
薄膜を形成する工程と、 前記強誘電性の薄膜上にマスク層を形成しパターニング
して容量素子となる領域にマスク層を残す工程と、 前記残されたマスク層を用いて容量素子とならない領域
にある、前記強誘電性の層となる薄膜および前記電極と
なる薄膜層を同時にエツチングにより除去する工程、 を含むことを特徴とする。
成された半導体装置の製造方法においては、半導体基板
の高濃度拡散層と、前記強誘電性の層を挟むように形成
された電極のうちいずれか一方の電極とを接続する接続
孔を形成する工程と、前記半導体基板の高濃度拡散層表
面上に前記電極となる薄膜層を形成する工程と、 前記電極となる薄膜層表面上に前記強誘電性の層となる
薄膜を形成する工程と、 前記強誘電性の薄膜上にマスク層を形成しパターニング
して容量素子となる領域にマスク層を残す工程と、 前記残されたマスク層を用いて容量素子とならない領域
にある、前記強誘電性の層となる薄膜および前記電極と
なる薄膜層を同時にエツチングにより除去する工程、 を含むことを特徴とする。
以下本発明を添付の図面並びに具体例を参照してさらに
詳細に説明する。
詳細に説明する。
第１図に本発明による半導体装置の主要断面図を示す。
１０１は例えばＰ型Ｓｉ表面である。１０２は例えばイ
オン注入法によって形成するＮ型の高濃度不純物拡散層
でありＰｌ、１ ＯＳ ）ランジスタのソース及びトレ
インとなる。１０３はＭＯＳトランジスタのケート酸化
膜であり、例えばシリコン基板の熱酸化によって形成す
る。１０４は素子分離のためのＬＯＣＯ３酸化膜である
。１０５はゲート電極であり例えばＮ型のポリシリコン
によって形成する。１０６．１］０は層間絶縁膜であり
例えば化学的気１［］成長法を用いて５ｉ０２を形成す
る。１０８は本発明にかかる強誘電性層である。この強
誘電性層は本発明の通りその材料はＰｂＴｉｏ、か、Ｐ
ＺＴ、あるいはＰＬＺＴてあり、その化学量論的組成に
対して鉛成分を適当量過剰に補償されたターゲットをも
ちいてスパッタリング法によって１０７にしめす、容量
素子をはさむ一方の電極（以下、下部電極と称す。）上
に形成する。下部電極１０７の材料としては例えば白金
が用いられ、例えばスパッタリングによって形成する。
オン注入法によって形成するＮ型の高濃度不純物拡散層
でありＰｌ、１ ＯＳ ）ランジスタのソース及びトレ
インとなる。１０３はＭＯＳトランジスタのケート酸化
膜であり、例えばシリコン基板の熱酸化によって形成す
る。１０４は素子分離のためのＬＯＣＯ３酸化膜である
。１０５はゲート電極であり例えばＮ型のポリシリコン
によって形成する。１０６．１］０は層間絶縁膜であり
例えば化学的気１［］成長法を用いて５ｉ０２を形成す
る。１０８は本発明にかかる強誘電性層である。この強
誘電性層は本発明の通りその材料はＰｂＴｉｏ、か、Ｐ
ＺＴ、あるいはＰＬＺＴてあり、その化学量論的組成に
対して鉛成分を適当量過剰に補償されたターゲットをも
ちいてスパッタリング法によって１０７にしめす、容量
素子をはさむ一方の電極（以下、下部電極と称す。）上
に形成する。下部電極１０７の材料としては例えば白金
が用いられ、例えばスパッタリングによって形成する。
１０９は容量素子の下部電極に対するもう一方の電極（
以下、上部電極と称す。）であり例えばアルミニュウム
をスパッタリングによって形成する。本実施例において
はアルミニュウム層は上部電極としての役割と同時にビ
ットラインとしての役割をも持たせているがこれを分離
して、異なる材料や層で形成しても良いことは言うまで
もない。
以下、上部電極と称す。）であり例えばアルミニュウム
をスパッタリングによって形成する。本実施例において
はアルミニュウム層は上部電極としての役割と同時にビ
ットラインとしての役割をも持たせているがこれを分離
して、異なる材料や層で形成しても良いことは言うまで
もない。
第１図のような構造とすることにより、容量素子の下部
電極か直接高濃度拡散層上に形成されているため配線面
積が小さくなり結果として素子而積が小さく高集積化が
可能となる。
電極か直接高濃度拡散層上に形成されているため配線面
積が小さくなり結果として素子而積が小さく高集積化が
可能となる。
第２図−第５図は第１図に示した本発明の半導体装置の
容量素子を製造するための主要工程断面図であり、その
好適な実施例を工程を追って説明する。
容量素子を製造するための主要工程断面図であり、その
好適な実施例を工程を追って説明する。
（ａ）まず、第２図に示すように、容量素子の下部電極
を形成する領域における高濃度拡散層１０２上の層間絶
縁膜の５ｉ０２．１０６及びゲート酸化膜１０３、に接
続孔を設ける。この接続孔の直径は例えば５μｍであり
、５ｉ０２の厚さは２０００人である。こうした接続孔
は例えば層間絶縁膜上にフォトリソ技術によりレジスト
のパターニングを行い、例えばフッ酸の水溶液でエツチ
ングを行うことにより形成する。
を形成する領域における高濃度拡散層１０２上の層間絶
縁膜の５ｉ０２．１０６及びゲート酸化膜１０３、に接
続孔を設ける。この接続孔の直径は例えば５μｍであり
、５ｉ０２の厚さは２０００人である。こうした接続孔
は例えば層間絶縁膜上にフォトリソ技術によりレジスト
のパターニングを行い、例えばフッ酸の水溶液でエツチ
ングを行うことにより形成する。
（ｂ）次に第３図のように下部電極となる白金１０７を
例えばスパッタリングにより１０００人、つづいて強誘
電層となるＰＺＴ１０８を例えばスパッタリングにより
２００ＯＡ形成する。
例えばスパッタリングにより１０００人、つづいて強誘
電層となるＰＺＴ１０８を例えばスパッタリングにより
２００ＯＡ形成する。
（Ｃ）次に第４図のように強誘電性薄膜１０８上にマス
ク層となる、例えばフォトレジスト４０］を１００００
人形成する。しかる後にフォトリソ技術を用いて容量素
子となる領域にマスク層となるフォトレジストを残す。
ク層となる、例えばフォトレジスト４０］を１００００
人形成する。しかる後にフォトリソ技術を用いて容量素
子となる領域にマスク層となるフォトレジストを残す。
（ｄ）次に例えばスパッタエツチングにより容量素子と
ならない領域のＰＺＴ及び下部電極となる白金の二つの
層を同時に除去する。しかる後にマスク層として用いた
フォトレジストを除去し第５図に示す構造を得る。
ならない領域のＰＺＴ及び下部電極となる白金の二つの
層を同時に除去する。しかる後にマスク層として用いた
フォトレジストを除去し第５図に示す構造を得る。
そして最終的に第１図に示す構造を形成してｊｊく。
以上述べたように本発明によれば、
強誘電性の層を基質とする容量素子の下部電極が半導体
基板の高濃度拡散層上に形成されているため集積度の高
い不揮発性半導体装置を製作することが可能となった。
基板の高濃度拡散層上に形成されているため集積度の高
い不揮発性半導体装置を製作することが可能となった。
また容量素子の下部電極層及び強誘電性の層を同時にパ
ターニングしたために工程か簡略化させることができた
。
ターニングしたために工程か簡略化させることができた
。
第１図は本発明の電気的に分極可能な強誘電性の層を基
質とする半導体装置の主要断面図を示す。 第２図から第５図は本発明の電気的に分極可能な強誘電
性の層を基質とする半導体装置の容量素子の製造工程の
主要断面図を示す。 第６図は従来の電気的に分極可能な強誘電性の層を基質
とする半導体装置の主要断面図を示す。 １０１ ・ １０２・ １０３ ・ １０４ ・ １０５・ １０６ ・ １０７ ・ １０８・ １０９ ・ １１０ ・ １１１ ・ ４０１ ・ ・Ｐ型シリコン基板 ・高濃度不純物拡散層 ・ゲート酸化膜 ・ＬＯＣＯ５酸化膜 ・ケート電極 ・層間絶縁膜 ・下部電極 ・強誘電性層 ・ケイ化チタン ・アルミニウム上部電極と配線 ・層間絶縁膜 ・マスク層となるフォトレジス ６０１ ・ ・ ・ ・ ６０２ ・ ・ ・ ・ ６０３．６０４ ６０５ ・ ・ ・ ・ ６０６ ・ ・ ・ ・ ６０７ ・ ・ ・ ・ ６０８・ ・ ・ ・ ６０９ ・ ・ ・ ・ Ｐ型ンリコン基板 ＬＯＣＯ３酸化膜 Ｎ型拡散層 ケート電極 層間絶縁膜 容量素子の下部電極 強誘電体膜 容量素子の上部電極 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 浮三部（他１名）ｈ４二巳 第３回 ＋ｃｂ ＩＯへ ＯＳ ＋Ｑχ 算 ■ 算＋口 Ｉ ５図 隼６目
質とする半導体装置の主要断面図を示す。 第２図から第５図は本発明の電気的に分極可能な強誘電
性の層を基質とする半導体装置の容量素子の製造工程の
主要断面図を示す。 第６図は従来の電気的に分極可能な強誘電性の層を基質
とする半導体装置の主要断面図を示す。 １０１ ・ １０２・ １０３ ・ １０４ ・ １０５・ １０６ ・ １０７ ・ １０８・ １０９ ・ １１０ ・ １１１ ・ ４０１ ・ ・Ｐ型シリコン基板 ・高濃度不純物拡散層 ・ゲート酸化膜 ・ＬＯＣＯ５酸化膜 ・ケート電極 ・層間絶縁膜 ・下部電極 ・強誘電性層 ・ケイ化チタン ・アルミニウム上部電極と配線 ・層間絶縁膜 ・マスク層となるフォトレジス ６０１ ・ ・ ・ ・ ６０２ ・ ・ ・ ・ ６０３．６０４ ６０５ ・ ・ ・ ・ ６０６ ・ ・ ・ ・ ６０７ ・ ・ ・ ・ ６０８・ ・ ・ ・ ６０９ ・ ・ ・ ・ Ｐ型ンリコン基板 ＬＯＣＯ３酸化膜 Ｎ型拡散層 ケート電極 層間絶縁膜 容量素子の下部電極 強誘電体膜 容量素子の上部電極 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 浮三部（他１名）ｈ４二巳 第３回 ＋ｃｂ ＩＯへ ＯＳ ＋Ｑχ 算 ■ 算＋口 Ｉ ５図 隼６目
Claims (1)
- 【特許請求の範囲】 強誘電性の層を基質とする容量素子が形成された半導体
装置において、 半導体基板の高濃度拡散層と、前記強誘電性の層を挟む
ように形成された電極のうちいずれか一方の電極とを接
続する接続孔を形成する工程と、前記半導体基板の高濃
度拡散層表面上に前記電極となる薄膜層を形成する工程
と、 前記電極となる薄膜層表面上に前記強誘電性の層となる
薄膜を形成する工程と、 前記強誘電性の薄膜上にマスク層を形成しパターニング
して容量素子となる領域にマスク層を残す工程と、 前記残されたマスク層を用いて容量素子とならない領域
にある、前記強誘電性の層となる薄膜および前記電極と
なる薄膜層を同時にエッチングにより除去する工程、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195860A JPH0482265A (ja) | 1990-07-24 | 1990-07-24 | 半導体装置の製造方法 |
| PCT/JP1991/000990 WO1992002048A1 (en) | 1990-07-24 | 1991-07-24 | Method of manufacturing semiconductor device |
| EP19910913103 EP0495113A4 (en) | 1990-07-24 | 1991-07-24 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195860A JPH0482265A (ja) | 1990-07-24 | 1990-07-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0482265A true JPH0482265A (ja) | 1992-03-16 |
Family
ID=16348195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2195860A Pending JPH0482265A (ja) | 1990-07-24 | 1990-07-24 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0495113A4 (ja) |
| JP (1) | JPH0482265A (ja) |
| WO (1) | WO1992002048A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5371700A (en) * | 1992-10-19 | 1994-12-06 | Sharp Kabushiki Kaisha | Semiconductor memory device with covered sidewall spacers |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0739037B1 (en) | 1993-08-05 | 2000-10-25 | Matsushita Electronics Corporation | Semiconductor device having capacitor and manufacturing method thereof |
| US6544844B2 (en) | 1999-10-08 | 2003-04-08 | Macronix International Co., Ltd. | Method for forming a flash memory cell having contoured floating gate surface |
| US6413818B1 (en) | 1999-10-08 | 2002-07-02 | Macronix International Co., Ltd. | Method for forming a contoured floating gate cell |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01251760A (ja) * | 1988-03-31 | 1989-10-06 | Seiko Epson Corp | 強誘電体記憶装置 |
| JPH0249471A (ja) * | 1988-05-27 | 1990-02-19 | Toshiba Corp | 半導体装置とその製造方法 |
| JPH02112282A (ja) * | 1988-10-21 | 1990-04-24 | Olympus Optical Co Ltd | 半導体デバイス |
-
1990
- 1990-07-24 JP JP2195860A patent/JPH0482265A/ja active Pending
-
1991
- 1991-07-24 WO PCT/JP1991/000990 patent/WO1992002048A1/ja not_active Application Discontinuation
- 1991-07-24 EP EP19910913103 patent/EP0495113A4/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5371700A (en) * | 1992-10-19 | 1994-12-06 | Sharp Kabushiki Kaisha | Semiconductor memory device with covered sidewall spacers |
Also Published As
| Publication number | Publication date |
|---|---|
| WO1992002048A1 (en) | 1992-02-06 |
| EP0495113A1 (en) | 1992-07-22 |
| EP0495113A4 (en) | 1992-11-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2723386B2 (ja) | 不揮発性ランダムアクセスメモリ | |
| JP3113173B2 (ja) | 不揮発性ランダムアクセスメモリ及びその製造方法 | |
| JP3368726B2 (ja) | 半導体記憶装置とその製造方法 | |
| KR100247934B1 (ko) | 강유전체 램 장치 및 그 제조방법 | |
| JP3092140B2 (ja) | 半導体装置の製造方法 | |
| JPH07142607A (ja) | 半導体記憶装置およびその製造方法 | |
| JP3250257B2 (ja) | 半導体装置及びその製造方法 | |
| JP3221854B2 (ja) | 強誘電体層を用いた半導体メモリ | |
| JPH03296262A (ja) | 半導体メモリセル | |
| JPH0482265A (ja) | 半導体装置の製造方法 | |
| JP2003031698A (ja) | 半導体記憶装置 | |
| JPH02232973A (ja) | 半導体装置 | |
| JPH02208978A (ja) | 半導体装置 | |
| JP2916306B2 (ja) | 半導体装置 | |
| JPH0499057A (ja) | 半導体装置とその製造方法 | |
| JPH0575057A (ja) | 半導体記憶装置 | |
| JPH0480959A (ja) | 半導体装置 | |
| JPH0480971A (ja) | 半導体装置の製造方法 | |
| JPH01149452A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH0479266A (ja) | 半導体装置の製造方法 | |
| JP3045414B2 (ja) | 半導体装置およびその製法 | |
| JPH05110110A (ja) | 半導体記憶装置 | |
| JPH09232537A (ja) | 半導体装置及びその製造方法 | |
| JP2787170B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPH0493065A (ja) | 半導体装置の構造及び製造方法 |