JP4450222B2 - 強誘電体メモリ及びその製造方法 - Google Patents
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Description
基板と、
前記基板の上方に形成された少なくとも1層よりなる層間絶縁層と、
前記層間絶縁層の上方に形成された複数の強誘電体キャパシタと、
前記複数の強誘電体キャパシタを被覆する被覆層と、
前記複数の強誘電体キャパシタの間に設けられた第1の開口部と、
前記第1の開口部と連通するとともに前記被覆層及び前記層間絶縁層に形成された第2の開口部と、
前記第1及び第2の開口部内に一体的に設けられた導電層と、
を含む。
前記層間絶縁層には、前記強誘電体キャパシタに電気的に接続される第1のプラグ、及び前記第2の開口部により露出される第2のプラグが形成されていてもよい。
前記第2の開口部の幅は、前記第2のプラグの幅よりも大きくてもよい。
前記第1の開口部の幅は、前記第2の開口部の幅よりも大きくてもよい。
前記導電層の上面は、前記被覆層の上面と面一であってもよい。
前記複数の強誘電体キャパシタは、複数行複数列に配列され、
列方向における隣同士の前記強誘電体キャパシタの最小間隔は、行方向における隣同士の前記強誘電体キャパシタの最小間隔よりも大きくてもよい。
前記導電層は、前記列方向における隣同士の前記強誘電体キャパシタの間に配置され、かつ前記行方向に延出して形成されていてもよい。
前記強誘電体キャパシタは、長手軸を有する平面形状をなし、
前記長手軸は、前記行方向に対して斜めに傾斜していてもよい。
(a)基板の上方の少なくとも1層よりなる層間絶縁層の上方に、複数の強誘電体キャパシタを形成する工程と、
(b)前記複数の強誘電体キャパシタを被覆する被覆層を、前記複数の強誘電体キャパシタの間に第1の開口部が設けられるように形成する工程と、
(c)前記第1の開口部と連通する第2の開口部を前記被覆層及び前記層間絶縁層に形成する工程と、
(d)前記第1及び第2の開口部内、並びに前記被覆層の上方に導電層を一体的に形成する工程と、
(e)少なくとも前記導電層を研磨する工程と、
を含む。
前記(e)工程で、前記導電層及び前記被覆層を研磨してもよい。
42…第2のプラグ 70…被覆層 72…第1の開口部 74…第2の開口部
80,82…導電層 Cnm…強誘電体キャパシタ
Claims (9)
- 基板と、
前記基板の上方に形成された少なくとも1層よりなる層間絶縁層と、
前記層間絶縁層の上方に形成された複数の強誘電体キャパシタと、
前記複数の強誘電体キャパシタを被覆する被覆層と、
前記複数の強誘電体キャパシタの間に設けられた第1の開口部と、
前記第1の開口部と連通するとともに前記被覆層及び前記層間絶縁層に形成された第2の開口部と、
前記第1及び第2の開口部内に一体的に設けられた導電層と、
を含み、
前記複数の強誘電体キャパシタは、複数行複数列に配列され、
前記強誘電体キャパシタは、長手軸を有する平面形状をなし、
前記強誘電体キャパシタの長手軸は、行方向に対して斜めに傾斜し、
前記行方向の隣同士の前記強誘電体キャパシタの長手軸は、列方向と平行な線を基準として対称となっており、
前記第1の開口部内に設けられた前記導電層は、ビット配線である、強誘電体メモリ。 - 請求項1記載の強誘電体メモリにおいて、
前記層間絶縁層には、前記強誘電体キャパシタに電気的に接続される第1のプラグ、及び前記第2の開口部により露出される第2のプラグが形成されている、強誘電体メモリ。 - 請求項2記載の強誘電体メモリにおいて、
前記第2の開口部の幅は、前記第2のプラグの幅よりも大きい、強誘電体メモリ。 - 請求項1から請求項3のいずれかに記載の強誘電体メモリにおいて、
前記第1の開口部の幅は、前記第2の開口部の幅よりも大きい、強誘電体メモリ。 - 請求項1から請求項4のいずれかに記載の強誘電体メモリにおいて、
前記導電層の上面は、前記被覆層の上面と面一である、強誘電体メモリ。 - 請求項1から請求項5のいずれかに記載の強誘電体メモリにおいて、
前記列方向における隣同士の前記強誘電体キャパシタの最小間隔は、前記行方向における隣同士の前記強誘電体キャパシタの最小間隔よりも大きい、強誘電体メモリ。 - 請求項6記載の強誘電体メモリにおいて、
前記導電層は、前記列方向における隣同士の前記強誘電体キャパシタの間に配置され、かつ前記行方向に延出して形成されている、強誘電体メモリ。 - (a)基板の上方の少なくとも1層よりなる層間絶縁層の上方に、複数の強誘電体キャパシタを形成する工程と、
(b)前記複数の強誘電体キャパシタを被覆する被覆層を、前記複数の強誘電体キャパシタの間に第1の開口部が設けられるように形成する工程と、
(c)前記第1の開口部と連通する第2の開口部を前記被覆層及び前記層間絶縁層に形成する工程と、
(d)前記第1及び第2の開口部内、並びに前記被覆層の上方に導電層を一体的に形成する工程と、
(e)少なくとも前記導電層を研磨する工程と、
を含み、
前記複数の強誘電体キャパシタは、複数行複数列に配列され、
前記強誘電体キャパシタは、長手軸を有する平面形状をなし、
前記強誘電体キャパシタの長手軸は、行方向に対して斜めに傾斜し、
前記行方向の隣同士の前記強誘電体キャパシタの長手軸は、列方向と平行な線を基準として対称となっており、
前記第1の開口部内に設けられた前記導電層は、ビット配線である、強誘電体メモリの製造方法。 - 請求項8記載の強誘電体メモリの製造方法において、
前記(e)工程で、前記導電層及び前記被覆層を研磨する、強誘電体メモリの製造方法。
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