CN117995681A - 半导体元件及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法包括：首先形成一浅沟隔离于基底内，然后形成一第一栅极结构于该基底上并设于该浅沟隔离旁，形成一第一掺杂区于该第一栅极结构以及该浅沟隔离之间，形成一第二掺杂区于该第一掺杂区以及该第一栅极结构之间，形成一第一接触插塞于该第一掺杂区上，再形成一第二接触插塞于该第二掺杂区上。

Description

半导体元件及其制作方法
技术领域
本发明涉及一种制作半导体元件的方法，尤其是涉及一种制作萧特基二极管的方法。
背景技术
半导体装置被用于各种电子应用中，例如个人电脑、手机、数字相机以及其他电子设备。一般通过在半导体基板上依序沉积绝缘或介电层、导电层以及半导体层材料以制造半导体装置，并使用光刻对各种材料层进行图案化，以在其上形成电路组件及元件。
半导体产业通过持续减小最小部件尺寸以持续提高各种电子组件(例如晶体管、二极管、电阻、电容等)的整合密度，其允许将更多组件整合至给定区域中。然而，随着最小部件尺寸的减小，出现了应解决的额外问题。
发明内容
本发明一实施例揭露一种制作半导体元件的方法。首先形成一浅沟隔离于基底内，然后形成一第一栅极结构于该基底上并设于该浅沟隔离旁，形成一第一掺杂区于该第一栅极结构以及该浅沟隔离之间，形成一第二掺杂区于该第一掺杂区以及该第一栅极结构之间，形成一第一接触插塞于该第一掺杂区上，再形成一第二接触插塞于该第二掺杂区上。
本发明一实施例揭露一种半导体元件，其主要包含一浅沟隔离设于基底内，一第一栅极结构设于基底上以及浅沟隔离旁，第一掺杂区设于该第一栅极结构以及该浅沟隔离之间，第二掺杂区设于该第一掺杂区以及该第一栅极结构之间，第一接触插塞设于该第一掺杂区上以及第二接触插塞设于该第二掺杂区上。
附图说明
图1至图6为本发明一实施例制作一半导体元件的方法示意图。
符号说明
12:基底
14:二极管区
16:浅沟隔离
18:栅极结构
20:栅极结构
22:栅极介电层
24:栅极材料层
26:间隙壁
28:掺杂区
30:间隙壁
32:掺杂区
34:硅化金属层
36:接触洞蚀刻停止层
38:层间介电层
40:金属栅极
42:介质层
44:高介电常数介电层
46:功函数金属层
48:低阻抗金属层
50:接触插塞
52:接触插塞
54:接触插塞
56:层间介电层
具体实施方式
请参照图1至图6，图1至图6为本发明一实施例制作一半导体元件的方法示意图。如图1所示，首先提供一基底12，例如一硅基底或硅覆绝缘(SOI)基板，基底12上可定义出一二极管区14于后续制作工艺中用来制备一萧特基二极管(Schottky diode)，并于二极管区14两侧的基底12内填入绝缘材料如氧化硅以形成一浅沟隔离16。需注意的是，本实施例虽较佳以制作一般平面型场效晶体管为例，但不局限于此，本发明又可应用至其他鳍状结构场效晶体管，此实施例也属本发明所涵盖的范围。
依据本发明一实施例，鳍状结构可通过侧壁图案转移(sidewall imagetransfer,SIT)技术制得，其程序大致包括：提供一布局图案至电脑系统，并经过适当地运算以将相对应的图案定义于光掩模中。后续可通过光光刻及蚀刻制作工艺，以形成多个等距且等宽的图案化牺牲层于基底上，使其个别外观呈现条状。之后依序施行沉积及蚀刻制作工艺，以于图案化牺牲层的各侧壁形成间隙壁。继以去除图案化牺牲层，并在间隙壁的覆盖下施行蚀刻制作工艺，使得间隙壁所构成的图案被转移至基底内，再伴随鳍状结构切割制作工艺(fin cut)而获得所需的图案化结构，例如条状图案化鳍状结构。
除此之外，鳍状结构的形成方式又可包含先形成一图案化掩模(图未示)于基底12上，再经过一蚀刻制作工艺，将图案化掩模的图案转移至基底12中以形成鳍状结构。另外，鳍状结构的形成方式另也可以是先制作一图案化硬掩模层(图未示)于基底12上，并利用外延制作工艺于暴露出于图案化硬掩模层的基底12上成长出例如包含硅锗的半导体层，而此半导体层即可作为相对应的鳍状结构。这些形成鳍状结构的实施例均属本发明所涵盖的范围。
接着可于二极管区14两侧的基底12上形成虚置栅极或栅极结构18、20，其中左侧的栅极结构18较佳设于浅沟隔离16上而右侧的栅极结构20则直接设于基底12表面。在本实施例中，形成栅极结构18、20的方式较佳依序形成一栅极介电层22、一栅极材料层24以及一选择性硬掩模(图未示)于基底12上，并利用一图案化光致抗蚀剂(图未示)当作掩模进行一图案转移制作工艺，以单次蚀刻或逐次蚀刻步骤，去除部分栅极材料层24与部分栅极介电层22，然后剥除图案化光致抗蚀剂，以于基底12上形成至少由图案化的栅极介电层22与图案化的栅极材料层24所构成的虚置栅极或栅极结构18、20。在本实施例中，栅极介电层22可包含氧化硅而栅极材料层24可包含多晶硅，但不局限于此。
然后在栅极结构18、20侧壁形成至少一间隙壁26，并可于不形成图案化掩模的情况下进行一离子注入制作工艺于栅极结构20两侧的基底12内形成掺杂区28。在本实施例中，掺杂区28较佳包含N型掺质例如一N-区域，其中掺杂区28可作为后续右侧所制备金属氧化物半导体晶体管的轻掺杂漏极。
随后如图2所示，形成另一间隙壁30于间隙壁26侧壁，并进行另一离子注入制作工艺于栅极结构20旁的间隙壁30两侧的基底12内形成另一掺杂区32如N+区域，其中掺杂区32可作为后续右侧所制备金属氧化物半导体晶体管的源极/漏极区域。在本实施例中，间隙壁26、30可各为单一间隙壁或复合式间隙壁，间隙壁26、30可包含相同或不同材料，且间隙壁26、30可选自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅所构成的组，但不局限于此。另外掺杂区28与掺杂区32较佳包含相同导电型式，掺杂区28浓度较佳小于掺杂区32浓度，且掺杂区32底表面较佳略低于掺杂区28底表面。本实施例的掺杂区28、32虽以N型掺杂区为例，但不局限于此，依据本发明其他实施例又可注入P型掺质形成掺杂区28与掺杂区32，此变化型也属本发明所涵盖的范围。接着可进行一硅化金属制作工艺于栅极结构20两侧的基底12内或掺杂区32表面形成硅化金属层34，其中硅化金属层34顶表面可选择切齐或略高于基底12或掺杂区28顶表面。
如图3所示，然后在硅化金属层34形成后利用蚀刻方式拔除间隙壁30并暴露出间隙壁26及掺杂区28表面但不去除任何间隙壁26。由于掺杂区28表面于硅化金属制作工艺时有间隙壁30遮蔽，因此去除间隙壁30之后掺杂区28表面较佳无任何硅化金属层34。随后再形成一由氮化硅所构成的接触洞蚀刻停止层(contact etch stop layer,CESL)36于浅沟隔离16与基底12上并覆盖栅极结构18、20。
如图4所示，接着形成一层间介电层38于接触洞蚀刻停止层36上，再进行一平坦化制作工艺，例如利用化学机械研磨(chemical mechanical polishing,CMP)去除部分层间介电层38与部分接触洞蚀刻停止层36并暴露出由多晶硅材料所构成的栅极材料层24，使栅极材料层24上表面与层间介电层38上表面齐平。
随后如图5所示，进行一金属栅极置换制作工艺将栅极结构18、20转换为金属栅极40。举例来说，可先进行一选择性的干蚀刻或湿蚀刻制作工艺，例如利用氨水(ammoniumhydroxide,NH4OH)或氢氧化四甲铵(Tetramethylammonium Hydroxide,TMAH)等蚀刻溶液来去除栅极结构18、20中的栅极材料层24甚至栅极介电层22，以于层间介电层38中形成凹槽(图未示)。之后依序形成一介质层42、一高介电常数介电层44、一功函数金属层46以及一低阻抗金属层48于凹槽内，然后进行一平坦化制作工艺，例如利用CMP去除部分低阻抗金属层48、部分功函数金属层46与部分高介电常数介电层44以形成金属栅极40。以本实施例利用后高介电常数介电层制作工艺所制作的金属栅极40为例，各金属栅极40较佳包含一介质层42或栅极介电层、一U型高介电常数介电层44、一U型功函数金属层46以及一低阻抗金属层48。依据本发明一实施例，之后可选择性去除部分低阻抗金属层48、部分功函数金属层46以及部分高介电常数介电层44以形成一凹槽，再填入一硬掩模(图未示)于凹槽内并搭配进行一平坦化制作工艺，使硬掩模上表面切齐层间介电层38上表面。
在本实施例中，高介电常数介电层44包含介电常数大于4的介电材料，例如选自氧化铪(hafnium oxide，HfO2)、硅酸铪氧化合物(hafnium silicon oxide,HfSiO4)、硅酸铪氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化铝(aluminum oxide,Al2O3)、氧化镧(lanthanum oxide,La2O3)、氧化钽(tantalum oxide,Ta2O5)、氧化钇(yttrium oxide,Y2O3)、氧化锆(zirconium oxide,ZrO2)、钛酸锶(strontium titanate oxide,SrTiO3)、硅酸锆氧化合物(zirconium silicon oxide,ZrSiO4)、锆酸铪(hafnium zirconium oxide,HfZrO4)、锶铋钽氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、锆钛酸铅(leadzirconate titanate,PbZrxTi1-xO3,PZT)、钛酸钡锶(barium strontium titanate,BaxSr1- xTiO3,BST)、或其组合所组成的组。
功函数金属层46较佳用以调整形成金属栅极的功函数，使其适用于N型晶体管(NMOS)或P型晶体管(PMOS)。若晶体管为N型晶体管，功函数金属层46可选用功函数为3.9电子伏特(eV)～4.3eV的金属材料，如铝化钛(TiAl)、铝化锆(ZrAl)、铝化钨(WAl)、铝化钽(TaAl)、铝化铪(HfAl)或TiAlC(碳化钛铝)等，但不以此为限；若晶体管为P型晶体管，功函数金属层46可选用功函数为4.8eV～5.2eV的金属材料，如氮化钛(TiN)、氮化钽(TaN)或碳化钽(TaC)等，但不以此为限。功函数金属层46与低阻抗金属层48之间可包含另一阻障层(图未示)，其中阻障层的材料可包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等材料。低阻抗金属层48则可选自铜(Cu)、铝(Al)、钨(W)、钛铝合金(TiAl)、钴钨磷化物(cobalttungsten phosphide,CoWP)等低电阻材料或其组合。
之后如图6所示，可进行一接触插塞制作工艺形成接触插塞50、52、54分别电连接掺杂区32以及/或栅极结构18。在本实施例中，形成接触插塞50、52、54的方式可先形成另一层间介电层56于层间介电层38与金属栅极40上，去除部分层间介电层38、56与部分接触洞蚀刻停止层36形成接触洞(图未示)，然后依序沉积一阻障层(图未示)与一金属层于基底12上并填满接触洞。接着利用一平坦化制作工艺，例如CMP去除部分金属层、部分阻障层甚至部分层间介电层56，以于接触洞中形成接触插塞50、52、54，其中接触插塞50、52、54上表面较佳与层间介电层56上表面切齐。在本实施例中，层间介电层38、56可包含氧化硅例如四乙氧基硅烷(tetraethyl orthosilicate,TEOS)，阻障层较佳选自由钛、钽、氮化钛、氮化钽以及氮化钨所构成的组，金属层较佳选自由铝、钛、钽、钨、铌、钼以及铜所构成的组，但不局限于此。至此即完成本发明一实施例的半导体元件的制作。
请再参照图6，图6为本发明一实施例的一半导体元件的结构示意图。如图6所示，半导体元件包含浅沟隔离16设于基底12内、栅极结构18、设于浅沟隔离16正上方、栅极结构20设于浅沟隔离16旁的基底12上、掺杂区28、32设于两个栅极结构18、20之间、间隙壁26设于各栅极结构18、20旁、接触洞蚀刻停止层36设于间隙壁26侧壁、层间介电层38设于接触洞蚀刻停止层36上、接触插塞50设于栅极结构18旁的掺杂区28上以及接触插塞52、54设于栅极结构20两侧的掺杂区32上。
从细部来看，紧邻栅极结构18的接触插塞50较佳包含L形剖面且同时接触栅极结构18顶表面以及栅极结构18旁的掺杂区28，栅极结构18一侧如左侧较佳设有接触洞蚀刻停止层36但另一侧如右侧则无任何接触洞蚀刻停止层36，两个栅极结构18、20之间的掺杂区28、32较佳包含相同导电型式如N型，掺杂区28浓度较佳小于掺杂区32浓度，且掺杂区32底表面较佳略低于掺杂区28底表面。依据本发明的优选实施例，二极管区14中连接掺杂区28一端的接触插塞50可连接至一阴极或阳极而连接掺杂区32一端的接触差塞52可同样连接至一阴极或阳极进而构成一萧特基二极管。
需注意的是，本实施例中接触插塞50虽同时接触栅极结构18顶表面以及栅极结构18旁的掺杂区28，但不局限于此，依据本发明其他实施例接触插塞50左侧侧壁又可选择略为内缩切齐栅极结构18右侧的间隙壁26侧壁使接触插塞50仅接触掺杂区28但不接触间隙壁26及栅极结构18顶表面，或是接触插塞50左侧侧壁可选择略为内缩切齐栅极结构18右侧侧壁使接触插塞50仅接触掺杂区28与栅极结构18右侧的间隙壁26侧壁与顶表面但不接触栅极结构18顶表面，这些变化型均属本发明所涵盖的范围。
综上所述，本发明主要先于浅沟隔离上设置一栅极结构然后于邻近的基底上形成另一栅极结构，接着利用第一道间隙壁28定义出第一掺杂区如掺杂区28，利用第二道间隙壁30定义出第二掺杂区如掺杂区32并由此调整两个掺杂区28、32或后续萧特基二极管的整体长度或宽度，之后去除第二道间隙壁30，再形成接触插塞分别连接掺杂区28与掺杂区32作为萧特基二极管的阴极与阳极。依据本发明的优选实施例，利用此设计本发明可大幅降低萧特基二极管所需的整体面积。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (19)

1.一种制作半导体元件的方法，包含：
形成浅沟隔离于基底内；
形成第一栅极结构于该基底上并设于该浅沟隔离旁；
形成第一掺杂区于该第一栅极结构以及该浅沟隔离之间；
形成第二掺杂区于该第一掺杂区以及该第一栅极结构之间；
形成第一接触插塞于该第一掺杂区上；以及
形成第二接触插塞于该第二掺杂区上。
2.如权利要求1所述的方法，还包含：
形成该第一栅极结构于该基底上以及第二栅极结构于该浅沟隔离上；
形成第一间隙壁于该第一栅极结构以及该第二栅极结构旁；
形成该第一掺杂区；
形成第二间隙壁于该第一间隙壁旁；
形成该第二掺杂区；
去除该第二间隙壁；
形成接触洞蚀刻停止层于该第一栅极结构以及该第二栅极结构上；
形成层间介电层于该接触洞蚀刻停止层上；以及
形成该第一接触插塞以及该第二接触插塞。
3.如权利要求2所述的方法，还包含在去除该第二间隙壁之前形成硅化金属层于该第二掺杂区上。
4.如权利要求2所述的方法，还包含形成该第一接触插塞于该第二栅极结构以及该第一掺杂区上。
5.如权利要求1所述的方法，其中该第一接触插塞包含L形。
6.如权利要求2所述的方法，还包含：
平坦化该层间介电层；
进行金属栅极置换制作工艺将该第一栅极结构以及该第二栅极结构转换为第一金属栅极以及第二金属栅极；以及
形成该第一接触插塞以及该第二接触插塞于该层间介电层内。
7.如权利要求1所述的方法，其中该第一掺杂区以及该第二掺杂区包含相同导电型式。
8.如权利要求1所述的方法，其中该第一掺杂区浓度小于该第二掺杂区浓度。
9.如权利要求1所述的方法，其中该第二掺杂区底表面低于该第一掺杂区底表面。
10.一种半导体元件，包含：
浅沟隔离，设于基底内；
第一栅极结构，设于该基底上以及该浅沟隔离旁；
第一掺杂区，设于该第一栅极结构以及该浅沟隔离之间；
第二掺杂区，设于该第一掺杂区以及该第一栅极结构之间；
第一接触插塞，设于该第一掺杂区上；以及
第二接触插塞，设于该第二掺杂区上。
11.如权利要求10所述的半导体元件，还包含：
第二栅极结构，设于该浅沟隔离上；
间隙壁，设于该第一栅极结构以及该第二栅极结构旁；
接触洞蚀刻停止层，设于该第一栅极结构以及该第二栅极结构旁；以及
层间介电层，设于该接触洞蚀刻停止层上。
12.如权利要求11所述的半导体元件，其中该第一接触插塞设于该第二栅极结构以及该第一掺杂区上。
13.如权利要求11所述的半导体元件，其中该第二栅极结构包含第二金属栅极。
14.如权利要求10所述的半导体元件，其中该第一栅极结构包含第一金属栅极。
15.如权利要求10所述的半导体元件，其中该第一接触插塞包含L形。
16.如权利要求10所述的半导体元件，还包含硅化金属层设于该第二掺杂区上。
17.如权利要求10所述的半导体元件，其中该第一掺杂区以及该第二掺杂区包含相同导电型式。
18.如权利要求10所述的半导体元件，其中该第一掺杂区浓度小于该第二掺杂区浓度。
19.如权利要求10所述的半导体元件，其中该第二掺杂区底表面低于该第一掺杂区底表面。
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