CN112750774A - 半导体装置制造方法 - Google Patents

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赖蓓盈
侯承浩
于雄飞
徐志安
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Abstract

本公开实施例提供一种半导体装置及其制造方法，其利用钝化掺质来钝化栅极介电层。利用例如浸泡法的工艺使钝化掺质穿过功函数层，导入至栅极介电质层中。钝化掺质为可帮助钝化电子捕捉缺陷(electrical trapping defects)的原子，例如为氟。

Description

半导体装置制造方法
技术领域
本公开实施例涉及一种半导体装置的制造方法，特别涉及一种鳍式场效晶体管的制造方法。
背景技术
半导体装置被用于各种电子应用，例如个人电脑、移动电话、数码相机以及其他电子设备。通常通过按序地在半导体基板上沉积材料的绝缘层或介电质层、导电层、以及半导体层，并利用微影工艺图案化各种材料层以在其上形成电路组件及元件来制造半导体装置。
半导体产业通过不断缩小最小特征尺寸(minimum feature size)来持续提升各种电子组件(例如：晶体管、二极管、电阻器、电容器等等)的积集度(integrationdensity)，其允许在一给定面积内整合更多的部件。然而，随着最小特征尺寸的缩小，应解决的额外问题也随之出现。
发明内容
本公开实施例提供一种半导体装置制造方法，包括：形成栅极介电质层于半导体鳍片上，接着形成第一功函数层于栅极介电质层上，此第一功函数层在形成第一功函数层之后具有第一厚度。将第一功函数层浸泡在第一前驱物中，此第一前驱物包括钝化掺质，其中浸泡第一功函数层的步骤将钝化掺质导入栅极介电质层中，以及其中第一功函数层在浸泡第一功函数层之后具有第一厚度。接着，形成填充材料于第一功函数层的上方。
本公开实施例提供一种半导体装置制造方法，包括：在半导体鳍片上的高介电常数介电质上沉积第一功函数金属至第一厚，接着通过将此第一功函数金属浸泡在三氟化氮中，保形地使氟穿过高介电常数介电质且穿过第一功函数金属扩散至界面氧化物中，其中第一功函数金属在保形地沉积氟之后具有第一厚度。接着，在保形地扩散氟之后沉积填充材料。
本公开实施例提供一种半导体装置，包括：半导体鳍片；于半导体鳍片上的界面层：于界面层上的栅极介电质层；于栅极介电质层上的第一功函数金属层，其中第一功函数金属层具有氟的第一下降浓度，并且亦具有氟的第一上升浓度；以及于第一功函数金属层上的填充材料。
附图说明
配合附图来阅读以下详细叙述为理解本公开的各个方面的最佳方式。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制。事实上，为了清楚地起见，可能任意地放大或缩小元件的尺寸。
图1根据本公开的一些实施例，示出形成半导体鳍片的透视图。
图2A至图2B是根据本公开的一些实施例，示出形成源极/漏极区以及移除虚置栅极电极的步骤。
图3是根据本公开的一些实施例，示出形成第一介电质层以及功函数层的步骤。
图4是根据本公开的一些实施例，示出浸泡工艺。
图5是根据本公开的一些实施例，示出形成填充材料的步骤。
图6是根据本公开的一些实施例，示出形成顶盖的步骤。
图7是根据本公开的一些实施例，示出氟的浓度的第一次扫描。
图8是根据本公开的一些实施例，示出氟的浓度的第二次扫描。
附图标记说明：
100：半导体装置
101：基板
103：第一沟槽
105：第一隔离区
107：鳍片
109：虚置栅极介电质
111：虚置栅极电极
113：第一间隔物
115：堆叠
201：源极/漏极区
203：层间介电质层
301：第一介电质层
303：第一(p型)金属功函数层
305：界面层
401：钝化掺质
403：前驱物
501：填充材料
503：第一栅极堆叠
601：盖层
701,703,705,707,709,711,713,801,803,807,809,813：线
715,815：背景图表
具体实施方式
以下公开实施例提供了许多不同的实施例或范例，用于实施本公开的不同特征。各部件和其配置的具体范例描述如下，以简化本公开实施例的说明。当然，这些仅仅是范例，并非用以限制。举例而言，叙述中若提及第一部件形成在第二部件之上或上，可能包含所形成的第一和第二部件为直接接触的实施例，也可能包含额外的部件形成在第一和第二部件之间，使得它们不直接接触的实施例。此外，本公开实施例可能在不同的范例中重复参考数字及/或字母。如此重复是为了简明和清楚，而非用以表示所讨论的不同实施例及/或配置之间的关系。
再者，其中可能用到与空间相对用词，例如“在……之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述附图中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
以下将针对特定示例描述实施例，这些示例包括具有防止起泡的鳍式场效晶体管制造工艺以及形成气泡(blister)数量减少的半导体装置。然而，实施例并不限于本文提供的示例，并且可在各式各样的实施例中实现本公开的概念。
现在参照图1，其示出半导体装置100的透视图，像是鳍式场效晶体管装置。在一实施例中，半导体装置100包括基板101与第一沟槽103。基板101可为硅基板，尽管也可以使用其他基板，例如绝缘体上覆半导体(semiconductor-on-insulator,SOI)、应变SOI(strained SOI)，以及绝缘体上的硅锗。基板101可以是p型半导体，尽管在其他实施例中，基板101可以是n型半导体。
可以形成第一沟槽103作为最终形成第一隔离区105的初始步骤。可使用遮罩层(于图1中未分别示出)伴随着适合的蚀刻工艺来形成第一沟槽103。举例来说，遮罩层可以是包含氮化硅的硬遮罩，其通过例如化学气相沉积(CVD)工艺而形成，尽管可以使用其他材料，例如氧化物、氮氧化物、碳化硅、上述的组合或类似者，并且可以使用其他工艺，例如等离子体增强化学气相沉积(plasma enhanced CVD,PECVD)、低压化学气相沉积(lowpressure CVD,LPCVD)或者甚至可以在形成氧化硅之后接着进行氮化。一旦形成遮罩层的材料，可通过适合的光微影工艺将遮罩层图案化，以露出基板101将被移除来形成第一沟槽103的部分。
一旦形成遮罩层且将其图案化，便在基板101内形成第一沟槽103。为了在基板101内形成第一沟槽103，可通过适合的工艺(例如反应性离子蚀刻(reactive ion etching,RIE))来移除露出的基底101，尽管也可以使用任何适合的工艺。在一实施例中，可以形成具有第一深度的第一沟槽103，第一深度从基板101的表面算起少于约
Figure BDA0002750030060000041
例如约2500埃。
然而，本公开所属技术领域中技术人员将能理解，前述形成第一沟槽103的工艺仅为一种可能的工艺，并非意味着为唯一的实施例。反之，可以通过任何适合的工艺来形成第一沟槽103，且可以使用包含任意数量的遮罩和移除步骤的任何适合的工艺。
除了形成第一沟槽103之外，遮罩和蚀刻工艺从基板101中保留而未被移除的部分额外地形成鳍片107。为了方便起见，在附图中以虚线将鳍片107与基板101分隔，尽管可能存在或不存在此分隔的物理标示。可使用这些鳍片107来形成多栅极鳍式场效晶体管(multiple-gate FinFET)的通道区，将于下文讨论。虽然图1只示出从基板101形成两个鳍片107，但可以采用任何数量的鳍片107。
可形成鳍片107使得鳍片107在基板101的表面具有介于约5纳米至约80纳米之间的宽度，例如约30纳米。此外，鳍片107彼此之间以介于约10纳米至约100纳米之间的距离分隔，例如约50纳米。通过以这样的形式隔开鳍片107，每一个鳍片107可形成单独的通道区，并且鳍片107仍足够靠近来共用共同的栅极(将于下文进一步讨论)。
一旦形成第一沟槽103和鳍片107，便以介电材料填入第一沟槽103，且可在第一沟槽103内凹蚀介电材料以形成第一隔离区105。介电材料可以是氧化物材料、高密度等离子体(high-density plasma,HDP)氧化物或类似者。在对第一沟槽103进行可选的清洁步骤和形成内衬(lining)之后，可使用化学气相沉积(CVD)方法(例如高深宽比填沟工艺(highaspect ratio process,HARP))、高密度等离子体化学气相沉积方法，或在本公开所属技术领域中已知的其他适合的形成方法之一来形成介电材料。
可通过以下方式填充第一沟槽103：使用介电材料过度填充第一沟槽103以及基板101，接着通过适合的工艺(例如化学机械研磨(CMP)、蚀刻、上述的组合或类似者)来移除第一沟槽103以及鳍片107外部的多余材料。在一实施例中，移除工艺也移除任何位于鳍片107上方的介电材料，因此移除介电材料的步骤将露出鳍片107的表面以进行进一步的工艺步骤。
一旦以介电材料填充第一沟槽103，可接着凹蚀介电材料远离鳍片107的表面。可执行凹蚀步骤以露出相邻于鳍片107的顶面的鳍片107的侧壁的至少一部分。可通过将鳍片107的顶面浸入例如HF的蚀刻剂中，以使用湿式蚀刻来凹蚀介电材料，尽管也可以使用其他蚀刻剂，例如H2，以及使用其他方法，例如反应性离子蚀刻、使用例如NH3/NF3为蚀刻剂的干式蚀刻、化学氧化物移除或干式化学清洁。可以将介电材料凹蚀至离鳍片107的表面约
Figure BDA0002750030060000051
至约
Figure BDA0002750030060000052
之间的距离，例如约
Figure BDA0002750030060000053
此外，凹蚀步骤也可移除位于鳍片107上方的任何剩下的介电材料，以确保露出鳍片107来进行进一步的工艺。
然而，本公开所属技术领域中技术人员将能理解，前述步骤可以仅为用于填充介电材料和凹蚀介电材料的全部制造流程的一部分。举例来说，可以利用内衬步骤、清洁步骤、退火步骤、间隙填充步骤、上述的组合以及类似者，以形成第一沟槽103并且以介电材料填充第一沟槽103。本公开实施例的范围完全旨在包含所有可能的工艺步骤。
在形成第一隔离区105之后，在每一个鳍片107上可形成虚置栅极介电质109、虚置栅极介电质109上的虚置栅极电极111以及第一间隔物113。在一实施例中，可通过热氧化、化学气相沉积、溅镀(sputtering)或任何本公开所属技术领域中已知且使用于形成栅极介电质的其他方法来形成虚置栅极介电质109。虚置栅极介电质109在鳍片107的顶端上方的厚度可以不同于虚置栅极介电质109在鳍片107的侧壁上的厚度，取决于形成栅极介电质的技术。
虚置栅极介电质109可包含例如二氧化硅或氮氧化硅的材料，其厚度在约3埃至约100埃的范围之间，例如约10埃。虚置栅极介电质109可由高介电常数(high-k)材料(例如，具有大于约5的相对介电常数)形成，例如氧化镧(La2O3)、氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)或氧化锆(ZrO2)、或上述的组合，且具有约0.5埃至约100埃的等效氧化物厚度，例如约10埃或更少。此外，二氧化硅、氮氧化硅及/或高介电常数材料的任何组合都可用于虚置栅极介电质109。
虚置栅极电极111可包含导电或非导电材料，且可选自以下群组：多晶硅、W、Al、Cu、AlCu、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、上述的组合或类似者。可通过化学气相沉积、溅镀沉积、或其他本公开所属技术领域中已知且使用于沉积导电材料的技术来形成虚置栅极电极111。虚置栅极电极111的厚度可在约5埃至约200埃的范围之间。虚置栅极电极111的顶面可具有非平坦顶面，且可在图案化虚置栅极电极111或蚀刻栅极之前被平坦化。在此阶段，可导入或不导入离子至虚置栅极电极111中。可通过例如离子布植技术来导入离子。
一旦形成虚置栅极介电质109和虚置栅极电极111，可以将虚置栅极介电质109和虚置栅极电极111图案化，以在鳍片107上形成一系列的堆叠115。堆叠115定义了多通道区，此多通道区位于虚置栅极介电质109下方的鳍片107的每一个侧边。通过使用例如本公开所属技术领域中已知的沉积和光微影技术，在虚置栅极电极111上沉积并图案化栅极遮罩(在图1中未分别示出)，可形成堆叠115。栅极遮罩可包含常用的遮罩材料与牺牲材料，例如(但不限于此)氧化硅、氮氧化硅、SiCON、SiC、SiOC及/或氮化硅，并且可沉积至介于约5埃至约200埃的厚度。可使用干式蚀刻工艺来蚀刻虚置栅极电极111和虚置栅极介电质109，以形成图案化的堆叠115。
一旦将堆叠115图案化，可形成第一间隔物113。第一间隔物113可形成于堆叠115的相对侧上。通常通过在先前形成的结构上毯覆式(blanket)沉积间隔层(在图1中未分别示出)来形成第一间隔物113。间隔层可包含SiN、氮氧化物、SiC、SiON、SiOCN、SiOC、氧化物和类似材料，并且可通过用于形成这样的间隔层的方法来形成，例如化学气相沉积(CVD)、等离子体增强化学气相沉积、溅镀以及本公开所属技术领域中已知的其他方法。间隔层可包含具有不同蚀刻特性的不同的材料，或者与第一隔离区105中的介电材料相同的材料。接着，可通过例如一道或多道蚀刻工艺来图案化第一间隔物113，以从结构的水平表面移除间隔层，以形成第一间隔物113。
在一实施例中，可形成第一间隔物113以形成介于约5埃与约500埃之间的厚度。此外，一旦已经形成第一间隔物113，则可以将相邻于一个堆叠115的第一间隔件113与相邻于另一个堆叠115的第一间隔件113分隔约5纳米至约200纳米之间的距离，例如约20纳米。然而，可采用任何适合的厚度及距离。
图2A至图2B示出从未被堆叠115和第一间隔物113保护的区域中移除鳍片107以及源极/漏极区201的再生长，而图2B示出在移除虚置栅极介电质109与虚置栅极电极111之后，沿着图2A的线2-2’的单一鳍片107。从未被堆叠115和第一间隔物113保护的区域中移除鳍片107的步骤可使用堆叠115和第一间隔物113作为硬遮罩，通过反应性离子蚀刻(RIE)来实施，或通过任何其他适合的移除工艺来实施。此移除可持续进行直到鳍片107与第一隔离区105的表面共平面(如图所示)于或低于第一隔离区105的表面。
一旦移除鳍片107的这些部分，便放置且图案化硬遮罩(未分别示出)以覆盖虚置栅极电极111以避免生长，以及源极/漏极区102可接触每个鳍片107而再生长。在一实施例中，源极/漏极区201可再生长，而在一些实施例中，源极/漏极区201可再生长以形成应力源(stressor)，此应力源对位于堆叠115下方的鳍片107的通道区施加应力。在鳍片107包括硅且鳍式场效晶体管为p型装置的一实施例中，源极/漏极区201可通过选择性的外延工艺再生长，此工艺使用例如硅或者具有与通道区不同的晶格常数的其他材料，例如硅锗。外延成长工艺可使用前驱物，例如硅烷、二氯硅烷、锗烷与类似者，且可持续介于约5分钟与介于约120分钟之间，例如约30分钟。
在一实施例中，源极/漏极区201可形成为具有介于约5埃以及约1000埃之间的厚度，且在第一隔离区105上方的高度介于约10埃以及约500埃之间，例如约200埃。在此实施例中，源极/漏极区201可形成为在第一隔离区105的上表面上具有介于约5纳米以及约250纳米之间的高度，例如约100纳米。然而，可采用任何适合的高度。
一旦形成源极/漏极区201，可通过布植适合的掺质来将掺质布植至源极/漏极区201中以补充鳍片107中的掺质。举例来说，可布植例如硼、镓、铟、或类似者的p型掺质以形成PMOS装置。替代地，可布植例如磷、砷、锑、或类似者的n型掺质以形成NMOS装置。可使用堆叠115与第一间隔物113做为遮罩来布植这些掺质。应注意的是，本公开所属技术领域中技术人员将了解，可以使用许多其他工艺、步骤、或类似者来布植掺质。举例来说，本公开所属技术领域中技术人员将了解，可以使用间隔物和衬层的各种组合来执行多道布植工艺，以形成具有适合特定目的的特定形状或特性的源极/漏极区。这些工艺中的任何一种都可以用于布植掺质，并且以上描述并非旨在将本公开的实施例限制于上述步骤。
另外，在此时移除在形成源极/漏极区201期间覆盖虚置栅极电极111的硬遮罩。在一实施例中，可使用例如对硬遮罩的材料具有选择性的湿式或干式蚀刻工艺来去除硬遮罩。然而，可以使用任何合适的移除工艺。
图2A也示出在堆叠115与源极/漏极区201上形成层间介电质(ILD)层203(在图2A中以虚线示出以便于更清楚地示出下方结构)。层间介电质层203可包括例如硼磷硅酸盐玻璃(Boron phosphorous silicate glass,BPSG)的材料，尽管可使用任何适合的介电质。层间介电质层203可使用例如PECVD的工艺来形成，尽管可替代地使用其他工艺，例如LPCVD。层间介电质层203可形成为介于约100埃以及约3000埃之间的厚度。一旦形成，可以使用例如化学机械研磨工艺的平坦化工艺来平坦化ILD层203，使其与第一间隔物113齐平，尽管可以使用任何适当的工艺。
图2A至图2B进一步示出移除与置换虚置栅极电极111与虚置栅极介电质109的进一步工艺。在一实施例中，虚置栅极电极111与虚置栅极介电质109可通过例如一道或多道湿式或干式蚀刻工艺来移除，此蚀刻工艺使用对虚置栅极电极111与虚置栅极介电质109的材料具有选择性的蚀刻剂。然而，可使用任何适合的移除工艺。
图3示出一旦移除虚置栅极电极111以及虚置栅极介电质109，可通过沉积一系列的层来开始形成第一栅极堆叠503(在图3中未示出，但示出于图5中)的工艺。在一实施例中，一系列的层可包括可选的界面层305(在图3中用虚线表示)、第一介电质层301以及第一p型金属功函数层303。
可在形成第一介电层301之前形成可选的界面层305。在一实施例中，界面层305可为例如二氧化硅的材料，通过例如临场蒸气产生(in-situ steam generation,ISSG)的工艺来形成。在另一实施例中，界面层305可为高介电常数材料，像是HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2O5、上述的组合、或类似者，厚度可达介于约5埃以及约20埃之间，例如约10埃。然而，可使用任何适合的材料或工艺来形成。
一旦形成界面层305，可在界面层305上形成第一介电质层301。在一实施例中，第一介电质层301为高介电常数材料，像是HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2O5、上述的组合、或类似者，通过例如原子层沉积、化学气相沉积、或类似者的工艺来沉积。第一介电质层301可沉积为介于约5埃与约200埃之间的厚度，例如约12埃，尽管可使用任何适合的材料及厚度。
第一金属功函数层303可形成于第一介电质层301上。在一实施例中，第一金属功函数层可由金属材料形成，例如TiN、Al、LaO、Ti、TiAlN、TaC、TaCN、TaSiN、TaSi2、NiSi2、Mn、Zr、ZrSi2、TaN、Ru、Mo、MoSi2、WN、其他金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、上述的组合或类似者。此外，第一p型金属功函数层303可通过例如原子层沉积、化学气相沉积、溅镀或类似者的沉积工艺来沉积，可沉积为介于约5埃与约50埃之间的厚度，例如约12埃，尽管可采用任何适合的沉积工艺或厚度。
此外，在其他特定实施例中，第一金属功函数层303可包括多层材料层，而非单一材料的单层。举例来说，在一些实施例中，第一金属功函数层303可包括材料为例如铝的第一层，且亦包括材料为例如氮化钛的第二层。然而，可采用任何适合的层数以及任何适合的材料组合，且本公开实施例的范围完全旨在包含所有这样的组合。
图4示出，一旦沉积第一金属功函数层303，可将钝化掺质(在图4中以标签为401的点标示)穿过第一金属功函数层303导入第一介电质层301，且可选地导入界面层305。导入钝化掺质401的步骤有助于钝化第一介电质层301及/或界面层305中的电子捕捉缺陷(electrical trapping defect)。
在一实施例中，钝化掺质401可为原子或分子，其可扩散穿过第一金属功函数层303，且进入及/或穿过第一介电质层301与界面层305，且亦可钝化第一介电质层301的材料中及界面层305的材料中的缺陷。在特定的实施例中，钝化掺质401可为原子，例如为氟、氮、氢、氯、上述的组合、或类似者。然而，可采用任何适合的原子或分子。
为了将钝化掺质401导入第一介电质层301及/或界面层305中，可使用利用前驱物(在图4中以标签为403的“X”表示)的浸泡工艺。在这样的浸泡工艺中，钝化掺质401的前驱物403可被导入中，此反应室放置有包含第一金属功函数层303的结构反应室，之后通过流速、扩散及化学反应使钝化掺质401移动进入且穿过第一金属功函数层303、进入第一介电质层301、以及在一些实施例中进入界面层305。然而，可采用任何适合的方式导入前驱物403。
在一些实施例中，前驱物403为包含所需的钝化掺质401(例如：氟)的一种或多种分子，且与第一金属功函数层303的材料亦不发生显著的反应。因此，虽然所选择的特定的前驱物403至少部分地取决于选择用于钝化掺质401的特定材料和选择用于第一金属功函数层303的特定材料，在钝化掺质401为氟且第一金属功函数层303的材料为氮化钛的实施例中，前驱物403可为包含氟的前驱物，例如三氟化氮(NF3)、氟(F2)、上述的组合或类似者。然而，也可采用适合用于所选的掺质的任何其他适合的前驱物，像是氮(N2)、氨(NH3)、氢(H2)、氯(Cl2)、上述的组合或类似者。
在一实施例中，可将前驱物403以一流速导入第一金属功函数层303中，此流速使得新鲜数量的前驱物403能弥补因先前导入的前驱物403扩散进入第一金属功函数层303及/或反应而在反应室中发生的任何浓度下降。举例来说，前驱物403可以介于约0.2L/min以及约1.8L/min之间的流速导入，例如1L/min。然而，可采用任何适合的流速。
此外，在一些实施例中，前驱物403可与稀释剂或载气一起导入，以使得前驱物403的运送和控制变得较为容易。在采用三氟化氮作为前驱物403的一实施例中，也可导入例如氮、氢或氩的稀释剂至反应室中。在一实施例中，稀释剂可以介于约1L/min以及约6L/min之间的流速导入。然而，可采用任何适合的流速。
导入前驱物403的步骤可在确保未发生其他不需要的反应和工艺的情况下，且确保发生所需的扩散和反应(将在下方进一步描述)的工艺条件下进行。举例来说，在一些实施例中，为了加速扩散工艺，同时避免前驱物及稀释剂发生不需要的反应(例如：三氟化氮与氮气之间的不需要的反应)，导入步骤可在低于600℃的温度下执行，像是介于约250℃与350℃。相似地，工艺可在低于约1torr的压力下执行，像是介于约0.4torr与约0.5torr。然而，可采用任何适合的工艺条件。
在浸泡工艺期间，前驱物403将扩散进入第一金属功函数层303，穿过第一金属功函数层303，且至少进入第一介电质层301，以及在一些实施例中，进入界面层305。一旦在第一介电质层301或界面层305中，前驱物403将与第一介电质层301中的开放部位(opensite)及/或悬空键(dangling bonds)反应，因而使钝化掺质401(例如：氟)与第一介电质层301的材料键结，且钝化在第一介电质层301与界面层305的材料中的缺陷。
此外，一旦钝化掺质401反应以钝化第一介电质层301及界面层305的缺陷，前驱物403的剩余部分(例如：在前驱物为三氟化氮的实施例中的氮)将离开结构。举例来说，一旦释放(relieve)钝化掺质401，前驱物403的剩余部分将从第一介电质层301与界面层305扩散至外部，从第一金属功函数层303扩散至外部，并扩散至周围的大气中。如此一来，只有钝化掺质401保留在结构中，且前驱物403的剩余部分从结构中除气。
浸泡工艺可持续一段时间，这段时间足够使钝化掺质401穿过第一金属功函数层303扩散进入第一介电质层301，并且在一些实施例中扩散进入界面层305并持续一段时间，此段时间足够使前驱物403的反应与后续的除气发生。在一实施例中，工艺可持续一段介于约10分钟与约2小时之间的时间，例如约1小时。然而，可采用任何适合的时间。
通过使用本文所描述的热浸泡工艺(thermal soaking process)，比起其他方法可以更保形地实现钝化掺质401的布植。举例来说，通过将第一金属功函数层303浸泡在前驱物403的浓度几乎为恒定的环境下(由于例如：前驱物403的恒定流量(constant flow)与其相关的混合)，前驱物403将从所有方向扩散至第一金属功函数层303中。相较于其他更具方向性的布植方法(例如离子布植工艺)，这种来自各个方向的扩散使钝化掺质401在第一介电质层301中产生了更保形的分散。通过更高程度的控制，可实现更大的工艺宽裕度，因而改善整体工艺。
此外，通过使用本文所描述的前驱物403，在布植期间可发生较少由不希望的化学反应所引起的损害。举例来说，在使用高反应性物种(例如双原子氟(F2))的其他工艺中，需使用更长时间以确保钝化掺质401充分掺入，且在更长的工艺时间中，氟将与第一金属功函数层303的材料发生不希望的反应，潜在地导致第一金属功函数层303被不希望地蚀刻。通过使用不会显著地与第一p型金属功函数层303的材料反应的反应性较低的前驱物403，第一金属功函数层303的材料将保持完整，且在导入前驱物403之前与之后，第一金属功函数层303将保持同样的厚度。
图5示出一旦导入钝化掺质401，可形成黏合层(glue layer)(未分别示出)与填充材料501。在一实施例中，可形成黏合层以帮助粘合上方的填充材料501与下方的材料，并提供形成填充材料501的成核层(nucleation layer)。在一实施例中，黏合层可为例如氮化钛的材料，且可利用相似的工艺(例如ALD)形成为介于约10埃与约100埃之间的厚度，例如约50埃。然而，可使用任何适合的材料与工艺。
一旦形成粘合层，便沉积填充材料501以填充开口的剩余部分。在一实施例中，填充材料501的材料可例如为Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、上述的组合、或类似者，且可使用沉积工艺来形成，例如电镀、化学气相沉积、原子层沉积、物理气相沉积、上述的组合、或类似者。此外，填充材料501可沉积至介于约100埃与约2000埃之间的厚度，例如约1500埃。然而，可使用任何适合的材料。
图5也示出在沉积填充材料501以填充且过度填充开口之后，填充材料501可被平坦化以形成第一栅极堆叠503。在一实施例中，可使用例如化学机械研磨工艺将此材料平坦化，使其与第一间隔物113(见图1)齐平，尽管可使用任何适合的工艺，例如研磨(grinding)或蚀刻。
在形成且平坦化第一栅极堆叠503的材料之后，第一栅极堆叠503的材料可被凹蚀且使用盖层601来封盖。在一实施例中，可使用例如湿式或干式蚀刻工艺来凹蚀第一栅极堆叠503的材料，此工艺使用对第一栅极堆叠503的材料有选择性的蚀刻剂。在一实施例中，第一栅极堆叠503的材料可被凹蚀介于约5纳米以及约150纳米的距离，例如约120纳米。然而，可采用任何适合的工艺及距离。
一旦第一栅极堆叠503的材料被凹蚀，可沉积且平坦化盖层601，使其与第一间隔物113齐平。在一实施例中，盖层601的材料例如为SiN、SiON、SiCON、SiC、SiOC、上述的组合、或类似者，使用例如原子层沉积、化学气相沉积、溅镀或类似者的沉积工艺来沉积。盖层601可沉积至介于约5埃与约200埃之间的厚度，且接着使用例如化学机械研磨的平坦化工艺来平坦化，使得盖层601与第一间隔物113齐平。
图7示出在一特定实施例中，基板101、第一介电质层301、第一金属功函数层303与填充材料501中的各种原子的能量色散光谱(energy dispersive spectroscopy)图表。为了准备此实施例的扫描，在1L/min的流速、300℃的温度、100pa的压力下执行1小时的热浸泡。此外，在此实施例中，第一金属功函数层303包括多种材料的多层，像是第一层铝与接着的第二层氮化钛。在此扫描中，线701表示硅的浓度，线703表示铪的浓度，线705表示钨的浓度，线707表示钛的浓度，线709表示铝的浓度、线711表示氮的浓度、以及线713表示氧的浓度。此外，背景图表715表示氟的浓度。
如同所见，钝化掺质401中氟的浓度在第一介电质层301中有最大值，且往两个方向的浓度都从此最大值下降。此外，在此实施例中存在不同材料的多层的情况下，在第一金属功函数层303中的氟的浓度也将下降且接着增加。
图8示出在另一实施例中，基板101、第一介电质层301、第一金属功函数层303与填充材料501中的各种原子的能量色散光谱图表。为了准备图8的扫描，在1.5L/min的流速、350℃的温度、100pa的压力下执行1小时的热浸泡。此外，在此实施例中，第一金属功函数层303包括单层材料，例如TiN。在此扫描中，线801表示硅的浓度，线803表示铪的浓度，线807表示钛的浓度，线809表示铝的浓度，以及线813表示氧的浓度。此外，背景图表815表示氟的浓度。
如同所见，钝化掺质401中氟的浓度在第一介电质层301中有最大值，且往两个方向的浓度都从此最大值下降。此外，穿过第一金属功函数层303且进入填充材料501时，氟的浓度将持续下降。
通过利用本文所描述的热浸泡，可将钝化掺质401更保形地导入第一介电质层301。此外，通过利用不与第一金属功函数层303的材料显著地反应的前驱物，可执行保形的导入，且不会对第一金属功函数层303产生多余的蚀刻与降解。如此一来，可达到对工艺更进一步的控制，实现更大的工艺宽裕度。
在一实施例中，一种半导体装置制造方法包括：形成栅极介电质层于半导体鳍片上；形成第一功函数层于栅极介电质层上，此第一功函数层在形成第一功函数层之后具有第一厚度；将第一功函数层浸泡在第一前驱物中，此第一前驱物包括钝化掺质，其中浸泡第一功函数层的步骤将钝化掺质导入栅极介电质层中，以及其中第一功函数层在浸泡第一功函数层之后具有第一厚度；以及形成填充材料于第一功函数层的上方。在一实施例中，钝化掺质为氟。在一实施例中，包含钝化掺质的前驱物为三氟化氮。在一实施例中，浸泡栅极介电质的步骤在低于600℃的温度下执行。在一实施例中，浸泡栅极介电质的步骤在介于约250℃以及约350℃之间的温度下执行。在一实施例中，三氟化氮以介于约每分钟1公升以及约每分钟1.8公升之间的流速导入。在一实施例中，第一功函数层包括氮化钛。
在另一实施例中，一种半导体装置制造方法包括：在半导体鳍片上的高介电常数介电质上沉积第一功函数金属至第一厚度；通过将此第一功函数金属浸泡在三氟化氮中，保形地使氟穿过高介电常数介电质且穿过第一功函数金属扩散至界面氧化物中，其中第一功函数金属在保形地沉积氟之后具有第一厚度；以及在保形地扩散氟之后沉积填充材料。在一实施例中，浸泡第一功函数金属的步骤包括使三氟化氮以介于约每分钟1公升以及约每分钟1.8公升之间的流速流动。在一实施例中，浸泡第一功函数金属的步骤包括使氮气以介于约每分钟1公升以及约每分钟6公升之间的流速流动。在一实施例中，浸泡第一功函数金属的步骤在介于约250℃以及约350℃之间的温度下执行。在一实施例中，浸泡第一功函数金属的步骤在小于约1torr的压力下执行。在一实施例中，浸泡第一功函数金属的步骤在介于约0.4torr以及约0.5torr之间的压力下执行。在一实施例中，将浸泡第一功函数金属的步骤执行介于约10分钟以及约1小时之间的时间。
在另一实施例中，一种半导体装置包括：半导体鳍片；于半导体鳍片上的界面层：于界面层上的栅极介电质层；于栅极介电质层上的第一功函数金属层，其中第一功函数金属层具有氟的第一下降浓度，并且亦具有氟的第一上升浓度；以及于第一功函数金属层上的填充材料。在一实施例中，第一功函数金属层包括第一材料的第一层，以及与第一材料不同的第二材料的第二层。在一实施例中，第一材料为氮化钛，以及第二材料为铝。在一实施例中，其中栅极介电质层包括氧化铪。在一实施例中，第一功函数金属层包括氮化钛。在一实施例中，界面层包括氧化硅，且具有氟的下降浓度。
以上概述数个实施例的部件，以便在本公开所属技术领域中技术人员可更易理解本公开实施例的观点。在本公开所属技术领域中技术人员应理解，他们能以本公开实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本公开所属技术领域中技术人员也应理解到，此类等效的工艺和结构并无悖离本公开的构思与范围，且他们能在不违背本公开的构思和范围之下，做各式各样的改变、取代和替换。

Claims (1)

1.一种半导体装置制造方法，此方法包括：
形成一栅极介电质层于一半导体鳍片上；
形成一第一功函数层于该栅极介电质层上，该第一功函数层在形成该第一功函数层之后具有一第一厚度；
将该第一功函数层浸泡在一第一前驱物中，该第一前驱物包括一钝化掺质，其中浸泡该第一功函数层的步骤将该钝化掺质导入该栅极介电质层中，以及其中该第一功函数层在浸泡该第一功函数层之后具有该第一厚度；以及
形成一填充材料于该第一功函数层的上方。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429126B1 (en) 2000-03-29 2002-08-06 Applied Materials, Inc. Reduced fluorine contamination for tungsten CVD
US6451646B1 (en) 2000-08-30 2002-09-17 Micron Technology, Inc. High-k dielectric materials and processes for manufacturing them
US8319295B2 (en) 2007-01-10 2012-11-27 Imec Use of F-based gate etch to passivate the high-k/metal gate stack for deep submicron transistor technologies
KR101225642B1 (ko) 2007-11-15 2013-01-24 삼성전자주식회사 Ｈ2 원격 플라즈마 처리를 이용한 반도체 소자의 콘택플러그 형성방법
JP5465958B2 (ja) 2009-09-01 2014-04-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
EP2707375A4 (en) 2011-05-13 2015-01-07 Greenct Canada MONO-METALLIC GROUP-11 PRECURSOR COMPOUNDS AND USE THEREOF IN A METAL SEPARATION
US9006092B2 (en) 2011-11-03 2015-04-14 United Microelectronics Corp. Semiconductor structure having fluoride metal layer and process thereof
US8552505B1 (en) 2012-04-12 2013-10-08 GlobalFoundries, Inc. Integrated circuits having improved metal gate structures and methods for fabricating same
US8921181B2 (en) 2012-12-27 2014-12-30 Intermolecular, Inc. Flourine-stabilized interface
KR102018101B1 (ko) 2013-02-04 2019-11-14 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
TWI612666B (zh) 2013-06-24 2018-01-21 聯華電子股份有限公司 一種製作鰭狀場效電晶體的方法
US20150132938A1 (en) 2013-11-13 2015-05-14 Intermolecular, Inc. Methods and Systems for Forming Reliable Gate Stack on Semiconductors
US9548372B2 (en) 2015-01-29 2017-01-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with tunable work function
KR102427596B1 (ko) 2015-09-03 2022-07-29 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9799745B2 (en) * 2015-10-20 2017-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Atomic layer deposition methods and structures thereof
US9960053B2 (en) 2015-12-15 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET doping methods and structures thereof
US10079302B2 (en) 2015-12-28 2018-09-18 International Business Machines Corporation Silicon germanium fin immune to epitaxy defect
US9508556B1 (en) 2016-01-29 2016-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating fin field effect transistor and semiconductor device
US10854459B2 (en) 2017-09-28 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure passivating species drive-in method and structure formed thereby
US10468258B1 (en) 2018-06-12 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Passivator for gate dielectric
US11088029B2 (en) * 2018-09-26 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gate stack treatment

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