JP2014096578A - マイクロイメージングデバイスのための改善された相互接続方法 - Google Patents

Abstract

【課題】オプトマイクロ電子マイクロイメージングデバイスを製造する方法を提供する。
【解決手段】単結晶半導体で作られた表面層と、前記表面層の直下に配置された電気絶縁材料で作られたベース層と、を含む半導体オン絶縁体タイプの第１基板をベースとして第１機能部分を形成するステップと、第２基板に統合される、ベース層とは反対の第１機能部分の一側面上に位置する第１機能部分の上部面を作ることによって、第１機能部分を転写するステップと、前記ベース層に到達するまで第２基板とは反対の第１基板の一面上で第１基板を薄化し、一方で前記ベース層の厚さの少なくとも一部分を維持するステップと、ベース層上に、画素電極を含み、かつ画素電極とトランジスタ電極との電気接続に関与するように構成された第２電気接続パッドを少なくとも備える第２機能部分を形成するステップと、を含む、オプトマイクロ電子マイクロイメージングデバイスを製造する方法。
【選択図】図３

Description

本発明は一般的に、小さなサイズのイメージングデバイスタイプのオプトマイクロ電子デバイス、より具体的には寸法が１”（つまり２．５４ｃｍ）より小さいマイクロイメージングデバイスの製造に関する。その中でも、伝送技術を用いるイメージングデバイスに関し、そこで光線は画像出口面（又はスクリーン）とは反対側に位置するソースによって生じる。

このようなイメージングデバイスは、より具体的には半導体オン絶縁体タイプであり、基板の表面上に提供された機能層を別の支持体上に転写する必要がある。これらは、電子工学と光学とを結合するハイブリッドデバイスである。

マイクロ電子工業は、ハイブリッド電子デバイス、より具体的には、電話、コンピュータ、及び電子工学と光学とを結合する必要がある他のデバイスなどのすべての種類の携帯デバイスで使用されるオプトエレクトロニクスタイプの集積システムを作り出すことができるように、ますます高度化した技術を使用する。このような技術はより具体的には、第１基板の表面上に提供された機能層を第２基板に転写できることを必要とする。

元来から、このようなデバイスの１つの従来の光学部品は、大きなサイズのスクリーン又はディスプレイシステムであり、その寸法はインチ（１’’＝２．５４センチメートル）で提供されるか、又は数十インチで提供され、いわゆる＜＜液晶＞＞タイプと通常呼ばれている。＜＜液晶＞＞は通常頭文字ＬＣで称され、このような大きなサイズのディスプレイシステムは、各画素において典型的に選択トランジスタとして、光学と電子工学とを結合する。

より最近、対角が１インチ未満のスクリーンを有する小さなサイズのイメージングデバイスを使用する必要が生じている。これは典型的にディスプレイシステム及びプロジェクタにも関し、それらはマイクロディスプレイシステム、又はマイクロ若しくはナノプロジェクタと呼ばれる。例えば、ナノプロジェクタは次いで、比較的大きいサイズのスクリーン上に画像を投影することができるように、携帯デバイスに集積され得る。このようなイメージングデバイスを製造することはしかしながら、たったの数ミクロン（１ミクロン又はマイクロメートル＝１０^−６メートル）で得られるべき画素のサイズに匹敵する製造技術を実施することを暗示する。

各画素において十分な性能を有する選択トランジスタを製造できるように、かつ、すべての必要とされる周辺回路を集積するために、いわゆる＜＜金属酸化物半導体電界効果トランジスタ＞＞、またＭＯＳＦＥＴトランジスタとも呼ばれる技術が使用され得るように、単結晶シリコン層が利用可能でなければならない。この目的のために、従来の電気集積回路の製造のためにマイクロ電子工業において長年にわたり開発され実施されてきたすべての技術を滞在的に使用しながら、これらは第１基板上で製造される必要がある。

図１に図式化されているように、第１の従来のステップ１の間、画素選択ＭＯＳＦＥＴトランジスタ及び必要とされるすべての電子機器はまず、半導体材料、最も頻繁にはシリコンで作られた第１ウエハ又は基板１０の表面上に製造される。機能部分１２は、複数の副層を含むグローバル層（ｇｌｏｂａｌ ｌａｙｅｒ）として存在し、その中で、単結晶シリコンで作られた層はＭＯＳＦＥＴトランジスタを生成するベースとして使用され、前述の層の上に層が重ね合わされている。製造方法はしかしながら、部分１２を第２基板上に転写できるように、以下に見られるように、層１２の下に層１５などの分離手段が存在するか、又は事前に生成されているか、を確認しなければならない。このような層１５は、例えば、化学的エッチングに対するベース層として、又は機械的分離を可能にするより低抵抗な層として使用される。

すべての既に製造された回路を含む第１機能部分１２の上部面１４は次いで、次のステップ２の間に、第２の支持体又は基板２０に糊付けされる。ディスプレイデバイス又はプロジェクタの場合、第２基板は透明材料、典型的にはガラスで作られたウエハである。

第１基板をベースとし、かつ既に製造された部品を含む機能部分１２は次いで、次のステップ３の間に、矢印１８によって示されるように、第１基板の余剰厚さ１６が除去された後に第２基板上に実際に転写される。亀裂を可能にする裂け目領域を作り出し、かつ第１基板の残存する厚さを新たに利用するなどの様々な方法が、マイクロ電子工業において知られ使用されている。第１基板の機械的及び化学的アタックが故に、事前に第１基板に作られたベース層に到達するまで組み合わせられ得る。場合により、分離層１５の全部又は一部が、層１２上部に残存する。

このステップの完成に際して如何なる方法が転写のために使われようと、第１機能部分１２は利用可能であり、ここでＭＯＳＦＥＴタイプの活性部品は単結晶シリコンから製造され、その上部にハイブリッド部品の別の機能部分３０が製造される必要がある。ディスプレイデバイス又はプロジェクタの場合、次のステップ４の間、画素は液晶で作られる必要がある。

実際には、上記で簡潔に開示された転写技術は常に、ウエハ４０のレベルで、第１基板から転写された薄層の水平の幾何学的変形を相伴う。平面変形（ｆｌａｔ ｄｅｆｏｒｍａｔｉｏｎ）とも呼ばれるこのような変形は、転写されたパターン４２を、より具体的にはその初めの正常位置４４、つまり転写の前に第１基板上で実行されるフォトリソグラフィ操作後に得られる位置に対して、ウエハ４０の厚さを横断する平面に沿って移動させる。その結果物は故に、第１基板のパターンの位置に関して不確かである。現在の技術水準によると、第１機能部分１２における、第２機能部分３０上に形成される電気接続要素との連続接続のために使用されるパッドの結果物は大き過ぎである。転写前後の第１機能部分１２の部品の位置の間の可能なシフトを考慮に入れる必要があり、それは実際には、このようなシフトを収容するために、第１基板の集積密度の低減につながる。

ここで、第２基板上への単結晶シリコン層の転写は現在、＜＜シリコンオンインシュレータ＞＞タイプ、つまり＜＜シリコンオンインシュレータ＞＞基板であるいわゆるＳＯＩのエラボレイト（ｅｌａｂｏｒａｔｅ）基板を得るために、マイクロ電子工業で使用されることに留意すべきである。しかしながら、この場合、絶縁体と単結晶シリコンとで作られた薄い連続層の転写の前にパターンが作られないため、平面変形は影響を及ぼさない。転写層における電気接続に関するパターンの存在は、平面変形を明らかにする。

本発明の１つの目的は故に、集積密度に影響を与えることなく有利にはそれを顕著に増加する、第１基板の表面上に既に形成されている部品の層を第２基板上に転写する際に現れる平面変形を収容することができる方法を開示することにある。

本発明の他の目的、特徴及び利点は、以下の説明及び添付の図面を検討することにより明らかになるだろう。もちろん、他の利点はその中に統合され得る。

本発明の実施形態の一側面は、オプトマイクロ電子マイクロイメージングデバイスの製造方法に関し、
単結晶半導体で作られた表面層と、表面層の直下に配置された電気絶縁材料で作られたベース層と、を含む半導体オン絶縁体タイプの第１基板をベースとして第１機能部分を形成するステップであって、表面層及びベース層の少なくとも一部分は第１機能層の部分であり、少なくとも１つの金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、表面層と、表面層の上部の少なくとも１つの配線と、から提供され、少なくとも第１電気接続パッドが形成され、かつ１つの画素電極と１つのトランジスタ電極との電気接続に関与する（ｐａｒｔｉｃｉｐａｔｅ ｉｎ）ように構成される、形成するステップと、
第２基板に統合される、ベース層とは反対の第１機能部分の一側面上に位置する第１機能部分の上部面を作ることによって、第１機能部分を転写するステップと、
ベース層に到達するまで第２基板とは反対の第１基板の一面上で第１基板を薄化し、一方でベース層の厚さの少なくとも一部分を維持するステップと、
ベース層上に、画素電極を含み、かつ画素電極とトランジスタ電極との電気接続に関与するように構成された第２電気接続パッドを少なくとも備える第２機能部分を形成するステップと、
を含む。

この方法は有利には、以下の特徴を有する：
−それは、第１機能部分の転写ステップの前に、第１電気接続パッドに接続され、かつ第１電気接続パッドから含まれるベース層まで第１機能部分を通過する少なくとも１つのビアを形成するステップを含む；
−第２機能部分を形成するステップは、第２電気接続パッドとビアとの接続を含む。

好ましくは、第２電気接続パッドの幅は、転写操作の間に第１機能部分によって裏付けられる（ｓｕｐｐｏｒｔｅｄ ｂｙ）最大平面変形の２倍に少なくとも等しいように選択される。

本発明の方法を応用することにより、第２基板への転写の際に、このような層によって裏付けられるいわゆる平面幾何学変形（ｆｌａｔ ｇｅｏｍｅｔｒｉｃａｌ ｄｅｆｏｒｍａｔｉｏｎ）を収容させないことによって、第１機能層の集積密度に影響を与えないことが可能になる。

実際、現在の技術によると、第１電気層の電気接続パッドは幾何学的変化を受け入れるように寸法決めされていなければならないが、本発明は第１機能層から第２機能層に幾何学変形の考慮を伝える。故に先入観と闘うことになるが、それは、専門家は体系的に、それが起こる場所、つまり第１基板から形成された第１機能層上で平面変形の問題を解決しようとするからである。

他の側面によると、本発明はまた、第１機能層と第２機能層とを備え、本発明の方法により得られるデバイスに関する。

本発明の目的、対象、並びに特徴及び利点は、以下の添付の図面に示されるように、後者の１つの実施形態の詳細な説明を読むことでより良く理解されよう。

図１ａは、第１基板から第２基板上へ機能層を転写するステップを示す図面であり、図１ｂは、転写層のいわゆる平坦幾何学変形を示す図面である。 図２ａ及び図２ｂは、従来の、第１基板における転写によって生じる平面変形を考慮に入れる方法を示す図面である。 図３ａ及び図３ｂは、第１基板からの第１機能部分の集積密度に影響を及ぼすことのない、本発明による平面変形を考慮に入れる方法を示す図面である。

添付の図面は本発明を例示するものであり、本発明を制限するものではない。

図面を参照しながら本発明の詳細な説明を提供する前に、本発明が統合し得る追加的な特性が、別個に、又はその組み合わせとして以下に並べられる：
−ビアに接続された第２パッドの幅は、転写操作の間に第１機能部分によって裏付けられる最大平面変形（Ｄ）の２倍と実質的に等しくなるように選択される。
−ビアを形成するステップは、ビアホールパターンを規定しエッチングするためのフォトリソグラフィによってビアホールを形成することを含む。
−ビアホールの形成は、１マイクロメートル未満、好ましくは０．８マイクロメートルより小さい、さらに０．５マイクロメートルより小さい直径を有するビアホールを得るように構成される。
−第１電気接続パッドの幅は、第２電気接続パッドの幅より小さい。
−第１電気接続パッドの幅は、０．５マイクロメートルより小さく、好ましくは０．４マイクロメートルより小さい。
−第１機能部分を形成するステップは、第１機能層の厚さを横断するトランジスタと第１接続パッドとの間の距離が可能な限り小さく、例えば０．５マイクロメートルより小さくなるように構成されるが、一方でその距離は、トランジスタのインテグリティを維持するのに十分でなければならない。このような最小距離を見積もるために、この目的のために使用される技術に与えられる製図ルール（ｄｒａｗｉｎｇ ｒｕｌｅｓ）が参照される。
−第１電気接続パッドは金属で作られる。
−第２電気接続パッドは金属で作られる。
−画素電極は半透明又は透明である。
−第１機能部分は、複数の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と、幾つかの第１電気接続パッドと、を含み、第２機能部分は、幾つかの画素電極と、幾つかの第２電気接続パッドと、を含み、幾つかのビアは、第１電気接続パッドと第２電気接続パッドとを電気的に接続するように形成される。
−表面層は単結晶シリコンで作られ、ベース層は埋設シリコン酸化物層（ｂｕｒｉｅｄ ｓｉｌｉｃｏｎ ｏｘｉｄｅ ｌａｙｅｒ）（ＢＯＸ）を含む。
−第１機能層を形成するステップは、シリコン酸化物で充填されたトレンチによって区切られた分離ケーシングを形成することを含む。
−少なくとも１つのトランジスタのグリッドの部分は、表面層の直上に位置された第１機能部分の層において、多結晶シリコンで作られる。
−第１機能層を形成するステップは、第１機能層において、様々なレベルで複数の配線を提供することを含む。
−第２機能部分において光束を光学的に処理するための手段が形成される。
−第２基板は、透明となるように選択される。
−第２機能層を形成するステップは、第２電気接続パッドと反対の画素電極の一面に接触して液晶層を形成することを含む。

さらに、少しの一般的な留意点を以下で見ることができる：
−ここで開示される方法は、小さなサイズのイメージングデバイス、いわゆるマイクロイメージングデバイスに関し、それは本願明細書では、画像製造ウィンドウの対角が最大でも１”（つまり２．５４ｃｍ）であるような寸法の任意の画像生成デバイス（特にプロジェクタ及びディスプレイデバイス）を意味する。もしデバイスが非常に小型化された場合、＜＜マイクロイメージングデバイス＞＞との用語はナノイメージングデバイスを含む。
−機能部分は、用途によって決定された少なくとも１つの技術的機能を満たすことができるデバイスの、より具体的には層のスタックとしての部分を意味する。例えば、機能層は特に、例えば選択トランジスタによって実施される切換え機能を有する電子制御手段として使用され得る。機能部分はまた、光学機能と、集積液晶と、任意に、その制御のための手段の少なくとも一部分であって、故に光バルブ機能を確保する一部分と、を有することができる。電気伝導手段を備えた任意の部分は通常、機能部分指定の範囲内に含まれる。後者はまた、異なる副層を含むことができる。
−電気接続パッドとの用語は、電気接続機能、例えば情報の送電のための機能を満たすことができる任意の手段を意味する（例えば、電極を介したトランジスタ制御又は液晶制御など）。好ましくは、電気接続パッドは金属で作られ得、より具体的には銅で作られ得る。
−本発明の要旨で述べられた薄化するステップは、機械化学的、機械的、化学的研磨によって、又は他の手段を用いて、基板の厚さを連続的又は非連続的に低減する任意のステップを含む。
−＜＜ベース層＞＞との表現は、層のスタック及び第１機能部分の構成部品を受け入れるために使用されるシリコンオンインシュレータ（ＳＯＩ）タイプの第１基板の厚さの部分を意味する。ベース層は任意に、選択機械化学的研磨のための停止層として、薄化の停止を制御する２つの層の間の移行（ｔｒａｎｓｉｔｉｏｎ）を特定する検出層として、又は依然として第１基板の破壊を含む薄化のための裂け目層として使用されることによって、第１基板の薄化のプロセスに関与し得る。
−＜＜厚さ＞＞との用語は、製造されたデバイスの層の積み重ねの方向に沿った寸法を規定するために使用される。＜＜幅＞＞との用語は、厚さを横断する方向の寸法を記載するために使用される。
−＜＜下の（ｕｎｄｅｒ）、上部の（ａｂｏｖｅ）、重ね合わせた（ｓｕｐｅｒｉｍｐｏｓｅｄ）、下部の（ｕｎｄｅｒｌｙｉｎｇ）＞＞又はそれらと同等の用語は、後者の厚さにおける寸法に沿ったデバイスの２つの部分の相対的位置を記載するために使用される。それらは、関連する部分が互いに接触していること、例えば互いの直上又は直下にあることを体系的に暗示していない。
−＜＜等しい、小さい、大きい＞＞などの表現は、サイズの比較を意味する。このような比較は、より具体的には、比較される値のサイズスケール及び測定の不確実性に応じて、多少の公差を受け入れ得る。実質的に等しい、小さい、又は大きい値は、本発明の解釈の範囲内に含まれる。

このような図面の内容をさらに説明する前に、以下の本発明の説明は化学的エッチングに対してベース層１５の存在を最大限に利用する分離手段に基づいているが、従来技術に関するセクションにおいて述べたように、マイクロ電子工業で使用されるすべての他の方法が、本発明を実施する際に、第１基板及び第１機能部分を分離するために使用され得ることに留意すべきである。

本発明の以下の例示的な実施例において、第１基板１０はＳＯＩタイプのエラボレイト基板である。このタイプの基板はマイクロ電子工業の基礎的な部品となってきており、より具体的にはＳＯＩＴＥＣ社（本社はフランスのベルナン（Ｂｅｒｎｉｎ）にある）などの専門製造業者で商用されている。一般的にそれは、例えばシリコン酸化物（ＳｉＯ_２）で作られた、又はそれを含む絶縁体層によって適切な基板から分離された単結晶シリコンの薄い均一な表面層１２０を既に含むシリコン基板１０である。ほとんどの場合＜＜埋設酸化物層＞＞の頭文字ＢＯＸによって示されるこの層は、上記及び従来技術に関するセクションにおいて述べたように、化学的エッチングに対するベース層１５として使用される。

ここでは、第１基板に対してシリコン／ＳｉＯ_２／シリコンタイプのＳＯＩ基板を利用することが本発明の単なる例示的な実施例であることに留意すべきである。電子部品を製造するのに使用される表面層１２０は、より一般的には、別の単結晶半導体材料で作られ得る。それは例えば、ゲルマニウム（Ｇｅ）、又はガリウムヒ素（ＡｓＧａ）などのいわゆるＩＩＩ／Ｖ合金であり得る。高性能トランジスタを製造するのに使用され得る任意の半導体層は、通常適合し得る。同様に、ベース層１５は必ずしもＳｉＯ_２で作られるわけではなく、シリコンである場合に基板が適切であるわけでもない。部分１２０、及び以下で説明するように、グローバル機能部分１２を構成するその中に形成される部品を転写するために、転写のこの例示的な実施例では、第１基板１０は、ベース層１５に対して選択的にエッチングできれば十分である。基板１０及びベース層１５はそして、所与のエッチング手段に対して顕著なエッチング差異を有するのみの適切な材料で好ましくは作られなければならない。第１段階の間、基板１０の大部分は通常、機械的手段によって（例えば精留（ｒｅｃｔｉｆｉｃａｔｉｏｎ）によって）、及び／又は機械化学的手段によって除去され、このような基板１０の除去は、ベース層でエッチングを停止しながら、選択的エッチングによって完了する。例示的にシリコン基板及びＳｉＯ_２で作られたベース層である場合、第１基板のシリコンの選択的エッチングに使用される化学溶液は、例えばＴＭＡＨ（水酸化テトラメチルアンモニウム）である。その２つの材料の間の顕著なエッチング差異により、既に形成されたすべての部品を維持しつつ、埋設酸化物層（ＢＯＸ）において正確にエッチングを停止することができる。ベース層１５の本質はそして、その場所に留まり、転写された機能部分１２に属する。代替的な解決策として、ベース層はまた、表面層１２０に対する選択的エッチングによって（例えば、ＳｉＯ_２ベース層及びシリコン表面層の場合にはフッ化水素酸（ＨＦ）エッチングを用いて）除去され得る。

図２ａ及び２ｂは、第１基板からの機能部分の第２基板への転写によって生じる平面変形を考慮に入れるための従来の方法を示す。

図２ａは、活性部品が第２基板上へ転写される機能部分１２を構成するように単結晶層１２０から製造された後の第１基板の構造を示す。

通常、活性部品は、元のＳＯＩ基板の埋設酸化物層（ＢＯＸ）上部に位置された薄い単結晶シリコン層１２０に作られたランド又はボックス１２２において、ＳＯＩタイプの基板から製造される。これらの層に対する厚さの典型的な値はそれぞれ、０．１５及び０．４ミクロンである。ボックス１２２は、酸化物で充填されたトレンチ１２４によって互いに分離される。このようなボックスを得ることは、専門家にとって既知であり、例えば＜＜シャロートレンチアイソレーション＞＞であるいわゆるＳＴＩ方法を応用することで生じる。トレンチは実際、ボックスを区切るために、埋設酸化物層（ＢＯＸ）に到達するまで薄い単結晶シリコン層１２０に掘られる。一旦トレンチが酸化物で充填されると、ボックスはそして、互いに完全に電気的に絶縁される。

活性部品、より具体的にはシステムの電子回路を配置するのに必要なすべてのトランジスタが次いで、ボックスに提供され得る。本発明で考慮されるタイプのイメージングデバイスの場合、より具体的には、画素選択トランジスタがそれらの中に提供され得る。このようなトランジスタは極度に機能するが、それは、それらが単結晶シリコンで作られ、有利には電流漏れを制限する絶縁層をベースとするからである。しかしながら本発明は、構造も製造されるトランジスタのタイプも、何も仮定しない。それらは通常、＜＜金属酸化物半導体電界効果トランジスタ＞＞としてＭＯＳＦＥＴトランジスタと呼ばれる。このようなトランジスタのグリッド１３０は通常、多結晶シリコンで作られ、ここでは図３ａにおいて、表面層１２０の直上の機能部分１２の１つの層で図式化される。ソース及びドレイン、トランジスタの２つの他の電極は層１２０に配置され、層１２０から下部のシリコンをドーピングすることによって得られる。それらはまた、グリッド１３０よりも暗い（ｄａｒｋｅｒ ｔｈａｎ）パターンとともに図３ａに示され、トランジスタのチャネル部分のどちらかの側にある。

一旦製造されると、すべてのトランジスタは、システムにおいて集積された電気機能を提供するために相互接続されなければならない。水平配線の４つの層：１４１、１４２、１４３及び１４４は、絶縁体として使用され、かつここでは例示として示される酸化物１４０に埋設される。必要とされる層の数は、システムの部品間の相互接続部の密度、かつ一般的には提供される機能の複雑度によって決まる。垂直接続はまた、層の間、より具体的にはトランジスタの電極に到達するためにも使用されるビア１４６として提供されなければならない。このような結果を得るための手段及び方法は、専門家には既知である。例えば、近年の集積回路の配線は、図２ａに示される配線構造を得ることができるいわゆる＜＜ダブルダマシン＞＞技術を用いて、相互接続部及び銅ビアによって提供される。このような配線層の表面１４は、以下の操作の間に第２基板に糊付けされる。配線に関して、ここで説明される本発明の実施形態によって考慮されるハイブリッドシステムの特異性は、部分１２を第２基板上に転写した後に製造されるシステムの部分との相互接続がまた第１配線レベル１４１の完了の際に提供されていなければならないことである。実際のところ、第１配線レベル１４１は、回転及び第２基板上への糊付けの後に、最もアクセス可能である。

従来技術に関するセクションにおいて議論され、かつ図１ｂに示された平面変形を相殺するために、転写の結果生じ得る最大シフトに適合するサイズ１５０を有するパッド１４８はそして、転写の前後に作られた部品の間に存在し得る各相互接続部に対して、第１基板からの転写層において提供されなければならない。このようなシフトは、その正常位置４４に対してシフトされたパターン４２として図１ｂに示される。

ここで、転写の前後に製造された部品の間の相互接続部は非常に多数であり得ることに留意すべきである。イメージングデバイスの場合、各画素は少なくとも１つの選択トランジスタに接続されなければならない。最も密なマトリクスに対しては、十万、さらには数百万の相互接続部を形成することができるはずであり、それは、第１基板上に製造され得る電子回路の密度に顕著に影響を与える。実際には、パッド１４８の表面のサイズ１５０は、第１基板のパターンを規定するために適用する幾何学的仕様によっては決まらず、受け入れられ得る平面変形に起因する最大シフトによって決まる。また、金属パッド１４８の下には活性部品は存在し得ず、第１基板に特有の幾何学的制約は、活性部品、つまりＭＯＳＦＥＴトランジスタが提供されるボックスとともに存在しなければならない最小距離１５２をそれらが示すように適合されなければならないことにも留意すべきである。

例えば、収容されるべき残余シフトは、リソグラフィ操作の間に使用されるレジストの絶縁を確保する装置によって作られる是正を考慮に入れて、合計＋／−０．５ミクロンに達し、このような装置は＜＜ステッパー＞＞として知られている。これは、１ミクロンのサイズ１５０を有する第２基板の部品との接続のための金属パッド１４８の生成を必要とするが、一方で、第１基板のみの幾何学的仕様に適合するために提供され、かつ平面変形がないはずである最小サイズは、同一の条件下で０．１ミクロン未満である。

図２ｂは、上述の条件下、かつ後に製造される部品の製造後の、第２基板２０上への転写後のデバイスを示す。このような部品は、転写後に製造される機能部分３０を構成する。示された場合において、それらは複数の第２電気接続パッド３８を含み、それぞれが対応するビア３６に接触して作られている。ビア３６の反対側で、電気接続パッド３８は、例えばＩＴＯで作られた電極３４に接続される。

この例においてガラスで作られた第２基板２０上への第１機能部分１２の上部面１４（つまり、この段階で支持体として使用される基板１０とは反対の部分１２の外部面）の糊付け（ここでは任意のアセンブリング方法を意味する）は、専門家に既知の技術及び方法を使用し得る。それは例えば、（接着材料を添加しない）直接糊付け又は粘着材料を用いた糊付けであり得る。事前に第１基板上に作られた薄い機能層１２の糊付け及び転写は、注目している平面変形の原因である。

本発明は、部分３０に作られる部品の特性に関して何も仮定しないが、層３０は典型的に、＜＜インジウムスズ酸化物＞＞つまり＜＜インジウム及びスズ酸化物＞＞であるＩＴＯで作られた電極３４の上部に液晶層３２を含む。この材料は、透明かつ導電性である。電極３４はそして、イメージングデバイスの画素のそれぞれの表面を規定する。

それぞれ部分１２及び３０において転写前後の、かつ、転写及びベース層１５に到達するまでの第１基板のシリコンの除去の後に製造される部品の間の相互接続部を提供するために、層３０の活性部品、つまりこの例においてはＩＴＯで作られた電極３４との接続に使用されるビア３６及び電気接続パッド３８が製造されるべきである。転写後に作られるビア３６は、第１基板の表面上への転写前に製造される機能部分１２に準備された接続パッド１４８に到達できなければならず、これは、この操作に起因する平面変形にかかわらない。このような大きなサイズのパッド１４８は平常位置４６のまわりの＋／−Ｄシフトを収容できなければならず、それは顕著に第１基板への転写前に製造される部品の集積密度に影響を与え、平面変形の結果として生じる最大Ｄシフトはこのレベルから収容されなければならないため、第１基板のパターンを規定するために適用する幾何学的仕様を最大限利用することを不可能にする。

図３ａ及び３ｂは本発明の実施形態を記載し、図２ａ及び２ｂに示された典型的な方法と比較して本発明の特徴的な態様を示す。図３ａ、３ｂに示される場合と図２ａ、２ｂに示される場合との間の共通の態様に対して、上述のポイントが図３ａ、３ｂに示される実施形態に適用され得る。図３ａは、それが比較されるべき先行する図２ａと同様に、転写前の第１基板の構造を示す。図３ａは具体的に、転写後に製造された部品との接続が可能なビア３６がグローバル層１２と同時に、好ましくはその製造のために実施されたのと同一の技術及び手段を用いて準備及び製造されることを示す。

ビア３６が故に好ましくはエッチングされ（それは有利には、フォトリソグラフィ技術及び適切なエッチングを用いたビアパターンの規定を含み、プラズマエッチングの場合はハードマスクもまた使用され得る）、一方では異なる配線層を相互接続するために使用され、他方ではボックス１２２において製造されたトランジスタ及び活性要素の電極を接続するために使用される他のビア１４６と同様に、銅などの金属で少なくとも部分的に充填される。ビア３６は有利には、酸化物層のみ、より具体的にはＳＴＩ酸化物領域１２４、そして元のＳＯＩ基板１０の埋設酸化物層（ＢＯＸ）で作られたベース層１５を通り抜けるように配置されることに留意すべきである。シリコン酸化物は容易にエッチングされ得、転写後に製造される部品を相互接続するビア３６を形成する。

選択トランジスタの電極（特にソース又はドレイン）は故に、より具体的には図３ｂにおける左側トランジスタに示されるように、ソース又はドレインと接触するビアを含む一連の導電性要素によって画素電極に電気的に接続され得、第１パッド１４８に接続される配線レベルでの接触パッド及び回路（図示せず）がビア３６に続き、その反対端は電極３４に対して適用された第２パッド３８と接触していることが理解されるべきである。

ビア３６は、機能部分１２と同一の製造サイクルの間に特徴的に製造される。第１金属レベル１４１との接続のためのパッド１４８が次いで、この層のみのために使用される技術によって提供される幾何学的仕様を考慮に入れつつ製造され得る。このような仕様は、パターンの最小寸法と、例えば距離忍耐参照（ｄｉｓｔａｎｃｅ ｂｅａｒｉｎｇ ｒｅｆｅｒｅｎｃｅ）１５２などのパターンの間に提供されるべき距離と、を規定する。接続パッド１４８の幅を表すサイズ１５０は故にもはや、前と同様に、平面変形によって決まらず、図３ａにおいて見られるように、幾何学的仕様によって与えられた最小サイズに低減され得る。図３ａ及び３ｂの場合、ビア３６はベース層１５及び第１機能層１２、具体的には酸化物領域１２４における層１２０の厚さの部分を通過する。この場合は制限的でない。実際には、本発明は、電気接続パッドが第２基板から形成された別の機能層上に配置された別のパッドに電気的に接続されるべきである任意の構成に適用される。例えばビア３６は多かれ少なかれ、第１機能部分の厚さの顕著な部分を通過し得る。

図３ｂは、それが比較されるべき先行する図２ｂと同様に、転写後の第１基板の構造を示し、どのようにマイクロイメージングデバイス１００タイプのハイブリッドデバイスが本発明により提供されるかを示す。

図３ｂはより具体的には、転写後に層３０に提供されたパッド３８がここで平面変形を収容するために使用されることを示す。ビア３６及びパッド３８を接続するステップは有利には、パッド３８が作られるときにその接触が形成されるため、パッドの製造に関与する。電子部品を製造するのに使用されるもの１２とは非常に異なる技術を有するこの層３０において必要とされる電気的相互接続部の密度は、不便なく、先行する図面で既に議論された＋／−Ｄシフトをこのレベルで収容する十分なサイズ１６０を有するパッド３８の製造を可能にする。

ここで議論されたマイクロディスプレイデバイス又はプロジェクタと類似のハイブリッドオプト電子デバイスの製造の範囲内で、画素のサイズ、及び導電性で少なくとも半透明又はさらに透明である材料、特にＩＴＯで作られた電極３４のサイズは主に、このレベルでの集積密度を規定する。

本発明による接続パッド３８は、有利には金属、例えば銅で作られ、グローバル製造方法（ｇｌｏｂａｌ ｐｒｏｄｕｃｔｉｏｎ ｍｅｔｈｏｄ）を均一にするように、好ましくはパッド１４８の中の他のパッドと同様に製造される。不透明な材料の利用は、パッド３８がまた下部のトランジスタのための光に対する保護スクリーンとして使用され得る一実施形態で好まれることがある。実際には、トランジスタは光への感度が高い。スクリーンはまた、有利には光による操作上の変動を避けるために提供されるべきである。他の材料がまた、接続パッド３８に対して選択され得、パッド３８の幅の寸法が光学に関して不利をもたらさないように、例えば透明又は半透明の材料（ここでは、入射光束の光線の少なくとも一部分、好ましくは少なくとも５０％を伝えると定義される）である。一実施形態では、各パッド３８は電極３４の一部である。

転写された層の平面変形は、本発明により、その集積密度を低減することなく収容され得る。

フォトリソグラフィ及びエッチングによってビア３６の形成することはさらに、ビアホールの非常に小さい寸法、特に０．５マイクロメートル未満の直径、さらにそれ未満、より具体的に０．４マイクロメートル未満の直径の可能性を提供する。第１接続パッド１４８は、単にビア３６と連続して、同じオーダーの寸法を有し得る。それらはそして、有利には、第２パッド３８よりもより小さい幅を有する。図２ａ及び図３ａの間の図面の場合には示されていないが、寸法のこのような低減はまた、パッド１４８とトランジスタの側縁との間の距離１５２を低減することを可能にし、故に具体的に１マイクロメートル未満、有利には０．５マイクロメートル未満、あるいはトランジスタインテグリティを確保する溶解装置（ｍｅｌｔｅｒ）によって与えられる最小距離にこのような間隔を制限する、と理解される。画素の開口は故に、可能な限り大きいと有利である。ビア３６の寸法、パッド１４８の寸法及び距離１５２の中の少なくとも１つの対角の寸法は一般的に、実施される製造方法、特にフォトリソグラフィ及び半導体をエッチングするための他の技術の技術的能力の限界が低くなるように選択される。

１０ 第１基板
１２ 第１機能部分
１４ 上部面
１５ ベース層
２０ 第２基板
３０ 別の機能部分
３２ 液晶層
３４ 画素電極
３６、１４６ ビア
３８、１４８ パッド
４０ ウエハ
４２ パターン
４４ 正常位置
１２０ 表面層
１２２ ボックス
１２４ トレンチ
１３０ グリッド
１４０ 酸化物
１４１、１４２、１４３、１４４ 配線層

Claims (18)

1. 単結晶半導体で作られた表面層（１２０）と、前記表面層（１２０）の直下に配置された電気絶縁材料で作られたベース層（１５）と、を含む半導体オン絶縁体タイプの第１基板（１０）をベースとして第１機能部分（１２）を形成するステップであって、前記表面層（１２０）及び前記ベース層（１５）の少なくとも一部分は第１機能層（１２）の部分であり、少なくとも１つの金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）が前記表面層（１２０）と、前記表面層（１２０）の上部の少なくとも１つの配線（１４１−１４４）と、から提供され、少なくとも第１電気接続パッド（１４８）が形成され、かつ１つの画素電極（３４）と１つのトランジスタ電極との電気接続に関与するように構成される、形成するステップと、
   第２基板（２０）に統合される、前記ベース層（１５）とは反対の第１機能部分（１２）の一側面上に位置する第１機能部分（１２）の上部面（１４）を作ることによって、第１機能部分（１２）を転写するステップと、
   前記ベース層（１５）に到達するまで第２基板（２０）とは反対の第１基板（１０）の一面上で第１基板（１０）を薄化し、一方で前記ベース層（１５）の厚さの少なくとも一部分を維持するステップと、
   ベース層（１５）上に、画素電極（３４）を含み、かつ画素電極とトランジスタ電極との電気接続に関与するように構成された第２電気接続パッド（３８）を少なくとも備える第２機能部分（３０）を形成するステップと、
   を含み、
   −それは、前記第１機能部分（１２）の転写ステップの前に、前記第１電気接続パッド（１４８）に接続され、かつ前記第１電気接続パッド（１４８）から含まれる前記ベース層（１５）まで第１機能部分（１２）を通過する少なくとも１つのビア（３６）を形成するステップを含み；
   −前記第２機能部分（３０）を形成するステップは、第２電気接続パッド（３８）とビア（３６）との接続を含み、第２電気接続パッド（３８）の幅は、転写操作の間に第１機能部分（１２）によって裏付けられる最大平面変形の２倍に少なくとも等しいように選択される；
   ことを特徴とする、オプトマイクロ電子マイクロイメージングデバイス（１００）を製造する方法。
2. 前記ビア（３６）に接続された第２パッドの幅は、前記転写操作の間に第１機能部分（１２）によって裏付けられる最大平面変形（Ｄ）の２倍に実質的に等しいように選択される、請求項１に記載の方法。
3. 前記ビア（３６）を形成するステップは、ビアホールパターンを規定しエッチングするためのフォトリソグラフィによってビアホールを形成することを含む、請求項１又は２に記載の方法。
4. 前記ビアホールの形成は、１マイクロメートル未満の直径を有するビアホールを得るように構成される、請求項３に記載の方法。
5. 前記第１電気接続パッド（１４８）の幅は、前記第２電気接続パッド（３８）の幅より小さい、請求項１から４の何れか１項に記載の方法。
6. 前記第１電気接続パッド（１４８）の幅は０．５マイクロメートルより小さい、請求項５に記載の方法。
7. 前記第１機能部分（１２）を形成するステップは、前記第１機能部分（１２）の厚さを横断する前記トランジスタと前記第１接続パッド（１４８）との間の距離が０．５マイクロメートルより小さいように構成される、請求項１から６の何れか１項に記載の方法。
8. 前記第１電気接続パッド（１４８）は金属で作られる、請求項１から７の何れか１項に記載の方法。
9. 前記第２電気接続パッド（３８）は金属で作られる、請求項１から８の何れか１項に記載の方法。
10. 前記画素電極（３４）は半透明又は透明である、請求項１から９の何れか１項に記載の方法。
11. 前記第１機能部分（１２）は、複数の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と、幾つかの第１電気接続パッド（１４８）と、を含み、前記第２機能部分（３０）は、幾つかの画素電極と、幾つかの第２電気接続パッド（３８）と、を含み、幾つかのビア（３６）が形成され、それぞれが第１電気接続パッド（１４８）と第２電気接続パッド（３８）を電気的に接続するように構成される、請求項１から１０の何れか１項に記載の方法。
12. 前記表面層（１２０）は単結晶シリコンで作られ、前記ベース層（１５）は埋設シリコン酸化物層（ＢＯＸ）を含む、請求項１から１１の何れか１項に記載の方法。
13. 前記第１機能層（１２）を形成するステップは、シリコン酸化物で充填されたトレンチ（１２４）によって区切られた分離ケーシング（１２２）を形成することを含む、請求項１２に記載の方法。
14. 前記少なくとも１つのトランジスタのグリッド（１３０）の部分は、前記表面層（１２０）の直上に配置された第１機能部分（１２）の層において、多結晶シリコンで作られる、請求項１２又は１３に記載の方法。
15. 前記第１機能層（１２）を形成するステップは、前記第１機能層（１２）において、様々なレベルで複数の配線層（１４１、１４２、１４３、１４４）を提供することを含む、請求項１から１４の何れか１項に記載の方法。
16. 前記第２機能部分において、光束を光学的に処理するための手段が形成される、請求項１から１５の何れか１項に記載の方法。
17. 前記第２基板（２０）は透明となるように選択される、請求項１６に記載の方法。
18. 第２機能層（３０）を形成するステップは、前記第２電気接続パッド（３８）と反対の前記画素電極（３４）の一面に接触して液晶層を形成することを含む、請求項１から１７の何れか１項に記載の方法。