CN104517965A - 多层半导体器件结构 - Google Patents

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Abstract

本发明提供了一种半导体器件结构和一种半导体器件结构的制造方法。在衬底上方形成第一器件层，其中，在第一器件层中图案化对准结构。在第一器件层上方提供介电层。介电层被图案化以包括位于对准结构上方的开口。在介电层上方形成第二器件层。使用掩模层来图案化第二器件层，其中，掩模层包括相对于对准结构对准的结构。对准结构在图案化第二器件层期间通过开口是可见的。

Description

多层半导体器件结构
技术领域
本申请中描述的技术总体涉及半导体器件结构，更具体地，涉及多层半导体器件结构。
背景技术
传统的互补金属氧化物半导体（CMOS）技术可用于在单个集成电路（IC）芯片中大约相同的层级上制造大量的半导体器件，诸如，金属氧化物半导体场效应晶体管（MOSFET）和双极结型晶体管（BJT）。
发明内容
本发明针对半导体器件结构以及半导体器件结构的制造方法。在制造半导体器件结构的方法中，在衬底上方形成第一器件层，其中，在第一器件层中图案化对准结构。在第一器件层上方提供介电层。介电层被图案化以包括位于对准结构上方的开口。在介电层上方形成第二器件层。使用掩模层图案化第二器件层，其中，掩模层包括相对于对准结构对准的结构。在图案化第二器件层期间，对准结构通过开口是可见的。
在另一实例中，在制造半导体器件结构的方法中，在衬底上制造第一晶体管层。制造第一晶体管层包括图案化衬底以限定第一有源区，其中，第一有源区包括第一对准结构。第一有源区被掺杂以限定第一晶体管层的导电类型。形成连接至第一有源区的第一栅极区。第一栅极区包括第二对准结构。在第一晶体管层上方提供边界层。边界层被图案化以包括位于第一对准结构和第二对准结构上方的开口。以透明材料填充边界层的开口。在边界层上方制造第二晶体管层，其中，制造第二晶体管层包括图案化第二晶体管层以限定第二有源区。图案化第二有源区包括使掩模相对于第一和第二对准结构对准。在图案化第二晶体管层期间，通过开口可检测到第一和第二对准结构。在第二晶体管层中形成连接至第二有源区的第二栅极区。
在另一实例中，半导体器件结构包括衬底和形成在衬底上方的第一器件层。第一器件层包括第一半导体器件，其中，在第一器件层中图案化对准结构。在第一器件层上方形成介电层，其中，介电层被图案化以包括位于对准结构上方的开口。半导体器件结构还包括形成在介电层上方的第二器件层。第二器件层包括第二半导体器件并且使用掩模层来图案化，掩模层包括相对于对准结构对准的结构。在图案化第二器件层期间，通过开口可检测到对准结构。
根据本发明的一个方面，提供了一种制造半导体器件结构的方法，该方法包括：在衬底上方形成第一器件层，在第一器件层中图案化对准结构；在第一器件层上方提供介电层；图案化介电层以包括位于对准结构上方的开口；在介电层上方形成第二器件层；以及使用掩模层来图案化第二器件层，掩模层包括相对于对准结构对准的结构，在图案化第二器件层期间，对准结构通过开口是可见的。
优选地，该方法还包括：形成包括第一晶体管的第一器件层，第一晶体管包括第一有源区和第一栅极区，并且在第一晶体管的第一有源区或第一栅极区中图案化对准结构；以及形成包括第二晶体管的第二器件层，第二晶体管包括第二有源区和第二栅极区。
优选地，第一有源区包括第一半导体材料，并且第二有源区包括第二半导体材料。
优选地，该方法还包括：形成第一晶体管，在第一有源区中和第一栅极区中图案化对准结构；以及形成第二晶体管，图案化第二器件层以在第二有源区中包括相对于对准结构对准的结构，并且使第二有源区的结构与对准结构对准包括：i）使第二有源区的第一部件与第一有源区的部件对准，以及ii）使第二有源区的第二部件与第一栅极区的部件对准。
优选地，该方法还包括：提供衬底，衬底是硅晶圆或绝缘体上半导体晶圆；形成第一晶体管，通过图案化衬底以限定第一有源区的部件并且向限定在衬底中的部件加入掺杂剂来形成第一有源区；以及提供介电层，介电层是边界层，并且用对于波长介于约157nm至740nm之间的辐射源而言是透明或半透明的材料填充介电层的开口，从而在图案化第二器件层期间，对准结构通过开口是可检测到的。
优选地，该方法还包括：提供包括粘合材料的介电层，该粘合材料包括氧化铝、氧化硅或氧化铪。
优选地，该方法还包括：形成第一晶体管，第一晶体管包括Ⅳ族半导体；以及形成第二晶体管，第二晶体管包括Ⅲ-Ⅴ族半导体。
优选地，该方法还包括：制造由第一器件层的部件和第二器件层的部件限定的器件，上述结构相对于对准结构对准使得第一器件层和第二器件层的部件在器件中对准。
优选地，该方法还包括：制造器件，该器件是逻辑器件、SRAM器件、双极结型晶体管、二极管、电容器或反相器。
优选地，该方法还包括：提供介电层，该介电层中的开口具有微米级的尺寸；以及制造由第一器件层的部件和第二器件层的部件限定的器件，结构相对于对准结构对准使得第一器件层和第二器件层的部件在器件中对准，并且第一器件层和第二器件层的部件具有纳米级的尺寸。
优选地，利用框中框套准图案，使掩模层的结构与第一器件层的对准结构对准。
优选地，该方法还包括：利用具有微米级尺寸的框中框套准图案；以及制造由第一器件层的部件和第二器件层的部件限定的器件，上述结构相对于对准结构对准使得第一器件层和第二器件层的部件在器件中对准，并且第一器件层和第二器件层的部件具有纳米级的尺寸。
优选地，该方法还包括：在介电层上方形成第二沟道材料，图案化第二沟道材料以包括位于对准结构上方的第二开口，并且第二沟道材料包括Si、Ge、GaAs、SiC或石墨材料。
优选地，该方法还包括：在第二器件层上方形成第二介电层，图案化该第二介电层以包括位于对准结构上方或第二对准结构上方的第二开口，其中，在第一器件层或第二器件层中图案化第二对准结构；以及在第二器件层上方形成第三器件层，使用第二掩模来图案化第三器件层，其中第二掩模包括相对于对准结构或第二对准结构对准的第二结构，并且对准结构或第二对准结构在图案化第三器件层期间通过第二开口是可见的。
根据本发明的另一方面，提供了一种制造半导体器件结构的方法，该方法包括：在衬底上制造第一晶体管层；在第一晶体管层上方提供边界层；图案化边界层以包括位于第一对准结构和第二对准结构上方的开口；以透明或半透明材料填充边界层的开口；以及在边界层上方制造第二晶体管层。其中，制造第一晶体管层包括：图案化衬底以限定第一有源区，第一有源区包括第一对准结构，掺杂第一有源区以限定第一晶体管层的导电类型，和形成连接至第一有源区的第一栅极区，该第一栅极区包括第二对准结构。并且，制造第二晶体管层包括：图案化第二晶体管层以限定第二有源区，其中，图案化第二有源区包括：使掩模层相对于第一对准结构和第二对准结构对准，并且第一对准结构和第二对准结构在图案化第二晶体管层期间通过开口是可检测的和形成连接至第二有源区的第二栅极区。
根据本发明的又一方面，提供了一种半导体器件结构，包括：衬底；第一器件层，形成在衬底上方并且包括第一半导体器件，在第一器件层中图案化对准结构；介电层，形成在第一器件层上方，图案化介电层以包括位于对准结构上方的开口；以及第二器件层，形成在介电层上方并且包括第二半导体器件，使用掩模层来图案化第二器件层，掩模层包括相对于对准结构对准的结构，并且对准结构在图案化第二器件层期间通过开口是可检测的。
优选地，该半导体器件结构还包括：第一晶体管，形成在第一器件层中，第一晶体管包括第一有源区和第一栅极区；第二晶体管，形成在第二器件层中，第二晶体管包括第二有源区和第二栅极区；以及第一器件层的对准结构，在第一晶体管的第一有源区或第一栅极区中图案化对准结构。
优选地，该半导体器件结构还包括：第一晶体管，在第一有源区中和在第一栅极区中图案化对准结构；以及第二晶体管，图案化第二器件层以在第二有源区中包括相对于对准结构对准的结构，并且将第二有源区的结构与对准结构对准包括：i）将第二有源区的第一部件与第一有源区的部件对准，以及ii）将第二有源区的第二部件与第一栅极区的部件对准。
优选地，该半导体器件结构还包括：通过第一器件层的部件和第二器件层的部件限定的器件，上述结构相对于对准结构对准使得第一器件层和第二器件层的部件在器件中对准。
优选地，该半导体器件结构还包括：介电层，该介电层中的开口具有微米级的尺寸；以及通过第一器件层的部件和第二器件层的部件限定的器件，上述结构相对于对准结构对准使得第一器件层和第二器件层的部件在器件中对准，并且第一器件层和第二器件层的部件具有纳米级的尺寸。
优选地，利用具有微米级尺寸的框中框套准图案将结构与第一器件层的对准结构对准，半导体器件结构还包括：通过第一器件层的部件和第二器件层的部件限定的器件，上述结构相对于对准结构对准使得第一器件层和第二器件层的部件在器件中对准，并且第一器件层和第二器件层的部件具有纳米级的尺寸。
附图说明
图1示出了多层半导体器件结构的示例图。
图2A、图2B和图2C示出了主电路（例如，本实施例中的逻辑反相器）和用于执行光刻对准检查的一组套刻框（overlap boxes）的布局（或掩模）。
图3示出了允许多层半导体器件的第一和第二晶体管层之间的光刻对准的示例性工艺顺序的流程图。
图4A、图4B和图4C示出了在多层半导体结构的制造工艺中用作起始点的块状硅衬底。
图5A、图5B和图5C示出了蚀刻至衬底内的结构。
图6A、图6B和图6C示出了多层半导体结构中的第一晶体管的部分第一OD区。
图7A、图7B和图7C示出了多层半导体结构中的第一晶体管的部分第一栅极区。
图8A、图8B和图8C示出了被沉积和蚀刻以形成第一栅极区的栅叠件的侧壁的间隔件材料。
图9A、图9B和图9C示出了多层半导体结构中的第一晶体管的第一导电层M0。
图10A、图10B和图10C示出了设置在第一晶体管层的平坦表面上方的第二沟道材料层和介电层。
图11A、图11B和图11C示出了图案化第二沟道材料层和介电层以限定在这些层中的开口。
图12A、图12B和图12C示出了用于填充限定在第二沟道材料层和介电层中的开口的透明材料。
图13A、图13B、图13C和图13D示出了在图案化位于下面第一晶体管结构上方的第二晶体管结构期间用于执行对准检查的步骤，其中，BARC层的部件在图案化过程中用作掩模。
图14A、图14B和图14C示出了第二OD区的图案化。
图15A、图15B和图15C示出了具有限定在第二器件层上方的导电层M1的半导体器件结构。
图16A、图16B和图16C示出了主电路（例如，本实施例中的逻辑反相器）和用于执行光刻对准检查的一组套刻框的布局（或掩模）。
图17示出了允许多层半导体器件的第一和第二晶体管层之间的光刻对准的示例性工艺顺序的流程图。
图18A、图18B和图18C示出了基本沉积在第一晶体管层的平坦表面上方的第二沟道材料层和介电层。
图19A、图19B和图19C示出了图案化第二沟道材料层和介电层以限定这些层中的开口。
图20A、图20B和图20C示出了用于填充限定在第二沟道材料层和介电层中的开口的透明材料。
图21A、图21B、图21C和图21D示出了在图案化位于下面第一晶体管结构上方的第二晶体管结构期间用于执行对准检查的步骤。
图22A、图22B、图22C和图22D示出了图案化BARC层以限定BARC层中的部件。
图23A、图23B和图23C示出了第二OD区的图案化，其中，BARC层的部件在图案化过程中用作掩模。
图24A、图24B、图24C和图24D示出了用于图案化第二晶体管结构的第二栅极区的步骤。
图25A、图25B、图25C和图25D示出了图案化BARC层以限定BARC层中的部件。
图26A、图26B和图26C示出了第二栅极区的图案化，其中，BARC层的部件在图案化过程中用作掩模。
图27A、图27B、图27C和图27D示出了用于图案化第二晶体管结构的第二导电（M0）区的步骤。
图28A、图28B、图28C和图28D示出了图案化BARC层以限定BARC层中的部件。
图29A、图29B和图29C示出了第二导电M0区的图案化，其中，BARC层的部件在图案化过程中用作掩模。
图30A、图30B和图30C示出了具有限定在第二器件层上方的导电层M1的半导体器件结构。
图31示出了制造半导体器件结构的示例方法的流程图。
具体实施方式
图1示出了多层半导体器件结构100的示例图。如图1所示，半导体器件结构100可包括多个器件层，例如，包括第一器件层102、第二器件层104和将第一器件层102与第二器件层104分隔开的边界层103。在每个器件层内可形成一个或多个半导体器件（例如，平面MOSFET、FinFET、BJT、二极管以及电容器等）。在垂直堆叠结构的不同层上制造的多个晶体管可用于集成具有不同沟道材料的n-MOSFET技术和p-MOSFET技术。例如，虽然可能难以将n-MOSFET技术（例如，使用GaAs沟道材料、III-V族半导体材料）和p-MOSFET技术（例如，使用Ge沟道材料、IV族半导体材料）集成在同一衬底或同一器件层中，但是可通过在垂直堆叠结构的不同层内单独地制造不同类型的晶体管来集成这些技术。在图1的实例中，基本在衬底105上方形成第一器件层102。衬底105可以是块状硅衬底或可以是绝缘体上半导体（SOI，例如，绝缘体上硅）衬底。边界层103可以是基本形成在第一器件层102上方的介电层（例如，ILD氧化物层）并且也可用作垂直连接第一器件层102和第二器件层104的粘合层或其他类型的缓冲层。此外，边界层103可用作将第二器件层104接合至第一器件层102的介质。边界层103（通常，与氧化物相关的材料）也在第二器件层104与第一器件层102之间提供隔离。
可分别在第一器件层102和第二器件层104中制造晶体管106和108。如图1所示，晶体管106可包括栅电极结构118、源电极结构120和漏电极结构122。类似地，晶体管108可包括栅电极结构124、源电极结构126和漏电极结构128。在每个晶体管106和108中，源极区和漏极区可共同包括晶体管的有源区或晶体管的一部分有源区。每个晶体管106和108的有源区也可称为“OD”区（例如，栅极氧化区和源极/漏极扩散区）。如图1所示，晶体管106和108的源电极和漏电极120、122、126、128可包括称为“M0”（即，连接晶体管的源极/漏极区的第0个金属层）区的导电区。M0区可包括多晶硅、各种金属（例如，Al、W、Cu）或其他导电材料。
导电层110（例如，第一栅极）和112（例如，第二栅极）可被配置为分别电连接至栅电极结构118和124。类似地，导电层114（例如，第一M0）和116（例如，第二M0）可被配置为分别电连接至晶体管106和108的源极/漏极电极结构。此外，可构建层间连接结构以连接第一器件层102和第二器件层104的不同导电层或电极结构。因此，各个连接结构可用于电连接单一器件层内的区域并且也可用于电连接位于结构100的不同层102和104上的区域。
在限定层间连接结构以连接位于结构100的不同层102、104中的区域的过程中，层102、104的各个部件可精确地相对彼此对准。例如，如果第一器件层102的栅电极结构118将电连接至第二器件层104的栅电极结构124（例如，通过导电通孔），则第二器件层104的栅电极结构124可直接位于第一器件层102的栅电极结构118上方，从而使电极结构118、124对准。然而，边界层103和第二沟道材料可能会使不同层102、104的部件118、124之间的这种对准复杂化。边界层103可具有使边界层103不透明的厚度和材料。此外，可使用诸如Ge、SiGe、SiC、GaAs和InGaAs的各种第二沟道材料层。这些各种材料的光学特性可不同于传统的硅材料并且对于光刻对准系统也可以是不透明的。由于这些层的不透明性质，难以在第一器件层102和第二器件层104的部件之间实现精确对准。为了适应边界层103和第二沟道材料的不透明性质，图2A至图31描述了当制造多层半导体器件结构100时用于第一层102和第二层104之间的光刻对准的结构和方法。
图2A至图15C中示出了用于多层半导体器件结构的第一层和第二层之间的光刻对准的第一示例性结构和方法。图2A、图2B和图2C示出了主电路（例如，该实施例中的逻辑反相器）的布局（或掩模）以及用于执行光刻对准检查的一组套刻框（overlap box）。如图2C所示，主逻辑电路包括由多层半导体器件的第一层和第二层中的各个部件限定的器件，其中，第一和第二层的部件通过使用第一和第二套刻框（即，“第二OD对准于第一OD的套刻框”和“第二OD对准于第一栅极的套刻框”）而对准。
在图2A至图2C中，布局/掩模用于限定多层结构的各个部分，并且包括用于限定第一OD202、第一栅极204、第一M0206、第二OD208、第二栅极210、第二M0212、第一栅极和第二栅极之间的通孔214、第一M0和第二M0之间的通孔216、M1220与其他层之间的通孔218和套刻框的开口区222的部件。图2A中示出了第一组相关层的布局/掩模，而图2B中示出了第二组相关层的布局/掩模。从图2A和图2B可以看出，用于第一OD202、第一栅极204和第二OD208的每个布局/掩模部分都包括主逻辑电路（例如，如图2A和图2B的最左边部分所示）中的一些图案和套刻框（例如，如图2A和图2B的最右边部分所示）中的一些图案。在图2C中，组合第一和第二组相关层以形成主电路和套刻框的整体布局/掩模。为了降低混淆，在所示出的图2C中的主电路的掩模/布局中，只有增加到图2C中的附加层（例如，在图2A和图2B的主电路掩模/布局中未示出的那些层）以参考标号（例如，标号216、218、220）突出显示。增加到图2C中的主电路的掩模/布局的附加层包括M1部件220和通孔216、218。
如参考图1的以上描述，多层半导体器件的第一层可基本上形成在衬底上方，并且可包括第一半导体器件（例如，第一晶体管），而多层半导体器件的第二层可包括第二半导体器件（例如，第二晶体管）。第一层和第二层可通过不透明的介电层（例如，包括粘合材料的边界层）在垂直方向上分隔开。为了对准第一层和第二层的部件，可限定开口区222。例如，开口区222可允许第一层的部件（例如，对准结构）在图案化第二层期间是可见的。
如图2A、图2B和图2C的掩模/布局中所示，第一套刻框可允许第二OD与第一OD部件对准，而第二套刻框可允许第二OD与第一栅极部件对准。可在第一层中图案化第一OD和第一栅极，而在第二层中可图案化第二OD。基本上形成在衬底上方的第一层可包括第一晶体管，其中，第一晶体管包括第一OD和第一栅极。基本上形成在介电层（设置在第一层上方）上方的第二层可包括第二晶体管，其中，第二晶体管包括第二OD和第二栅极。可在第一层的第一OD和第一栅极中图案化对准结构（例如，使用图2A中所示的掩模/布局）。例如，第一和第二晶体管可具有FinFET结构、平面结构或其他结构。例如，第一和第二晶体管可以是p-MOSFET类型、n-MOSFET类型或其他类型。在图案化第二层的部件中，限定在第一OD和第一栅极中的对准结构可用于光刻对准。例如，限定在第二层的第二OD中的部件可相对于在第一OD和第一栅极中图案化的对准结构对准。例如，可使用图2B中所示的掩模/布局图案化限定在第二OD中的部件。如上所述，由于包括在掩模/布局中的开口区222，限定在第一OD和第一栅极中的矩形或正方形部件在第二器件层的图案化期间是可见的。
套刻框实现框中框套准图案以用于对准多晶体管层半导体结构的第一层和第二层，但是可使用用于对准掩模的其他各种设计和图案。框中框图案可包括微米级的尺寸（例如，尺寸约等于20μm）。类似地，开口区222的尺寸可以是微米级。相比之下，具有多晶体管层结构的主逻辑电路中的第一层和第二层的部件可具有尺寸在纳米级的更小的部件（例如，层与层的套刻裕度可等于或小于约10nm）。例如，主逻辑电路可包括尺寸为大约小于200nm的标准反相器单元。例如，主逻辑电路也可以是逻辑栅极或逻辑器件、静态随机存取存储器（SRAM）单元或基于SRAM的器件，或者无源器件（例如，双极结型晶体管、二极管或电容器）。因此，应该理解，在图2A、图2B和图2C的实例中，套刻框和主逻辑电路的部件未按比例绘制（即，尽管它们在图2A、图2B和图2C的尺寸相似，主逻辑电路的尺寸比套刻框的尺寸约小一个数量级）。
主逻辑电路可包括通过各个共面电连接结构和层间通孔216、218电连接的第一层的各个区域（例如，第一OD、第一栅极和第一M0）和第二层的各个区域（例如，第二OD、第二栅极和第二M0）。如参考图1的以上描述，第一层和第二层的各个部件可相互对准。对准可允许层间通孔在不同层的各个区域之间正确地电连接。在图2中，通过对准第一和第二套刻框中的部件，可适当地对准主逻辑电路的部件。
图3示出了用于多层半导体器件的第一和第二晶体管层之间的光刻对准的示例性工艺顺序的流程图300。例如，流程图300的示例性工艺可用于执行图2A、图2B和图2C的框中框套准图案以用于对准多层半导体器件的不同的层。在302中，块状硅衬底或绝缘体上硅（SOI）衬底用作多层半导体器件的起始点。在304中，基本上在衬底上方制造第一晶体管。如图3所示，制造第一晶体管可包括多个步骤。例如，可图案化衬底以限定第一晶体管的第一OD区（即，第一有源区）。第一OD区还可包括第一对准结构，例如，第一对准结构可以是矩形或正方形的框（例如，可在衬底中形成凹槽）。在图案化覆盖层（例如，第二晶体管层）期间，在第一OD区中图案化的第一对准结构可用于光刻对准工艺。
作为限定第一OD区的一部分，可掺杂衬底区中被图案化以用作OD区的区域从而限定第一晶体管的导电类型（例如，N型或P型）。例如，可使用离子注入工艺或其他工艺执行掺杂。掺杂工艺中使用的材料可限定导电类型。例如，如果要将第一晶体管作为n-MOSFET，可将砷或磷用作掺杂剂，而如果要将第一晶体管作为p-MOSFET，可将硼用作掺杂剂。在掺杂第一OD区之后，栅极材料（例如，多晶硅、钨、铝）基本上提供在第一OD区上方并且被图案化以限定第一栅极区。第一栅极材料也可同时被图案化以限定第二对准结构，例如，第二对准结构可以是矩形或正方形框。和第一对准结构一样，在图案化覆盖层（例如，第二晶体管层）期间，在第一栅极区中图案化的第二对准结构可用于光刻对准工艺。
可沉积并且蚀刻氮化物材料以形成间隔件并且覆盖第一栅极区的结构（例如，栅极堆叠结构）的侧壁。接下来，层间介电ILD0层可基本沉积在结构上方并且通过化学机械抛光（CMP）工艺平坦化。然后，可执行使用M0掩模的光刻和接触沟槽蚀刻，并且可由导电M0材料（例如，W、Cu）填充接触沟槽，其中，导电材料M0可用于形成源电极和漏电极结构。可执行进一步的平坦化（例如，通过CMP工艺），并且平坦化的表面可包括ILD0层、导电层M0、氮化物间隔件材料和第一栅极区的各部分。在306中，边界介质层和第二沟道材料层可接合至平坦化的表面。基本接合在平坦化的表面上方的边界层可包括粘合材料（例如，ILD0氧化物），并且可用作第一晶体管和制造在第一晶体管上方的第二晶体管之间的缓冲层。第二沟道材料层可形成第二晶体管的一部分，其中，在第二沟道材料层上方制造附加的部件以形成第二晶体管的各个区（例如，漏极、栅极和源极等）。
在步骤308中，边界层可被图案化以限定基本上位于第一对准结构上方的一个开口或多个开口。如上所述，可在位于边界层的下方的第一晶体管的第一OD区和第一栅极区中分别制造第一和第二对准结构。也可以以类似于图案化第一沟道材料层（即，第一OD层）的方式图案化第二沟道材料层，从而使图案化的第二沟道材料层也包括位于第一和第二对准结构上方的套刻框结构。形成在边界层和第二沟道材料层中的开口可允许第一和第二对准结构在制造第二晶体管期间可见，这将在下面进行描述。在步骤310中，可以用透明或半透明材料（例如，层间介电ILD0氧化物材料）填充边界层和第二沟道材料层中的开口，并且之后可使用CMP形成第二平坦化的表面。第二平坦化的表面可包括用于填充开口的透明或半透明材料的各部分和沉积在边界层上方的第二沟道材料层的各部分。
在步骤312中，基本上在第二平坦化的表面上方制造第二晶体管。可使用掩模层图案化第二晶体管，其中，掩模层包括与形成在第一晶体管中的第一和第二对准结构对准的结构。在图3的实例中，第二晶体管层被图案化以限定包括第一部件和第二部件的第二OD区。第二OD区的第一部件可与第一OD区的第一对准结构对准，而第二OD区的第二部件可与第一栅极区的第二对准结构对准。在制造第二晶体管过程中可使用附加的步骤，例如，包括形成第二晶体管的第二栅极区。
参考图4A至图15C来更详细地描述流程图300的步骤。图4A、图4B和图4C示出了在多层半导体结构的制造工艺中用作起始点的块状硅衬底402。在图4A中，示出了块状硅衬底402的截面切线404，并且在图4C中，截面图示出了沿着切线404的结构。例如，可以沿着多层半导体结构的“鳍”限定截面切片404（例如，如果多层半导体结构是FinFET，截面切片404可以沿着结构的导电沟道，导电沟道由薄硅“鳍”覆盖）。图4B示出了硅衬底402的顶视图（即，硅衬底402的“z”轴垂直于纸平面）。
图5A、图5B和图5C示出了蚀刻到衬底506内的结构502、504。如在下面进行的进一步的详细说明，结构502、504可包括限定在多层半导体结构中的第一晶体管的第一OD区（即，第一有源区）的各部分。
图6A、图6B和图6C示出了多层半导体结构中的第一晶体管的第一OD区（即，第一有源区）的部分602、604、606。第一OD区的部分602、604、606可包括块状衬底610中已被掺杂以限定第一晶体管的导电类型（例如，P型或N型）的区域。在一个实例中，通过离子注入工艺掺杂第一OD区的部分602、604、606，其中，将n型掺杂剂引入第二沟道材料以形成n阱区。例如，部分602可用于限定形成在第一OD区内的第一晶体管的源极/漏极和栅极区。部分604可限定用于使沉积在第一OD区上方的各层（例如，其中限定第二晶体管的层）的部件对准的矩形或正方形的第一对准结构。部分606可限定第一OD区的沟道。隔离氧化物608可基本上沉积在结构上方，从而使仅第一OD区的上部露在隔离氧化物608的表面。
图7A、图7B和图7C示出了多层半导体结构中的第一晶体管的第一栅极区的部分702、704。第一栅极区的部分702、704可包括多晶硅、钨、铝或其他导电材料。如图7所示，部分702可包括基本上沉积在第一OD区的部分710上方的栅叠件。部分702的栅叠件可包括界面层（IL）和高k（HK）介电层708，在界面层（IL）和高k（HK）介电层708上方沉积组成第一栅极区的多晶硅、钨、铝或其他材料。部分704可限定矩形或正方形的第二对准结构，而第二对准结构用于使基本沉积在第一晶体管上方的层（例如，其中限定第二晶体管的层）中的部件对准。如图7所示，多层半导体结构可具有限定在第一晶体管内的两个对准结构704、706，其中，在图案化第一晶体管（在主电路中）的第一OD区的同时，通过图案化和蚀刻第一OD材料形成第一对准结构706，并且在通过图案化和蚀刻第一栅极材料限定第一晶体管（在主电路中）中的第一栅极区的同时限定第二对准结构704。
图8A、图8B和图8C示出了被沉积和蚀刻以形成第一栅极区的栅叠件的侧壁的间隔件材料802。通常包括氮化物（例如，氮化硅）、氧化物或它们的组合的间隔件材料802在制造工艺期间可用于保持半导体结构的栅叠件或其他部分的完整性（例如，减少与可用于进一步处理的腐蚀性化学物的相互作用）。
图9A、图9B和图9C示出了多层半导体结构中的第一晶体管的第一导电层M0902。例如，第一导电层M0902可以是用于向第一晶体管的源极区或漏极区施加电压或电流的接触件材料或电极材料。层间介电质ILD0904基本上沉积在结构上方，并且之后对结构进行平坦化（例如，通过CMP工艺）以形成平坦化的表面（例如，如图9C的截面图所示）。层间介电质ILD0氧化物904（例如，BSG、PSG、BPSG和可流动CVD氧化物）对于套刻测量系统（例如，测量系统包括波长介于约157nm至740nm范围内的辐射源）可以是透明或半透明的，从而使套刻测量系统透过层间介电ILD0904可看见或可检测到第一晶体管的第一OD区的对准结构906。
图10A、图10B和图10C示出了基本上设置在第一晶体管层的平坦表面上方的第二沟道材料层1002和介电层1004。第二沟道材料层1002和介电层1004可被沉积为平面而没有任何实质的具有表面形貌的部件（topographical feature）。此外，由于用于第二沟道材料层1002和介电层1004的层厚度和材料，层1002、1004可能是不透明的，从而使在层1002、1004下面的对准结构可能是不可见的（例如，如图10B的顶视图所示）。第二沟道材料层1002可用于限定第二晶体管的沟道，其中，将第二晶体管制造在第一晶体管层的平坦表面上方，其将在下面进行进一步的详细描述。例如，第二沟道材料层1002可包括硅、锗、砷化镓、碳化硅、石墨或其他材料。例如，介电层1004可以是包括氧化铝（即，AL2O3）、二氧化硅（即，SiO2）或氧化铪（即，HfO2）的粘合层。介电层1004可包括用于使第二晶体管的第二沟道材料层1002与第一晶体管层的平坦表面接合的边界层。
图11A、图11B和图11C示出了对第二沟道材料层1108和介电层1110进行图案化以限定层1108、1110中的开口1102。限定在层1108、1110中的开口可被对准为直接位于对准结构1104、1106上方，从而允许在层1108、1110上方制造第二晶体管期间，对准结构1104、1106透过开口1102是可见的。当蚀刻开口1102时，暴露出限定在层1108、1110下方的第一晶体管的第一栅极区中的对准结构1106。限定在第一晶体管的第一OD区中的对准结构1104形成在半透明的层间介电质ILD1112下方，从而使对准结构1104透过开口1102同样可见。用于蚀刻开口1102的掩模可包括在数微米范围的尺寸。在一些实施例中，对准结构可被设计为允许开口区1102的对准要求不严格（例如，数微米），其中，与对主电路中的部件的对准要求相比（例如，小于10纳米），对准要求不严格。
图12A、图12B和图12C示出了用于填充限定在第二沟道材料层1204和介电层1206中的开口的透明材料1202。例如，用于填充开口的透明材料1202可以是层间介电材料ILD0。
图13A、图13B、图13C和图13D示出了在图案化第二晶体管结构期间用于执行对准检查的步骤，其中，第二晶体管结构位于下层第一晶体管结构上方，BARC层的部件在图案化中用作掩模。在图13A中，可将底部抗反射涂（BARC）层1304沉积在结构的平坦表面上，并且可将光刻胶层1302基本上沉积在BARC层1304上方。通常，BARC层1304和光刻胶层1302对于对准测量系统可以是半透明的，从而使第一对准结构1310和第二对准结构1312可以是可见的（尽管部件1310、1312被层1302、1304覆盖）。第一对准部件1310可限定在第一晶体管结构的第一OD区中，而第二对准部件1312可限定在第一晶体管结构的第一栅极区中。BARC层1304和光刻胶层1302可用于图案化第二晶体管结构的第二OD区。
在图13B中，光刻胶层1302被图案化以限定光刻胶层1302中的部件1306。光刻胶层1302的图案化可包括将光刻胶层1302暴露在紫外光源下和使用显影液使光刻胶层1302显影。如上所述，为了图案化第二晶体管结构的第二OD区，可执行光刻胶层1302的图案化。光刻胶层1302中的部件1306用作掩模层，其中，掩模层的部件1306相对于第一对准结构1310和第二对准结构1312对准。图13B中示出了光刻胶层1302中的部件1306的对准，其中，部件1306相对于第一OD区的第一对准结构1310对准，同时，部件1306相对于第一栅极区的第二对准结构1312也对准。在对部件1306进行显影之后，可执行对准检查以保证部件1306相对于第一对准结构1310和第二对准结构1312适当地对准。在图13C中，蚀刻BARC层1304以限定BARC层1304中的部件1308，其中，光刻胶层1302的部件1306在蚀刻中用作掩模。在图13D中，去除光刻胶层1302的剩余部分。此外，如果图13B中的对准检查的结果确定为不可接受，则可去除光刻胶和BARC，并且在继续进行图13C的步骤之前，可再次执行图13A的步骤。
图14A、图14B和图14C示出了第二OD区的图案化。通过蚀刻位于介电层1410上方的第二沟道材料层1408，来限定第二OD区的部件1402、1404、1406，其中，第二沟道材料层被BARC层的部件掩蔽。如图14A、图14B和图14C所示，在蚀刻第二沟道材料层1408之后，去除BARC层的剩余部分。例如，部件1402可用于限定包括第二OD区的晶体管的源极/漏极和沟道区。部件1404、1406可以是第二OD区中与下层的第一晶体管结构的第一和第二对准结构对准的结构。第二OD区的部件1404、1406与下层的第一晶体管结构的第一和第二对准结构实施框中框套准系统，其中，部件1404、1406限定了对准在第一和第二对准结构的较大的框内的较小的框。如上所述，使部件1404、1406与下层的第一晶体管结构的第一和第一对准结构对准可有助于确保多层结构中的不同层的各个部件适当地对准。
图15A、图15B和图15C示出了具有限定在第二器件层1506上方的导电层M11502的半导体器件结构。在图15C中，层1510可包括基本上形成在衬底上方的第一器件层并且可包括第一半导体器件（例如，第一晶体管结构）。限定在第一器件层1510中的第一半导体器件包括分别限定在第一半导体器件的第一OD区和第一栅极区中的第一和第二对准结构（例如，用于图案化多层结构的更高层的矩形或正方形框）。层1510也包括第一导电M0层和将第一器件层1510内的第一半导体器件的各部件分隔开的半透明的层间介电材料ILD0层。层1508包括将第一器件层1510和第二器件层1506分隔开的介电材料（例如，粘合层）。层1508还包括将介电材料的各部件分隔开的透明填充材料（例如，ILD0氧化物材料）。
在图15C中，第二器件层1506可基本上形成在层1508的介电材料和透明填充材料上方，且可包括第二半导体器件（例如，第二晶体管结构）。限定在第二器件层1506中的第二半导体器件可包括第二OD区和第二栅极区，其中，第二OD区包括相对于第一器件层1510的第一和第二对准结构对准的各部件。层1506还包括第二导电M0层和将第二器件层1506内的第二半导体器件的各部件分隔开的半透明的层间介电材料ILD0层。层1504可包括其上方提供有导电层M11502的层间介电材料ILD1层。
图16A至图30C中示出了用于多层半导体器件结构的第一层和第二层之间的光刻对准的第二示例性结构和方法。图16A、图16B和图16C示出了主电路（例如，这一实施例中的逻辑反相器）和用于执行光刻对准检查的两组套刻框的布局（或掩模）。如图16C所示，主逻辑电路包括由多层半导体器件的第一层和第二层的各个部件限定的器件，其中，通过使用A组套刻框和B组套刻框使第一层和第二层的部件对准。
在图16A至图16C中，布局/掩模可用于限定多层结构的各个部件，包括第一OD202、第一栅极204、第一M0206、第二OD208、第二栅极210、第二M0212、第一栅极和第二栅极之间的通孔214、第一M0和第二M0之间的通孔216、M1与其他层之间的通孔218、M1220和用于套刻框的开口区222。图16A中示出了用于第一组相关层的布局/掩模，而图16B中示出了用于第二组相关层的布局/掩模。从图16A和图16B可以看出，用于第一OD202、第一栅极204、第二OD208、第二栅极210和第二M0212的布局/掩模各部分都包括主逻辑电路（例如，如图16A和图16B的最左侧部分所示）中的一些图案和套刻框（例如，如图16A和图16B的最右侧部分所示）中的一些图案。在图16C中，组合第一和第二组相关层以形成用于主电路和套刻框的整体布局/掩模。为了减小混淆，在示出的图16C中的主电路的掩模/布局中，只将增加至图16C中的附加的层（例如，在图16A和图16B的主电路掩模/布局中未示出的那些层）以参考标号（例如，标号216、218、220）突出显示。增加至图16C中的主电路的掩模/布局中的附加的层可包括M1部件220和通孔216、218。
如图16C所示，A组套刻框可用于使在图案化第二OD中使用的曝光和显影的光刻胶对准于与第一器件（诸如，第一OD、第一栅极、第一M0）相关的层。在包括去除光刻胶和图案化第二OD的工艺之后，可去除A组中用于图案化第二OD的光刻胶（内部套刻框）。也如图16C所示，B组套刻框可用于使第二器件层中的其他层的曝光和显影的光刻胶（诸如，用于图案化第二栅极和第二M0的光刻胶）与限定在第二OD中的套刻框对准。与参考以上图2A至图15C的描述的实施例相比，图16A至图16C的实施例通过打开A组套刻框的整个区域可进一步放松对开口区222的对准要求。图16A至图16C的实施例可要求i）附加的布局区域，以及ii）设计用于制造第二器件层的B组套刻框（例如，然而，图2A至图15C的实施例中可能不要求附加的布局区域和设计B组套刻框）。
如参考以上图1的描述，多层半导体器件的第一层可基本上形成在衬底上方且可包括第一半导体器件（例如，第一晶体管），而多层半导体器件的第二层可包括第二半导体器件（例如，第二晶体管）。第一和第二层可通过不透明的介电层（例如，包括粘合材料的边界层）在垂直方向上分隔开。为了使第一和第二层的部件对准，可限定开口区222。例如，开口区222可允许第一层的部件（例如，对准结构）在图案化第二层期间可见。如图16A、图16B和图16C所示，可由掩模/布局的A组套刻框限定第一层的对准结构。
在图16A、图16B和图16C的实例中，附加的对准结构可限定在第二层中且可用于使第二层内的部件对准。如图16A、图16B和图16C所示，可由掩模/布局的B组套刻框限定附加的对准结构。因此，由A组套刻框限定的对准结构可用于使第二层的部件相对于第一层的部件对准。与之相比，由B组套刻框限定的对准结构可用于使第二层的特定部件相对于第二层的其他部件对准。
具体地，A组套刻框可使用于限定第二OD的光刻胶和位于第二OD下方的各个层（例如，第一层的第一OD和第一栅极）对准。B组套刻框可使第二OD的部件和位于第二OD上方的各个层（例如，第二栅极、第二M0）之间的对准。下面将更详细地描述A组套刻框和B组套刻框的制造和使用。例如，下面描述的图17至图30C可包括结构的截面切片，其中，如图16C所示，截面切片位于切线A和切线B处。
图17示出了允许多层半导体器件的第一和第二晶体管层之间的光刻对准的示例性工艺顺序的流程图1700。例如，流程图1700的示例性工艺可用于执行图16A、图16B和图16C的框中框套准图案以使多层半导体器件的不同层对准。在步骤1702中，块状硅衬底或绝缘体上硅（SOI）衬底用作用于多层半导体器件的起点。
在步骤1704中，基本上在衬底上方制造第一晶体管。如图17所示，制造第一晶体管可包括多个步骤。例如，可图案化衬底以限定用于第一晶体管的第一OD区（即，第一有源区）。第一OD区还可包括第一对准结构。第一OD区中图案化的第一对准结构可用于在图案化覆盖层（例如，第二晶体管层）期间的光刻对准工艺。第一晶体管可被制造为多栅极晶体管（例如，非平面FinFET晶体管、双栅极或三栅极晶体管），其中，晶体管的导电沟道由构成器件的主体的薄硅“鳍”覆盖。在形成晶体管的鳍之后，可沉积隔离氧化物，且可基本在隔离氧化物和第一OD区上方图案化第一栅极结构。第一栅极结构可包括第二对准结构。可沉积氮化物间隔件材料且使用干蚀刻技术进行蚀刻以形成第一栅极结构的栅叠件的侧壁。可沉积层间介电质ILD0并通过化学机械抛光（CMP）工艺进行平坦化。接下来，可通过图案化和蚀刻ILD0氧化物，且在第一OD区的源极/漏极区上方填充导电材料，来形成导电M0区。
在步骤1706中，将边界层（例如，用作缓冲层以连接第一晶体管层的ILD0氧化物和第二沟道材料的包括粘合材料的粘合层）和第二沟道材料层基本上接合在第一晶体管上方。在步骤1708中，将边界层和第二沟道材料层图案化以包括基本上位于第一和第二对准结构上方的开口。在步骤1710中，以透明材料（例如，层间ILD0氧化物材料）填充开口且CMP工艺用于平坦化该结构。在步骤1712中，基本在平坦化的结构上方制造第二晶体管。
如图17所示，制造第二晶体管可包括多个对准步骤。例如，图案化第二晶体管的第二OD区可包括用于执行制造第二OD区的光刻胶掩模层和限定在部分第一晶体管中的部件（例如，限定在第一晶体管的第一OD区、第一栅极结构或第一M0区的部件）之间的对准检查。图案化第二晶体管的第二栅极结构可包括执行用于制造第二栅极区的光刻胶掩模层和第二OD区的第一部件之间的对准检查。图案化第二晶体管的第二M0区可包括执行用于制造第二M0区的光刻胶掩模层和第二OD区的第二部件之间的对准检查。
参考图18A至图30C来更详细地描述流程图1700的步骤。参考图16至图30C描述的用于光刻对准的第二示例性方法的起始工艺步骤基本上类似于上面描述的用于光刻对准的第一示例性方法的起始步骤（例如，图4A至图9C中所示的工艺步骤）。为了减少重复，至于第二示例性方法的起始工艺步骤可参考本文中的图4A至图9C和所附描述。
图18A、图18B和图18C示出了基本上沉积在第一晶体管层的平坦表面上方的第二沟道材料层1802和介电层1804。第二沟道材料层1802和介电层1804可被沉积为没有任何实质的具有表面形貌的部件的平面。此外，由于在第二沟道材料层1802和介电层1804中使用的材料和层厚度，层1802、1804可以是不透明的（例如，如图18B的顶视图中所示）。第二沟道材料层1802可用于限定第二晶体管的沟道，其中，在第一晶体管层的平坦表面上方制造第二晶体管。例如，第二沟道材料层1802可包括硅、锗、砷化镓、碳化硅、石墨或其他材料。例如，介电层1804可以是包括氧化铝（即，AL2O3）、二氧化硅（即，SiO2）或氧化铪（即，HfO2）的粘合层。介电层1804可包括用于将第二晶体管的第二沟道材料层1802与第一晶体管层的平坦表面接合的边界层。
图19A、图19B和图19C示出了图案化第二沟道材料层1908和介电层1910以限定层1908、1910中的开口1902。限定在层1908、1910中的开口1902直接设置在对准结构1904、1906上方，从而允许对准结构1904、1906在层1908、1910上方制造第二晶体管期间通过开口1902可见。当蚀刻开口1902时，暴露出限定在层1908、1910下方的第一晶体管的第一栅极区中的对准结构1906。限定在第一晶体管的第一OD区中的对准结构1904形成在半透明的层间介电质ILD01912下方，从而使对准结构1904通过开口1902也是可见的。用于蚀刻开口1902的掩模可包括在数微米至数百微米范围内的尺寸。
图20A、图20B和图20C示出了用于填充限定在第二沟道材料层2004和介电层2006中的开口的透明材料2002。例如，用于填充开口的透明材料2002可以是层间介电材料ILD0。
图21A、图21B、图21C和图21D示出了用于在图案化位于下层第一晶体管结构上方的第二晶体管结构期间执行对准检查的步骤。图21A和图21B示出了多层半导体器件结构在截面A处（例如，器件结构中的第一截面切片）的各方面，而图21C和图21D示出了多层半导体器件结构在截面B处（例如，器件结构中的第二截面切片）的各方面。在图23A、图26A、图29A和图30A中，从其他视角示出了截面A和截面B。在图21A和图21C中，可将底部抗反射涂（BARC）层2104沉积在结构的平坦表面上，且可将光刻胶层2102基本沉积在BARC层2104上方。BARC层2104和光刻胶层2102可以是半透明的，从而使第一和第二对准结构2119可以是可见的，尽管部件2119被层2102、2104覆盖。可将对准结构2119限定在第一晶体管结构的第一OD区2114和第一晶体管结构的第一栅极区中。BARC层2104和光刻胶层2102可用于图案化第二晶体管结构的第二OD区2106。结构的其它层包括透明填充材料2117（例如，ILD0氧化物）、介电层2108（例如，粘合层）、ILD0层2110、隔离氧化物层2112和衬底2116。
在图21B和图21D中，可图案化光刻胶层2102以限定光刻胶层2102中的部件2118。光刻胶层2102的图案化可包括将光刻胶层2102暴露于紫外光源下并且使用显影液对光刻胶层2102进行显影。如上所述，可实施图案化光刻胶层2102以图案化第二晶体管结构的第二OD区2106。光刻胶层2102中的部件2118可用作掩模层，其中，掩模层的部件2118相对于对准结构2119对准。图21B中示出了光刻胶层2102中的部件2118的对准，其中，部件2118相对于第一OD区2114的第一对准结构对准，并且部件2118相对于第一栅极区的第二对准结构也对准。在使部件2118显影之后，可执行对准检查以确保部件2118相对于对准结构2119适当地对准。
图22A、图22B、图22C和图22D示出了图案化BARC层以限定BARC层中的部件2204。在图22A和图22C中，基本上位于BARC层上方的光刻胶层的部件2202可在图案化过程中用作掩模。在图22B和图22D中，去除光刻胶层的剩余部分。如以上的图21A、图21B、图21C和图21D中所示，在图22A、图22B、图22C和图22D中以两个不同的截面切片A和B示出结构的部件。
图23A、图23B和图23C示出了图案化第二OD区，其中，BARC层的部件可在图案化过程中用作硬掩模（例如，如图22B和图22D所示，BARC层的部件2204）。图23A和图23C示出了多层半导体器件结构在截面A2304（例如，器件结构中的第一截面切片）和截面B2302（例如，器件结构中的第二截面切片）处的各方面。通过蚀刻位于介电层2312上方的第二沟道材料层可限定第二OD区的部件2306、2308，其中，BARC层的部件掩蔽第二沟道材料层。如图23A、图23B和图23C所示，在蚀刻第二沟道材料层之后，可去除BARC层的剩余部分。例如，部件2306可用于限定包括第二OD区的第二晶体管结构的沟道和源极/漏极区。
应该指出，虽然用于限定第二OD区的部件2306、2308的掩模层可包括相对于下层第一晶体管结构的对准结构2310对准的结构，但是在去除光刻胶和图案化第二OD材料之后，A组对准框中的第二OD区可以不包括相对于对准结构2310对准的结构。这与以上参考图2至图15C描述的用于光刻对准的第一示例性结构和方法形成对比，其包括在第二OD区中相对于限定在第一晶体管层中的对准结构对准的结构（例如，较小的矩形或正方形部件）。B组对准框中的部件2308可以是第二OD区中用于使第二晶体管结构的特定部件相对于第二晶体管结构的其他部件对准的结构。
图24A、图24B、图24C和图24D示出了用于图案化第二晶体管结构的第二栅极区2406的步骤。在图24A和图24C中，底部抗反射涂（BARC）层2404可沉积在第二栅极区2406上，且光刻胶层2402可基本上沉积在BARC层2404上方。BARC层2404和光刻胶层2402可以是半透明的，从而使对准结构2412可以是可见的，尽管部件2412被层2402、2404覆盖。对准结构2412可限定在第二晶体管结构的第二OD区中。BARC层2404和光刻胶层2402可用于图案化第二晶体管结构的第二栅极区2406。结构的其它层包括透明填充材料2417（例如，ILD0氧化物）、介电层2428（例如，粘合层）、ILD0层、隔离氧化物层2418、第一OD区2414和衬底2416。
在图24B和图24D中，光刻胶层2402被图案化以限定光刻胶层2402中的部件2408、2410。图案化光刻胶层2402可包括将光刻胶层2402暴露于紫外光源下并且使用显影液对光刻胶层2402进行显影。如上所述，可执行图案化光刻胶层2402以图案化第二晶体管结构的第二栅极区2406。光刻胶层2402中的部件2408用作第一硬掩模，其中，部件2408可用于限定第二栅极区2406的材料中的栅叠件。如图24D所示，光刻胶层2402中的部件2410用作第二硬掩模，其中，部件2410可相对于第二OD区的对准结构2412对准。
图25A、图25B、图25C和图25D示出了图案化BARC层以限定BARC层中的部件2504。在图25A和图25C中，基本上位于BARC层上方的光刻胶层的部件2502在图案化过程中可用作掩模。在图25B和图25D中，可去除光刻胶的剩余部分。
图26A、图26B和图26C示出了图案化第二栅极区，其中，BARC层的部件（例如，如图25B和图25D示出的BARC层的部件2504）在图案化过程中可用作掩模。通过蚀刻栅极材料（例如，多晶硅等）可限定第二栅极区的部件2606、2607，其中，BARC层的部件掩蔽栅极材料。如图26A、图26B和图26C所示，在蚀刻第二栅极材料之后，去除BARC层的剩余部分。例如，部件2606可用于限定第二晶体管结构的栅叠件。部件2607可以是第二栅极区中与第二OD区的对准结构2608对准的结构。第二栅极区的部件2607和第二OD区的对准结构2608实现框中框套准系统，其中，部件2607限定了对准在对准结构2608的较大的框内的较小的框。使部件2607与对准结构2608对准可有助于确保第二栅极区的各个部件与第二OD区的部件以及多层结构的其他层的部件适当地对准。
图27A、图27B、图27C和图27D示出了用于图案化第二晶体管结构的第二导电（M0）区的步骤。在图27A和图27C中，可将底部抗反射涂（BARC）层2704沉积在结构的平坦表面上，且可将光刻胶层2702基本上沉积在BARC层2704上方。平坦表面可包括包含第二晶体管结构的层间介电材料ILD02706和栅叠件2728的区域。BARC层2704和光刻胶层2702可以是半透明的，从而使对准结构2712可以是可见的，尽管部件2712被层2702、2704覆盖。可将对准结构2712限定在第二晶体管结构的第二OD区中。BARC层2704和光刻胶层2702可用于图案化第二晶体管结构的第二导电M0区。
在图27B和图27D中，光刻胶层2702可被图案化以限定光刻胶层2702中的部件2708、2710。光刻胶层2702的图案化可包括将光刻胶层2702暴露于紫外光源下并且使用显影液对光刻胶层2702进行显影。如上所述，可执行光刻胶层2702的图案化以图案化第二晶体管结构的第二导电M0区。光刻胶层2702中的部件2708、2710用作掩模，其中，部件2708、2710可用于限定层间介电材料ILD02706中的腔体（例如，沟槽），其中在该腔体中可以沉积用于第二导电M0区的导电材料。如图27D所示，光刻胶层2702中的部件2708、2710可相对于第二OD区的对准结构2712对准。
图28A、图28B、图28C和图28D示出了图案化BARC层以限定BARC层中的部件2804。在图28A和图28C中，基本上位于BARC层上方的光刻胶层的部件2802在图案化过程中可用作掩模。在图28B和图28D中，可去除光刻胶层的剩余部分。
图29A、图29B和图29C示出了图案化第二导电M0区，其中，BARC层的部件（例如，如图28B和图28D所示，BARC层的部件2804）在图案化过程中可用作掩模。可通过在层间介电ILD0材料（例如，如图27A、图27B、图27C和图27D所示，位于BARC层2704下方的ILD0材料2706）中蚀刻腔体且以第二导电M0区的导电材料填充腔体来限定第二导电M0区的部件2906、2910，其中，BARC层的部件可掩蔽层间介电ILD0材料。如图29A、图29B和图29C所示，在蚀刻层间介电ILD0材料之后，可去除BARC层的剩余部分。部件2910可以是第二导电M0区中与第二OD区的对准结构2920对准的结构。第二导电M0区的部件2910和第二OD区的对准结构2920实施框中框套准系统，其中，部件2910限定了对准在对准结构2920的较大的框内的较小的框。使部件2910与对准结构2920对准可有助于确保第二导电M0区的各个部件与第二OD区的部件以及多层结构的其他层的部件适当地对准。
图30A、图30B和图30C示出了具有限定在第二器件层3014上方的导电层M13002的半导体器件结构。在图30C中，层3010可包括基本上形成在衬底上方的第一器件层，且可包括第一半导体器件（例如，第一晶体管结构）。限定在第一器件层3010中的第一半导体器件可包括分别限定在第一半导体器件的第一OD区和第一栅极区中的第一和第二对准结构（例如，用于图案化多层结构的上层的矩形或正方形框）。层3010还包括第一导电M0层和将第一器件层3010内的第一半导体器件的部件分隔开的半透明的层间介电材料ILD0层。层3016包括将第一器件层3010和第二器件层3014分隔开的介电材料3008（例如，粘合层）。层3016还包括将介电材料的部件分隔开的透明填充材料（例如，ILD0氧化物材料）。
在图30C中，第二器件层3014可基本上形成在层3016的介电材料3008和透明填充材料上方，并且可包括第二半导体器件（例如，第二晶体管结构）。限定在第二器件层3014中的第二半导体器件可包括第二OD区和第二栅极区，其中，使用掩模层制造第二器件层3014，掩模层包括相对于第一器件层3010的第一和第二对准结构对准的部件。层3014也可包括第二导电M0层和将第二器件层3014内的第二半导体器件的部件分隔开的半透明的层间介电材料ILD0层。层3012可包括其上提供有导电层M13002的层间介电材料ILD1层。
虽然本发明以具有两个器件层（例如，第一器件层和第二器件层）的器件结构为背景，描述了用于光刻对准的第一和第二示例性结构和方法，但是应该注意的是，结构和方法可用于对具有两个以上的器件层（例如，两个以上的晶体管层）的结构执行光刻对准。
图31示出了制造半导体器件结构的示例性方法的流程图3100。在步骤3102中，可在衬底上方形成第一器件层，其中，第一器件层可包括第一半导体器件。可在第一器件层中图案化对准结构。在步骤3104中，可在第一器件层上方提供介电层。在步骤3106中，介电层可被图案化为包括对准结构上方的开口。在步骤3108中，可在介电层上方形成第二器件层，其中，第二器件层可包括第二半导体器件。在步骤3110中，可使用掩模层图案化第二器件层，其中，掩模层可包括相对于对准结构对准的结构。在图案化第二器件层的期间，对准结构可通过开口可见。
撰写的说明书使用实例公开本开明（包括优选方式），并且也使本领域技术人员能够制造和使用本发明。本发明的可专利范围可以包括其他实例。应该理解，除非文中清楚地说明，否则本文中的说明书和整体权利要求中使用的“一”、“一个”和“所述”的意思包括复数。同样，除非文中清楚地说明，否则本文中的说明书和整体权利要求中使用的“中”的意思包括“中”和“上”。此外，除非文中清楚地说明，否则本文中的说明书和整体权利要求中使用的“每个”的意思不要求是“每一个”。最后，除非文中清楚地说明，否则本文中的说明书和整体权利要求中使用的“和”和“或”的意思包括结合的和分离的，且可以可交换使用；短语“除…之外”可用于表示仅可适用分离的意思的情况。

Claims (10)

1.一种制造半导体器件结构的方法，所述方法包括：
在衬底上方形成第一器件层，在所述第一器件层中图案化对准结构；
在所述第一器件层上方提供介电层；
图案化所述介电层以包括位于所述对准结构上方的开口；
在所述介电层上方形成第二器件层；以及
使用掩模层来图案化所述第二器件层，所述掩模层包括相对于所述对准结构对准的结构，在图案化所述第二器件层期间，所述对准结构通过所述开口是可见的。
2.根据权利要求1所述的方法，还包括：
形成包括第一晶体管的所述第一器件层，所述第一晶体管包括第一有源区和第一栅极区，并且在所述第一晶体管的所述第一有源区或所述第一栅极区中图案化所述对准结构；以及
形成包括第二晶体管的所述第二器件层，所述第二晶体管包括第二有源区和第二栅极区。
3.根据权利要求2所述的方法，其中，所述第一有源区包括第一半导体材料，并且所述第二有源区包括第二半导体材料。
4.根据权利要求2所述的方法，还包括：
形成所述第一晶体管，在所述第一有源区中和所述第一栅极区中图案化所述对准结构；以及
形成所述第二晶体管，图案化所述第二器件层以在所述第二有源区中包括相对于所述对准结构对准的结构，并且使所述第二有源区的结构与所述对准结构对准包括：i）使所述第二有源区的第一部件与所述第一有源区的部件对准，以及ii）使所述第二有源区的第二部件与所述第一栅极区的部件对准。
5.根据权利要求2所述的方法，还包括：
提供所述衬底，所述衬底是硅晶圆或绝缘体上半导体晶圆；
形成所述第一晶体管，通过图案化所述衬底以限定所述第一有源区的部件并且向限定在所述衬底中的所述部件加入掺杂剂来形成所述第一有源区；以及
提供所述介电层，所述介电层是边界层，并且用对于波长介于约157nm至740nm之间的辐射源而言是透明或半透明的材料填充所述介电层的所述开口，从而在图案化所述第二器件层期间，所述对准结构通过所述开口是可检测到的。
6.根据权利要求2所述的方法，还包括：
提供包括粘合材料的所述介电层，所述粘合材料包括氧化铝、氧化硅或氧化铪。
7.根据权利要求2所述的方法，还包括：
形成所述第一晶体管，所述第一晶体管包括Ⅳ族半导体；以及
形成所述第二晶体管，所述第二晶体管包括Ⅲ-Ⅴ族半导体。
8.根据权利要求2所述的方法，还包括：
制造由所述第一器件层的部件和所述第二器件层的部件限定的器件，所述结构相对于所述对准结构对准使得所述第一器件层和所述第二器件层的部件在所述器件中对准。
9.一种制造半导体器件结构的方法，所述方法包括：
在衬底上制造第一晶体管层，制造所述第一晶体管层包括：
图案化所述衬底以限定第一有源区，所述第一有源区包括第一对准结构，
掺杂所述第一有源区以限定所述第一晶体管层的导电类型，和
形成连接至所述第一有源区的第一栅极区，所述第一栅极区包括第二对准结构；
在所述第一晶体管层上方提供边界层；
图案化所述边界层以包括位于所述第一对准结构和所述第二对准结构上方的开口；
以透明或半透明材料填充所述边界层的所述开口；以及
在所述边界层上方制造第二晶体管层，制造所述第二晶体管层包括：
图案化所述第二晶体管层以限定第二有源区，其中图案化所述第二有源区包括：使掩模层相对于所述第一对准结构和所述第二对准结构对准，并且所述第一对准结构和所述第二对准结构在图案化所述第二晶体管层期间通过所述开口是可检测的，和
形成连接至所述第二有源区的第二栅极区。
10.一种半导体器件结构，包括：
衬底；
第一器件层，形成在所述衬底上方并且包括第一半导体器件，在所述第一器件层中图案化对准结构；
介电层，形成在所述第一器件层上方，图案化所述介电层以包括位于所述对准结构上方的开口；以及
第二器件层，形成在所述介电层上方并且包括第二半导体器件，使用掩模层来图案化所述第二器件层，所述掩模层包括相对于所述对准结构对准的结构，并且所述对准结构在图案化所述第二器件层期间通过所述开口是可检测的。
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