DE102013112351A1 - Mehrschicht-Halbleitervorrichtungsstruktur - Google Patents

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Abstract

Es ist eine Halbleitervorrichtungsstruktur und ein Verfahren zur Herstellung einer Halbleitervorrichtungsstruktur vorgesehen. Eine erste Vorrichtungsschicht wird über einem Substrat ausgebildet, wobei eine Ausrichtungsstruktur in der ersten Vorrichtungsschicht strukturiert wird. Eine dielektrische Schicht wird über der ersten Vorrichtungsschicht bereitgestellt. Die dielektrische Schicht wird so strukturiert, dass sie eine Öffnung über der Ausrichtungsstruktur umfasst. Eine zweite Vorrichtungsschicht wird über der dielektrischen Schicht ausgebildet. Die zweite Vorrichtungsschicht wird mittels einer Maskenschicht strukturiert, wobei die Maskenschicht eine Struktur umfasst, die an der Ausrichtungsstruktur ausgerichtet ist. Die Ausrichtungsstruktur ist durch die Öffnung während des Strukturierens der zweiten Vorrichtungsschicht sichtbar.

Description

  • TECHNISCHES GEBIET
  • Die Technologie, die in dieser Offenbarung beschrieben ist, betrifft im Allgemeinen Halbleitervorrichtungsstrukturen und insbesondere eine Mehrschicht-Halbleitervorrichtungsstruktur.
  • HINTERGRUND
  • Herkömmliche komplementäre Metalloxid-Halbleiter-(CMOS)-Technologie kann verwendet werden, um eine große Anzahl von Halbleitervorrichtungen, wie etwa Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs) und Bipolartransistoren (BJTs), auf näherungsweise der gleichen Ebene auf einem einzigen integrierten Halbleiter-(IC)-Chip herzustellen.
  • ABRISS
  • Die vorliegende Offenbarung betrifft eine Halbleitervorrichtungsstruktur und ein Verfahren zur Herstellung einer Halbleitervorrichtungsstruktur. Bei einem Verfahren zur Herstellung einer Halbleitervorrichtungsstruktur wird eine erste Vorrichtungsschicht über einem Substrat ausgebildet, wobei eine Ausrichtungsstruktur in der ersten Vorrichtungsschicht strukturiert wird. Eine dielektrische Schicht wird über der ersten Vorrichtungsschicht vorgesehen. Die dielektrische Schicht wird strukturiert, um eine Öffnung über der Ausrichtungsstruktur aufzuweisen. Eine zweite Vorrichtungsschicht wird über der dielektrischen Schicht ausgebildet. Die zweite Vorrichtungsschicht wird mittels einer Maskenschicht strukturiert, wobei die Maskenschicht eine Struktur umfasst, die mit Bezug auf die Ausrichtungsstruktur ausgerichtet ist. Die Ausrichtungsstruktur ist durch die Öffnung während dem Strukturieren der zweiten Vorrichtungsschicht sichtbar.
  • In einem anderen Beispiel wird bei einem Verfahren zur Herstellung einer Halbleitervorrichtungsstruktur eine erste Transistorschicht auf einem Substrat hergestellt. Die Herstellung der ersten Transistorschicht umfasst das Strukturieren des Substrats, so dass ein erster aktiver Bereich definiert wird, wobei der erste aktive Bereich eine erste Ausrichtungsstruktur umfasst. Der erste aktive Bereich wird dotiert, um den Leitfähigkeitstyp der ersten Transistorschicht zu definieren. Ein erster Gatebereich wird ausgebildet, der mit dem ersten aktiven Bereich verbunden ist. Der erste Gatebereich umfasst eine zweite Ausrichtungsstruktur. Eine Grenzschicht ist über der ersten Transistorschicht vorgesehen. Die Grenzschicht wird strukturiert, so dass eine Öffnung über der ersten Ausrichtungsstruktur und der zweiten Ausrichtungsstruktur vorgesehen wird. Die Öffnung der Grenzschicht wird mit einem transparenten Material gefüllt. Eine zweite Transistorschicht wird über der Grenzschicht hergestellt, wobei die Herstellung der zweiten Transistorschicht das Strukturieren der zweiten Transistorschicht so umfasst, dass ein zweiter aktiver Bereich definiert wird. Das Strukturieren des zweiten aktiven Bereichs umfasst das Ausrichten einer Maske mit Bezug auf die erste und zweite Ausrichtungsstruktur. Die erste und zweite Ausrichtungsstruktur sind durch die Öffnung während des Strukturierens der zweiten Transistorschicht erfassbar. Ein zweiter Gatebereich wird in der zweiten Transistorschicht ausgebildet, die mit dem zweiten aktiven Bereich verbunden ist.
  • In einem anderen Beispiel umfasst eine Halbleitervorrichtungsstruktur ein Substrat und eine erste Vorrichtungsschicht, die über dem Substrat ausgebildet ist. Die erste Vorrichtungsschicht umfasst eine erste Halbleitervorrichtung, wobei eine Ausrichtungsstruktur in der ersten Vorrichtungsschicht strukturiert ist. Eine dielektrische Schicht ist über der ersten Vorrichtungsschicht ausgebildet, wobei die dielektrische Schicht so strukturiert ist, dass sie eine Öffnung über der Ausrichtungsstruktur umfasst. Die Halbleitervorrichtungsstruktur umfasst auch eine zweite Vorrichtungsschicht über der dielektrischen Schicht. Die zweite Vorrichtungsschicht umfasst eine zweite Halbleitervorrichtung und ist mittels einer Maskenschicht strukturiert, die eine Struktur umfasst, die mit Bezug auf die Ausrichtungsstruktur ausgerichtet ist. Die Ausrichtungsstruktur ist durch die Öffnung während des Strukturierens der zweiten Vorrichtungsschicht erfassbar.
  • KURZE BESCHREIBUNG DER FIGUREN
  • 1 zeigt ein beispielhaftes Schema einer Mehrschicht-Halbleitervorrichtungsstruktur.
  • 2A, 2B und 2C zeigen ein Layout (oder Masken) eines Hauptschaltkreises (z. B. eines logischen Inverters in dieser Ausführungsform) und eine Menge von überlappenden Boxen zum Ausführen einer Lithographie-Ausrichtungsprüfung.
  • 3 zeigt ein Flussdiagramm, das eine beispielhafte Verfahrenssequenz zeigt, die eine Lithographie-Ausrichtung zwischen der ersten und zweiten Transistorschicht einer Mehrschicht-Halbleitervorrichtung ermöglicht.
  • 4A, 4B und 4C zeigen ein Volumensiliziumsubstrat, das als Startpunkt in dem Herstellungsverfahren einer Mehrschicht-Halbleiterstruktur verwendet wird.
  • 5A, 5B und 5C zeigen Strukturen, die in ein Substrat geätzt werden. 6A, 6B und 6C zeigen Abschnitte eines ersten OD-Bereichs eines ersten Transistors in einer Mehrschicht-Halbleiterstruktur.
  • 7A, 7B und 7C zeigen Abschnitte eines ersten Gatebereichs eines ersten Transistors in einer Mehrschicht-Halbleiterstruktur.
  • 8A, 8B und 8C zeigen ein Abstandhaltermaterial, das so abgelagert und geätzt wird, dass es die Seitenwände von Gatestapeln eines ersten Gatebereichs ausbildet.
  • 9A, 9B und 9C zeigen eine erste leitende Schicht M0 eines ersten Transistors in einer Mehrschicht-Halbleiterstruktur.
  • 10A, 10B und 10C zeigen eine zweite Schicht aus Kanalmaterial und eine dielektrische Schicht, die über einer planaren Oberfläche einer ersten Transistorschicht angeordnet sind.
  • 11A, 11B und 11C zeigen eine Strukturierung einer zweiten Schicht aus Kanalmaterial und einer dielektrischen Schicht, so dass eine Öffnung in den Schichten definiert wird.
  • 12A, 12B und 12C zeigen ein transparentes Material, das verwendet wird, um eine Öffnung zu füllen, die in einer zweiten Schicht aus Kanalmaterial und einer dielektrischen Schicht definiert ist.
  • 13A, 13B, 13C und 13D zeigen Schritte, die bei dem Ausführen einer Ausrichtungsprüfung während des Strukturierens einer zweiten Transistorstruktur über einer darunter liegenden ersten Transistorstruktur verwendet werden, wobei Merkmale einer BARC-Schicht als Maske bei der Strukturierung verwendet werden.
  • 14A, 14B und 14C zeigen das Strukturieren eines zweiten OD-Bereichs. 15A, 15B und 15C zeigen eine Halbleitervorrichtungsstruktur mit einer leitenden Schicht M1, die über einer zweiten Vorrichtungsschicht definiert ist.
  • 16A, 16B und 16C zeigen ein Layout (oder Masken) eines Hauptschaltkreises (z. B. eines logischen Inverters in dieser Ausführungsform) und eine Menge von überlappenden Boxen zum Ausführen einer Lithographie-Ausrichtungsprüfung.
  • 17 zeigt ein Flussdiagramm, das eine beispielhafte Verfahrenssequenz zeigt, die eine Lithographie-Ausrichtung zwischen einer ersten und einer zweiten Transistorschicht einer Mehrschicht-Halbleitervorrichtung ermöglicht.
  • 18A, 18B und 18C zeigen eine zweite Schicht aus Kanalmaterial und eine dielektrische Schicht, die im Wesentlichen über einer planaren Oberfläche einer ersten Transistorschicht abgelagert werden.
  • 19A, 19B und 19C zeigen das Strukturieren einer zweiten Schicht aus Kanalmaterial und einer dielektrischen Schicht, so dass eine Öffnung in den Schichten definiert wird.
  • 20A, 20B und 20C zeigen ein transparentes Material, das verwendet wird, um eine Öffnung zu füllen, die in einer zweiten Schicht aus Kanalmaterial und einer dielektrischen Schicht definiert ist.
  • 21A, 21B, 21C und 21D zeigen Schritte, die beim Ausführen einer Ausrichtungsprüfung während des Strukturierens einer zweiten Transistorstruktur über einer darunter liegenden ersten Transistorstruktur eingesetzt werden.
  • 22A, 22B, 22C und 22D zeigen das Strukturieren einer BARC-Schicht, so dass Merkmale in der BARC-Schicht definiert werden.
  • 23A, 23B und 23C zeigen das Strukturieren eines zweiten OD-Bereichs, wobei Merkmale einer BARC-Schicht als Maske bei dem Strukturieren verwendet werden.
  • 24A, 24B, 24C und 24D zeigen Schritte, die beim Strukturieren eines zweiten Gatebereichs einer zweiten Transistorstruktur eingesetzt werden.
  • 25A, 25B, 25C und 25D zeigen das Strukturieren einer BARC-Schicht, so dass Merkmale in der BARC-Schicht definiert werden.
  • 26A, 26B und 26C zeigen das Strukturieren eines zweiten Gatebereichs, wobei Merkmale einer BARC-Schicht als Maske bei dem Strukturieren verwendet werden.
  • 27A, 27B, 27C und 27D zeigen Schritte, die beim Strukturieren eines zweiten leitenden (MO-)Bereichs einer zweiten Transistorstruktur eingesetzt werden.
  • 28A, 28B, 28C und 28D zeigen das Strukturieren einer BARC-Schicht, so dass Merkmale in der BARC-Schicht definiert werden.
  • 29A, 29B und 29C zeigen das Strukturieren eines zweiten leitenden MO-Bereichs, wobei Merkmale einer BARC-Schicht als Maske bei dem Strukturieren verwendet werden.
  • 30A, 30B und 30C zeigen eine Halbleitervorrichtungsstruktur mit einer leitenden Schicht M1, die über einer zweiten Vorrichtungsschicht definiert ist.
  • 31 zeigt ein Flussdiagramm, das ein Beispielverfahren zur Herstellung einer Halbleitervorrichtungsstruktur illustriert.
  • DETAILLIERTE BESCHREIBUNG
  • 1 zeigt ein beispielhaftes Schema einer Mehrschicht-Halbleitervorrichtungsstruktur 100. Wie in 1 gezeigt ist, kann die Halbleitervorrichtungsstruktur 100 mehrere Vorrichtungsschichten umfassen, die beispielsweise eine erste Vorrichtungsschicht 102, eine zweite Vorrichtungsschicht 104 und eine Grenzschicht 103 umfassen, die die erste und die zweite Vorrichtungsschicht 102, 104 trennt. Innerhalb jeder der Vorrichtungsschichten kann eine oder mehrere Halbleitervorrichtungen ausgebildet werden (z. B. planare MOSFETs, FinFETs, BJTs, Dioden, Kondensatoren etc.). Die Verwendung von mehreren Transistoren, die in verschiedenen Schichten einer vertikalen Stapelstruktur hergestellt werden, kann dazu dienen, n-MOSFET-Technologie und p-MOSFET-Technologie mit verschiedenen Kanalmaterialien zu integrieren. Obwohl es beispielsweise schwierig sein kann, die n-MOSFET-Technologie (z. B. unter Verwendung von GaAs-Kanalmaterial, einem Gruppe-III-V-Halbleitermaterial) und die p-MOSFET-Technologie (z. B. unter Verwendung von Ge-Kanalmaterial, einem Gruppe-IV-Halbleitermaterial) in dem gleichen Substrat oder der gleichen Vorrichtungsschicht zu integrieren, können solche Technologien integriert werden, indem die verschiedenen Transistortypen einzeln in verschiedenen Schichten einer vertikalen Stapelstruktur hergestellt werden. In dem Beispiel von 1 wird die erste Vorrichtungsschicht 102 im Wesentlichen über einem Substrat 105 ausgebildet. Das Substrat 105 kann ein Volumensiliziumsubstrat (engl. „bulk silicon substrate”) oder ein Halbleiter-auf-Isolator-(SOI, z. B. Silizium-auf-Isolator)-Substrat sein. Die Grenzschicht 103 kann eine dielektrische Schicht sein (z. B. ILD-Oxid), die im Wesentlichen über der ersten Vorrichtungsschicht 102 ausgebildet wird, und kann auch als Haftschicht oder andere Art von Pufferschicht dienen, die die erste Vorrichtungsschicht 102 und die zweite Vorrichtungsschicht 104 vertikal verbindet. Darüber hinaus kann die Grenzschicht 103 als Medium verwendet werden, um die zweite Vorrichtungsschicht 104 mit der ersten Vorrichtungsschicht 102 zu verbinden. Die Grenzschicht 103 (im Allgemeinen ein Oxid enthaltendes Material) stellt auch eine Isolation zwischen der zweiten Vorrichtungsschicht 104 und der ersten Vorrichtungsschicht 102 bereit.
  • Transistoren 106 und 108 können in der ersten und der zweiten Vorrichtungsschicht 102 bzw. 104 hergestellt werden. Der Transistor 106 kann eine Gate-Elektroden-Struktur 118, eine Source-Elektroden-Struktur 120 und eine Drain-Elektroden-Struktur 122 umfassen, wie in 1 gezeigt ist. Der Transistor 108 kann analog eine Gate-Elektroden-Struktur 124, eine Source-Elektroden-Struktur 126 und eine Drain-Elektroden-Struktur 128 umfassen. In sowohl dem Transistor 106 als auch dem Transistor 108 können die Source- und Drainbereiche zusammen einen aktiven Bereich des Transistors oder einen Abschnitt des aktiven Bereichs des Transistors bilden. Der aktive Bereich jedes der beiden Transistoren 106, 108 kann auch als „OD”-Bereich (z. B. Gate-Oxidationsbereich, Source/Drain-Diffusionsbereich) bezeichnet werden. Die Source- und Drain-Elektroden 120, 122, 126, 128 der Transistoren 106, 108 können leitenden Bereiche umfassen, die als „M0”-Bereiche (d. h. die 0. Metallschicht, um den Source/Drain-Bereich des Transistors zu verbinden) bezeichnet werden, wie in 1 gezeigt ist. Die M0-Bereiche können polykristallines Silizium, verschiedene Metalle (z. B. Al, W, Cu) oder andere leitenden Materialien umfassen.
  • Leitende Schichten 110 (z. B. eine erstes Gate) und 112 (z. B. ein zweites Gate) können so konfiguriert sein, dass sie die Gate-Elektroden-Struktur 118 bzw. 124 elektrisch verbinden. Analog können die leitenden Schichten 114 (z. B. die erste M0-Schicht) und 116 (z. B. die zweite MO-Schicht) so konfiguriert sein, dass sie mit den Source/Drain-Elektroden-Strukturen der Transistoren 106 bzw. 108 verbunden sind. Zusätzlich können Verbindungsstrukturen zwischen den Ebenen so konstruiert werden, dass sie verschiedene leitende Schichten oder Elektroden-Strukturen der ersten Vorrichtungsschicht 102 und der zweiten Vorrichtungsschicht 104 verbinden. Somit können verschiedene Verbindungsstrukturen so verwendet werden, dass sie Bereiche in einer einzelnen Vorrichtungsschicht elektrisch verbinden und auch dass sie Bereiche elektrisch verbinden, die in unterschiedlichen Schichten 102, 104 der Struktur 100 liegen.
  • Beim Definieren der Verbindungsstrukturen zwischen den Ebenen, um die Bereiche zu verbinden, die in unterschiedlichen Schichten 102, 104 der Struktur 100 liegen, können verschiedene Merkmale der Schichten 102, 104 präzise an einander ausgerichtet werden. Wenn beispielsweise die Gate-Elektroden-Struktur 118 der ersten Vorrichtungsschicht 102 mit der Gate-Elektroden-Struktur 124 der zweiten Vorrichtungsschicht 104 (z. B. durch ein elektrisches Via (Kontaktloch)) verbunden werden soll, kann die Gate-Elektroden-Struktur 124 der zweiten Vorrichtungsschicht 104 direkt über der Gate-Elektroden-Struktur 118 der ersten Vorrichtungsschicht 102 angeordnet werden, so dass die Elektroden-Strukturen 118, 124 an einander ausgerichtet sind. Eine solche Ausrichtung zwischen den Merkmalen 118, 124 der verschiedenen Schichten 102, 104 kann jedoch durch die Grenzschicht 103 und das zweite Kanalmaterial schwierig gemacht werden. Die Grenzschicht 103 kann eine Dicke und ein Material aufweisen, so dass die Grenzschicht 103 opak ist. Zusätzlich können verschiedene zweite Kanalmaterial-Schichten verwendet werden, wie etwa Ge, SiGe, GaAs und InGaAs. Die optischen Eigenschaften dieser verschiedenen Materialien können sich von herkömmlichem Siliziummaterial unterscheiden und können auch gegenüber dem Lithographie-Ausrichtungssystem opak sein. Aufgrund der opaken Eigenschaften dieser Schichten kann eine präzise Ausrichtung zwischen den Merkmalen der ersten Vorrichtungsschicht 102 und der zweiten Vorrichtungsschicht 104 schwierig sein. Um die opaken Eigenschaften der Grenzschicht 103 und des zweiten Kanalmaterials zu berücksichtigen, beschreiben die 2A–31 Strukturen und Verfahren, die für eine Lithographie-Ausrichtung zwischen der ersten und der zweiten Schicht 102, 104 verwendet werden, wenn die Mehrschicht-Halbleitervorrichtungsstruktur 100 hergestellt wird.
  • Eine erste beispielhafte Struktur und Verfahren für eine Lithographie-Ausrichtung zwischen einer ersten und einer zweiten Schicht einer Mehrschicht-Halbleitervorrichtungsstruktur sind in den 2A–15C gezeigt. Die 2A, 2B und 2C zeigen ein Layout (oder Masken) eines Hauptschaltkreises (z. B. eines logischen Inverters in dieser Ausführungsform) und eine Menge von überlappenden Boxen zum Ausführen einer Lithographie-Ausrichtungsprüfung. Wie in 2C gezeigt ist, umfasst der logische Hauptschaltkreis eine Vorrichtung, die durch verschiedene Merkmale einer ersten Schicht und einer zweiten Schicht einer Mehrschicht-Halbleitervorrichtung definiert ist, wobei die Merkmale der ersten und der zweiten Schicht mittels einer ersten und einer zweiten überlappenden Box (d. h. „überlappende Box zwischen 2. OD und 1. OD” und „überlappende Box zwischen 2. OD und 1. Gate”) ausgerichtet werden.
  • In den 2A–2C wird das Layout/die Maske verwendet, um verschiedene Abschnitte der Mehrschichtstruktur zu definieren, und umfasst Merkmale, um eine 1. OD 202, ein 1. Gate 204, eine 1. M0 206, eine 2. OD 208, ein 2. Gate 210, eine 2. M0 212, ein Via zwischen dem 1. Gate und dem 2. Gate 214, ein Via zwischen der 1. M0 und der 2. M0 216, ein Via zwischen der M1 und anderen Schichten 218, eine M1 220 und einen offenen Bereich für die überlappende Box 222 zu definieren. Das Layout/die Maske für die erste Menge von zugehörigen Schichten ist in 2A gezeigt und das Layout/die Maske für die zweite Menge von zugehörigen Schichten ist in 2B gezeigt. Aus den 2A und 2B kann man ersehen, dass die Layout-/Maskenabschnitte der 1. OD 202, des 1. Gates 204 und der 2. OD 208 jeweils einige Strukturen in dem logischen Hauptschaltkreis (z. B. wie in den Abschnitten ganz links der 2A und 2B gezeigt ist) und einige Strukturen in der überlappenden Box (z. B. wie in den Abschnitten ganz rechts der 2A und 2B gezeigt ist) umfassen. In 2C werden die erste und die zweite Menge von zugehörigen Schichten so kombiniert, dass ein Gesamt-Layout/eine Gesamt-Maske für den Hauptschaltkreis und die überlappenden Boxen ausgebildet werden. Um Missverständnisse zu vermeiden, werden bei der Darstellung der Maske/des Layouts des Hauptschaltkreises in 2C nur zusätzliche Schichten, die in 2C hinzugefügt wurden (z. B. diejenigen Schichten, die nicht in der Maske/dem Layout des Hauptschaltkreises der 2A und 2B gezeigt sind), mit Bezugszeichen bezeichnet (z. B. den Nummern 216, 218, 220). Die zusätzlichen Schichten, die in der Maske/dem Layout des Hauptschaltkreises in 2C hinzugefügt wurden, umfassen die M1-Merkmale 220 und die Vias 216, 218.
  • Wie oben mit Bezug auf 1 beschrieben wurde, kann die erste Schicht der Mehrschicht-Halbleitervorrichtung im Wesentlichen über einem Substrat ausgebildet werden und kann eine erste Halbleitervorrichtung (z. B. einen ersten Transistor) umfassen und die zweite Schicht der Mehrschicht-Halbleitervorrichtung kann eine zweite Halbleitervorrichtung (z. B. einen zweiten Transistor) umfassen. Die erste und die zweite Schicht können in vertikaler Richtung durch eine dielektrische Schicht (z. B. eine Grenzschicht, die ein haftendes Material umfasst) getrennt werden, die opak ist. Um Merkmale der ersten und der zweiten Schicht an einander auszurichten, kann ein Öffnungsbereich 222 definiert werden. Der Öffnungsbereich 222 kann es beispielsweise ermöglichen, dass Merkmale (z. B. Ausrichtungsstrukturen) der ersten Schicht während des Strukturierens der zweiten Schicht sichtbar sind.
  • Wie in der Maske/dem Layout der 2A, 2B und 2C gezeigt ist, kann eine erste überlappende Box eine Ausrichtung der Merkmale der 2. OD mit denen der 1. OD ermöglichen und eine zweite überlappende Box kann eine Ausrichtung der Merkmale der 2. OD an denen des 1. Gates ermöglichen. Die 1. OD und das 1. Gate können in der ersten Schicht strukturiert werden und die 2. OD kann in der zweiten Schicht strukturiert werden. Die erste Schicht, die im Wesentlichen über dem Substrat ausgebildet ist, kann den ersten Transistor umfassen, wobei der erste Transistor die 1. OD und das 1. Gate umfasst. Die zweite Schicht, die im Wesentlichen über der dielektrischen Schicht ausgebildet ist und die über der ersten Schicht angeordnet ist, kann den zweiten Transistor umfassen, wobei der zweite Transistor die 2. OD und das 2. Gate umfasst. Eine Ausrichtungsstruktur kann in der 1. OD und dem 1. Gate der ersten Schicht (z. B. mittels der Maske/dem Layout, die in 2A gezeigt ist) strukturiert werden. Der erste und der zweite Transistor können beispielsweise eine FinFET-Struktur, eine planare Struktur oder eine andere Struktur aufweisen. Der erste und der zweite Transistor können beispielsweise vom p-MOSFET-Typ, vom n-MOSFET-Typ oder von einem anderen Typ sein. Beim Strukturieren der Merkmale der zweiten Schicht kann die Ausrichtungsstruktur, die in der 1. OD und dem 1. Gate definiert ist, zur Lithographie-Ausrichtung verwendet werden. Ein Merkmal beispielsweise, das in der 2. OD der zweiten Schicht definiert ist, kann an der Ausrichtungsstruktur ausgerichtet werden, die in der 1. OD und dem 1. Gate strukturiert ist. Das Merkmal, das in der 2. OD definiert ist, kann beispielsweise mittels der Maske/des Layouts strukturiert werden, die in 2B gezeigt ist. Wie oben bemerkt wurde, können die rechteckigen oder quadratischen Merkmale, die in der 1. OD und dem 1. Gate definiert sind, während des Strukturierens der zweiten Vorrichtungsschicht aufgrund des Öffnungsbereichs 222, der in der Maske/dem Layout umfasst ist, sichtbar sein.
  • Die überlappenden Boxen implementieren eine Box-in-Box-Ausrichtstruktur (engl. „registration pattern”) zur Ausrichtung der ersten und der zweiten Schicht der Mehrtransistorschicht-Halbleiterstruktur, aber verschiedene andere Designs und Strukturen für Ausrichtungsmarkierungen können verwendet werden. Die Box-in-Box-Strukturen können Abmessungen im Mikrometer-Bereich (z. B. Abmessungen, die ungefähr gleich 20 μm sind) haben. Ähnlich können Abmessungen des Öffnungsbereichs 222 im Mikrometer-Bereich liegen. Im Gegensatz dazu können die Merkmale der ersten und der zweiten Schicht in dem logischen Hauptschaltkreis in der Mehrtransistorschicht-Struktur kleinere Merkmale aufweisen mit Abmessungen im Nanometer-Bereich (z. B. kann ein Überlappungsrand zwischen den Schichten etwa 10 nm oder weniger betragen). Der logische Hauptschaltkreis kann beispielsweise eine Standard-Inverterzelle mit Abmessungen im Bereich von weniger als 200 nm umfassen. Der logische Hauptschaltkreis kann beispielsweise auch ein logisches Gate oder eine logische Vorrichtung, eine statische RAM-(SRAM)-Zelle oder SRAM-basierte Vorrichtung oder eine passive Vorrichtung (z. B. ein Bipolartransistor, eine Diode oder ein Kondensator) sein. Es versteht sich also, dass die überlappenden Boxen und die Merkmale des logischen Hauptschaltkreises in den Beispielen der 2A, 2B und 2C nicht im Maßstab gezeichnet sind (d. h., dass die Abmessungen des logischen Hauptschaltkreises ungeführ eine Größenordnung kleiner sind als diejenigen der überlappenden Boxen, obwohl sie in den 2A, 2B und 2C ähnliche Größen aufweisen).
  • Der logische Hauptschaltkreis kann durch verschiedene Bereiche der ersten Schicht (z. B. die 1. OD, das 1. Gate, die 1. M0) und verschiedene Bereiche der zweiten Schicht (z. B. die 2. OD, das 2. Gate, die 2. M0) gebildet werden, die durch verschiedene elektrische Verbindungsstrukturen in der Ebene und Vias zwischen den Ebenen 216, 218 elektrisch verbunden sind. Wie oben mit Bezug auf 1 beschrieben ist, können verschiedene Merkmale der ersten und der zweiten Schicht an einander ausgerichtet sein. Die Ausrichtung kann es ermöglichen, dass die Vias zwischen den Ebenen zwischen verschiedenen Bereichen der unterschiedlichen Schichten elektrische Verbindungen richtig herstellen. In 2 können, indem die Merkmale in der ersten und der zweiten überlappenden Box ausgerichtet sind, die Merkmale des logischen Hauptschaltkreises richtig ausgerichtet werden.
  • 3 zeigt ein Flussdiagramm 300, das eine beispielhafte Verfahrenssequenz zeigt, die eine Lithographie-Ausrichtung zwischen der ersten und der zweiten Transistorschicht der Mehrschicht-Halbleitervorrichtung ermöglicht. Das Beispielverfahren des Flussdiagramms 300 kann beispielsweise verwendet werden, um die Box-in-Box-Ausrichtstrukturen der 2A, 2B und 2C so zu implementieren, dass die verschiedenen Schichten der Mehrschicht-Halbleitervorrichtung ausgerichtet werden. Bei 302 dient ein Volumensiliziumsubstrat oder Silizium-auf-Isolator-(SOI)-Substrat als Startpunkt für die Mehrschicht-Halbleitervorrichtung. Bei 304 wird ein Transistor im Wesentlichen über dem Substrat hergestellt. Die Herstellung des ersten Transistors kann eine Anzahl von Schritten umfassen, wie in 3 gezeigt ist. Das Substrat kann beispielsweise strukturiert werden, um einen ersten OD-Bereich (d. h. einen ersten aktiven Bereich) fair den ersten Transistor zu definieren. Der erste OD-Bereich kann weiter eine erste Ausrichtungsstruktur umfassen, die beispielsweise eine rechteckige oder quadratische Box sein kann (z. B. kann eine Vertiefung in dem Substrat ausgebildet werden). Die erste Ausrichtungsstruktur, die in dem ersten OD-Bereich strukturiert wird, kann in einem Lithographie-Ausrichtungsverfahren während des Strukturierens einer darüber liegenden Schicht (z. B. einer zweiten Transistorschicht) verwendet werden.
  • Als Teil des Definierens des ersten OD-Bereichs kann der Bereich des Substrats, der strukturiert wird, um als OD-Bereich zu dienen, dotiert werden, um den Leitfähigkeitstyp (z. B. n-Typ oder p-Typ) des ersten Transistors zu definieren. Die Dotierung kann beispielsweise mittels eines Ionen-Implantationsverfahrens oder Ähnlichem ausgeführt werden. Die Materialien, die in dem Dotierungsverfahren verwendet werden, können den Leitfähigkeitstyp definieren. Wenn der erste Transistor beispielsweise als n-MOSFET arbeiten soll, kann Arsen oder Phosphor als Dotierungsmittel verwendet werden, und wenn der erste Transistor als p-MOSFET arbeiten soll, kann Bor als Dotierungsmittel verwendet werden. Nach dem Dotieren des ersten OD-Bereichs wird ein Gatematerial (z. B. Polysilizium, Wolfram, Aluminium) im Wesentlichen über dem ersten OD-Bereich bereitgestellt und so strukturiert, dass ein erster Gatebereich zu definiert wird. Das erste Gatematerial kann auch zur gleichen Zeit so strukturiert werden, dass eine zweite Ausrichtungsstruktur definiert wird, die beispielsweise eine rechteckige oder quadratische Box sein kann. Wie die erste Ausrichtungsstruktur kann die zweite Ausrichtungsstruktur, die in dem ersten Gatebereich strukturiert wird, in einem Lithographie-Ausrichtungsverfahren während des Strukturierens einer darüber liegenden Schicht (z. B. einer zweiten Transistorschicht) verwendet werden.
  • Nitridmaterial kann so abgelagert und geätzt werden, dass der Abstandhalter ausgebildet wird und die Seitenwände der Strukturen (z. B. der Gatestapel-Strukturen) des ersten Gatebereichs bedeckt werden. Eine dielektrische Zwischenschicht (ILD0) kann als nächstes im Wesentlichen über der Struktur abgelagert und mittels eines chemisch-mechanischen Polierverfahrens (CMP) planarisiert werden. Daraufhin kann Photolithographie und Ätzen eines Kontaktgrabens mittels einer M0-Maske ausgeführt werden und der Kontaktgraben kann mit einem leitenden M0-Material (z. B. W, Cu) gefüllt werden, wobei das leitende M0-Material verwendet werden kann, um Source- und Drain-Elektroden-Strukturen auszubilden. Ein weiteres Planarisieren (z. B. durch ein CMP-Verfahren) kann ausgeführt werden und die planarisierte Oberfläche kann Abschnitte der ILD0-Schicht, der leitenden M0-Schicht, des Nitrid-Abstandhaltermaterials und des ersten Gatebereichs umfassen. Bei 306 können eine Grenzschicht und eine zweite Schicht aus Kanalmaterial mit der planarisierten Oberfläche verbunden werden. Die Grenzschicht, die im Wesentlichen über der planarisierten Oberfläche verbunden wird, kann ein Haftmaterial (z. B. ILD0-Oxid) umfassen und kann als Pufferschicht zwischen dem ersten Transistor und einem zweiten Transistor dienen, der über dem ersten Transistor hergestellt wird. Die zweite Schicht aus Kanalmaterial kann einen Abschnitt des zweiten Transistors bilden, wobei zusätzliche Merkmale über der zweiten Schicht aus Kanalmaterial so hergestellt werden, dass verschiedene Bereiche (z. B. Drain, Gate, Source etc.) des zweiten Transistors ausgebildet werden.
  • Bei 308 kann die Grenzschicht so strukturiert werden, dass eine Öffnung oder Öffnungen im Wesentlichen über der ersten Ausrichtungsstruktur definiert werden. Wie oben beschrieben, können die erste und die zweite Ausrichtungsstruktur in dem ersten OD-Bereich bzw. dem ersten Gatebereich des ersten Transistors hergestellt werden, der unter der Grenzschicht liegt. Die zweite Schicht aus Kanalmaterial kann auch in einer Weise strukturiert werden, die der ersten Schicht aus Kanalmaterial (d. h. der ersten OD-Schicht) ähnelt, so dass die strukturierte zweite Schicht aus Kanalmaterial auch eine überlappende Box-Struktur über der ersten und der zweiten Ausrichtungsstruktur umfasst. Die Öffnungen, die in der Grenzschicht und dem zweiten Kanalmaterial ausgebildet werden, können es ermöglichen, dass die erste und die zweite Ausrichtungsstruktur während der Herstellung des zweiten Transistors sichtbar sind, wie unten beschrieben ist. Bei 310 können die Öffnungen in der Grenzschicht und der zweiten Schicht aus Kanalmaterial mit einem transparenten oder semi-transparenten Material (z. B. einem ILD0-Oxidmaterial einer dielektrischen Zwischenschicht) gefüllt werden, und eine zweite planarisierte Oberfläche kann daraufhin mittels CMP ausgebildet werden. Die zweite planarisierte Oberfläche kann Abschnitte des transparenten oder semi-transparenten Materials umfassen, das verwendet wird, um die Öffnungen zu füllen, und Abschitte der zweiten Schicht aus Kanalmaterial, die über der Grenzschicht abgelagert wurde.
  • Bei 312 wird ein zweiter Transistor im Wesentlichen über der zweiten planarisierten Oberfläche hergestellt. Der zweite Transistor kann mittels einer Maskenschicht strukturiert werden, wobei die Maskenschicht Strukturen umfasst, die an der ersten und der zweiten Ausrichtungsstruktur ausgerichtet sind, die in dem ersten Transistor ausgebildet wurde. In dem Beispiel von 3 wird die zweite Transistorschicht so strukturiert, dass ein zweiter OD-Bereich definiert wird, der ein erstes Merkmal und ein zweites Merkmal umfasst. Das erste Merkmal des zweiten OD-Bereichs kann an der ersten Ausrichtungsstruktur des ersten OD-Bereichs ausgerichtet sein, und das zweite Merkmal des zweiten OD-Bereichs kann an der zweiten Ausrichtungsstruktur des ersten Gatebereichs ausgerichtet sein. Zusätzliche Schritte können bei der Herstellung des zweiten Transistors eingesetzt werden, einschließlich beispielsweise des Ausbildens eines zweiten Gatebereichs für den zweiten Transistor.
  • Die Schritte des Flussdiagramms 300 werden detaillierter mit Bezug auf die 4A–15C beschrieben. Die 4A, 4B und 4C zeigen ein Volumensiliziumsubstrat 402, das als Startpunkt in dem Herstellungsverfahren einer Mehrschicht-Halbleiterstruktur verwendet wird. In 4A ist ein Querschnitt 404 durch das Volumensiliziumsubstrat 402 gezeigt, und in 4C zeigt eine Schnittansicht die Struktur entlang des Schnitts 404. Der Querschnitt 404 kann beispielsweise entlang eines „Grates” (oder einer Finne) der Mehrschicht-Halbleiterstruktur definiert sein (z. B. wenn die Mehrschicht-Halbleiterstruktur ein FinFET ist, kann der Querschnitt 404 entlang des leitenden Kanals der Struktur aufgenommen sein, der von einem dünnen Silizium-„Grat” umgeben ist). 4B zeigt eine Draufsicht des Siliziumsubstrats 402 (d. h. mit der „z”-Achse des Siliziumsubstrats 402 rechtwinklig zu der Papierebene).
  • Die 5A, 5B und 5C zeigen Strukturen 502, 504, die in ein Substrat 506 geätzt sind. Wie unten detaillierter beschrieben ist, können die Strukturen 502, 504 Abschnitte eines ersten OD-Bereichs (d. h. eines ersten aktiven Bereichs) eines ersten Transistors umfassen, der in einer Mehrschicht-Halbleiterstruktur definiert ist.
  • Die 6A, 6B und 6C zeigen Abschnitte 602, 604, 606 eines ersten OD-Bereichs (d. h. eines ersten aktiven Bereichs) eines ersten Transistors in einer Mehrschicht-Halbleiterstruktur. Die Abschnitte 602, 604, 606 des ersten OD-Bereichs können Bereiche eines Volumensubstrats 610 umfassen, die dotiert wurden, um den Leitfähigkeitstyp (z. B. p-Typ oder n-Typ) des ersten Transistors zu definieren. In einem Beispiel werden die Abschnitte 602, 604, 606 des ersten OD-Bereichs durch ein Ionen-Implantationsverfahren dotiert, wobei ein n-Dotierungsmittel in das zweite Kanalmaterial so eingeführt wird, dass der n-Wannenbereich ausgebildet wird. Der Abschnitt 602 kann beispielsweise verwendet werden, um Source/Drain- und Gatebereiche des ersten Transistors zu definieren, die in dem ersten OD-Bereich ausgebildet werden. Der Abschnitt 604 kann eine erste Ausrichtungsstruktur in einer rechteckigen oder quadratischen Form definieren, die beim Ausrichten von Merkmalen von Schichten verwendet wird, die über dem ersten OD-Bereich abgelagert werden (z. B. Schichten, in denen ein zweiter Transistor definiert ist). Der Abschnitt 606 kann einen Kanal des ersten OD-Bereichs definieren. Ein isolierendes Oxid 608 kann im Wesentlichen über der Struktur abgelagert werden, so dass nur obere Abschnitte des ersten OD-Bereichs in einer Oberfläche des isolierenden Oxids 608 vorhanden sind.
  • Die 7A, 7B und 7C zeigen Abschnitte 702, 704 eines ersten Gatebereichs eines ersten Transistors in einer Mehrschicht-Halbleiterstruktur. Die Abschnitte 702, 704 des ersten Gatebereichs können Polysilizium, Wolfram, Aluminium oder andere leitende Materialien umfassen. Der Abschnitt 702 kann Gatestapel umfassen, die im Wesentlichen über Abschnitten 710 eines ersten OD-Bereichs abgelagert werden, wie in 7 gezeigt ist. Die Gatestapel des Abschnitts 702 können eine Zwischenschicht (IL) und eine high-k-(HK)-dielektrische Schicht 708 umfassen, über der Polysilizium, Wolfram, Aluminium oder ein anderes Material abgelagert wird, das den ersten Gatebereich bildet. Der Abschnitt 704 kann eine zweite Ausrichtungsstruktur in einer rechteckigen oder quadratischen Form definieren, die beim Ausrichten von Merkmalen von Schichten verwendet wird, die im Wesentlichen über dem ersten Transistor abgelagert werden (z. B. Schichten, in denen ein zweiter Transistor definiert wird). Wie in 7 gezeigt ist, kann die Mehrschicht-Halbleiterstruktur zwei Ausrichtungsstrukturen 704, 706 umfassen, die in dem ersten Transistor definiert sind, wobei die erste Ausrichtungsstruktur 706 ausgebildet wird, indem das erste OD-Material zur gleichen Zeit strukturiert und geätzt wird, in der der erste OD-Bereich des ersten Transistors (in dem Hauptschaltkreis) strukturiert wird, und die zweite Ausrichtungsstruktur 704 zur gleichen Zeit definiert wird, in der der erste Gatebereich des ersten Transistors (in dem Hauptschaltkreis) definiert wird, indem das erste Gatematerial strukturiert und geätzt wird.
  • Die 8A, 8B und 8C zeigen ein Abstandhaltermaterial 802, das so abgelagert und geätzt wird, dass die Seitenwände der Gatestapel eines ersten Gatebereichs ausgebildet werden. Das Abstandhaltermaterial 802, das üblicherweise aus einem Nitrid (z. B. Siliziumnitrid), einem Oxid oder einer Kombination daraus besteht, kann verwendet werden, um die Intaktheit der Gatestapel oder anderer Abschnitte der Halbleiterstruktur während des Herstellungsverfahrens zu erhalten (z. B. um Wechselwirkungen mit aggressiven Chemikalien zu verringern, die in der weiteren Verarbeitung verwendet werden können).
  • Die 9A, 9B und 9C zeigen eine erste leitende M0-Schicht 902 eines ersten Transistors in einer Mehrschicht-Halbleiterstruktur. Die erste leitende M0-Schicht 902 kann ein Kontaktmaterial oder ein Elektrodenmaterial sein, das beispielsweise verwendet wird, um eine Spannung oder einen Strom an einen Source-Bereich oder einen Drain-Bereich des ersten Transistors anzulegen. Eine dielektrische Zwischenschicht ILD0 904 wird im Wesentlichen über der Struktur abgelagert und die Struktur kann danach so planarisiert werden (z. B. durch ein CMP-Verfahren), dass eine planarisierte Oberfläche ausgebildet wird (z. B. wie in der Schnittansicht der 9C gezeigt ist). Das ILD0-Oxid der dielektrischen Zwischenschicht 904 (z. B. BSG, PSG, BPSG und Oxid durch fließfähiges CVD) kann für das Überlappungs-Messsystem transparent oder teilweise transparent sein (das Messsystem umfasst z. B. eine Strahlungsquelle, die eine Wellenlänge im Bereich von etwa 157 nm bis 740 nm aufweist), so dass eine Ausrichtungsstruktur 906 eines ersten OD-Bereichs des ersten Transistors durch die dielektrische Zwischenschicht ILD0 904 durch das Überlappungs-Messsystem sichtbar oder erfassbar sein kann.
  • Die 10A, 10B und 10C zeigen eine zweite Schicht aus Kanalmaterial 1002 und eine dielektrische Schicht 1004, die im Wesentlichen über einer planaren Oberfläche einer ersten Transistorschicht angeordnet sind. Die zweite Schicht aus Kanalmaterial 1002 und die dielektrische Schicht 1004 können so abgelagert werden, dass sie flach sind und im Wesentlichen keine topographischen Merkmale aufweisen. Weiter können, aufgrund der Schichtdicke und -materialien, die in der zweiten Schicht aus Kanalmaterial 1002 und der dielektrischen Schicht 1004 verwendet werden, die Schichten 1002, 1004 opak sein, so dass die Ausrichtungsstrukturen, die unter den Schichten 1002, 1004 liegen, nicht sichtbar sein brauchen (wie z. B. in der Draufsicht der 10B gezeigt ist). Die zweite Schicht aus Kanalmaterial 1002 kann verwendet werden, um einen Kanal eines zweiten Transistors zu definieren, wobei der zweite Transistor über der planaren Oberfläche der ersten Transistorschicht hergestellt wird, wie unten detaillierter beschrieben ist. Die zweite Schicht aus Kanalmaterial 1002 kann beispielsweise aus Silizium, Germanium, Galliumarsenid, Siliziumkarbid, Graphit oder einem anderen Material bestehen. Die dielektrische Schicht 1004 kann eine Haftschicht sein, die beispielsweise aus Aluminiumoxid (d. h. Al2O3), Siliziumdioxid (d. h. SiO2) oder Hafniumoxid (d. h. HfO2) besteht. Die dielektrische Schicht 1004 kann eine Grenzschicht umfassen, die verwendet wird, um die zweite Schicht aus Kanalmaterial 1002 des zweiten Transistors mit der planaren Oberfläche der ersten Transistorschicht zu verbinden.
  • Die 11A, 11B und 11C zeigen das Strukturieren einer zweiten Schicht aus Kanalmaterial 1108 und einer dielektrischen Schicht 1110, um eine Öffnung 1102 in den Schichten 1108, 1110 zu definieren. Die Öffnung, die in den Schichten 1108, 1110 definiert ist, kann so ausgerichtet sein, dass sie direkt über den Ausrichtungsstrukturen 1104, 1106 liegt, was es ermöglicht, dass die Ausrichtungsstrukturen 1104, 1106 durch die Öffnung 1102 während der Herstellung eines zweiten Transistors über den Schichten 1108, 1110 sichtbar ist. Die Ausrichtungsstruktur 1106, die in einem ersten Gatebereich eines ersten Transistors, der unter den Schichten 1108, 1110 liegt, definiert ist, wird freigelegt, wenn die Öffnung 1102 geätzt wird. Die Ausrichtungsstruktur 1104, die in einem ersten OD-Bereich des ersten Transistors definiert ist, wird unter einer teilweise transparenten dielektrischen Zwischenschicht ILD 1112 ausgebildet, so dass die Ausrichtungsstruktur 1104 auch durch die Öffnung 1102 sichtbar ist. Eine Maske, die beim Ätzen der Öffnung 1102 verwendet wird, kann Abmessungen im Bereich von mehreren Mikrometern aufweisen. In manchen Ausführungsformen kann die Ausrichtungsstruktur so designt sein, dass sie es ermöglicht, dass der Öffnungsbereich 1102 niedrige Ausrichtungsanforderungen aufweist (z. B. mehrere Mikrometer), wobei die Ausrichtungsanforderungen niedrig im Vergleich zu den Ausrichtungsanforderungen für die Merkmale in dem Hauptschaltkreis sind (z. B. weniger als zehn Nanometer).
  • Die 12A, 12B und 12C zeigen ein transparentes Material 1202, das verwendet wird, um eine Öffnung zu füllen, die in einer zweiten Schicht aus Kanalmaterial 1204 und einer dielektrischen Schicht 1206 definiert ist. Das transparente Material 1202, das verwendet wird, um die Öffnung zu füllen, kann beispielsweise ein Material einer dielektrischen Zwischenschicht ILD0 sein.
  • Die 13A, 13B, 13C und 13D zeigen Schritte, die bei dem Ausführen einer Ausrichtungsprüfung während des Strukturierens einer zweiten Transistorstruktur über einer darunter liegenden ersten Transistorstruktur verwendet werden, wobei Merkmale einer BARC-Schicht als Maske bei der Strukturierung verwendet werden. In 13A kann eine untere Antireflexbeschichtungs-(Bottom Anti-Reflective Coating, BARC)-Schicht 1304 auf einer planaren Oberfläche der Struktur abgelagert werden und eine Photoresistschicht 1302 kann im Wesentlichen über der BARC-Schicht 1304 abgelagert werden. Im Allgemeinen können die BARC-Schicht 1304 und die Photoresistschicht 1302 gegenüber dem Ausrichtungsmesssystem teilweise transparent sein, so dass ein erstes und ein zweites Ausrichtungsmerkmal 1310, 1312 sichtbar sein können, obwohl die Merkmale 1310, 1312 durch die Schichten 1302, 1304 bedeckt sind. Das erste Ausrichtungsmerkmal 1310 kann in dem ersten OD-Bereich der ersten Transistorstruktur definiert sein und das zweite Ausrichtungsmerkmal 1312 kann in einem ersten Gatebereich der ersten Transistorstruktur definiert sein. Die BARC-Schicht 1304 und die Photoresistschicht 1302 können bei der Strukturierung eines zweiten OD-Bereichs der zweiten Transistorstruktur verwendet werden.
  • In 13B wird die Photoresistschicht 1302 so strukturiert, dass Merkmale 1306 in der Photoresistschicht 1302 definiert werden. Das Strukturieren der Photoresistschicht 1302 kann das Belichten der Photoresistschicht 1302 mit einer ultravioletten Lichtquelle und das Entwickeln der Photoresistschicht 1302 mit einer Entwicklerlösung umfassen. Wie oben angemerkt, kann das Strukturieren der Photoresistschicht 1302 ausgeführt werden, um den zweiten OD-Bereich der zweiten Transistorstruktur zu strukturieren. Die Merkmale 1306 der Photoresistschicht 1302 dienen als Maskenschicht, wobei die Merkmale 1306 der Maskenschicht an der ersten und der zweiten Ausrichtungsstruktur 1310, 1312 ausgerichtet sind. Das Ausrichten der Merkmale 1306 in der Photoresistschicht 1302 ist in 13B gezeigt, wobei die Merkmale 1306 an der ersten Ausrichtungsstruktur 1310 des ersten OD-Bereichs ausgerichtet sind und wobei die Merkmale 1306 auch an der zweiten Ausrichtungsstruktur 1312 des ersten Gatebereichs ausgerichtet sind. Nach dem Entwickeln der Merkmale 1306 kann eine Ausrichtungsprüfung ausgeführt werden, um sicherzustellen, dass die Merkmale 1306 an der ersten und der zweiten Ausrichtungsstruktur 1310, 1312 richtig ausgerichtet sind. In 13C wird die BARC-Schicht 1304 so geätzt, dass Merkmale 1308 in der BARC-Schicht 1304 definiert werden, wobei die Merkmale 1306 der Photoresistschicht 1302 als Maske beim Ätzen verwendet werden. In 13D werden übrig gebliebene Abschnitte der Photoresistschicht 1302 entfernt. Des Weiteren kann, wenn ermittelt wurde, dass das Ergebnis der Ausrichtungsprüfung in 13B inakzeptabel ist, das Photoresist und die BARC entfernt werden und der Schritt von 13A kann erneut ausgeführt werden, bevor mit dem Schritt von 13C fortgefahren wird.
  • Die 14A, 14B und 14C zeigen das Strukturieren eines zweiten OD-Bereichs. Merkmale 1402, 1404, 1406 des zweiten OD-Bereichs werden definiert, indem eine zweite Schicht aus Kanalmaterial 1408, die über einer dielektrischen Schicht 1410 liegt, geätzt wird, wobei die zweite Schicht aus Kanalmaterial durch die Merkmale der BARC-Schicht maskiert wird. Die übrig gebliebenen Abschnitte der BARC-Schicht werden entfernt, nachdem die zweite Schicht aus Kanalmaterial 1408 geätzt wurde, wie in den 14A, 14B und 14C gezeigt ist. Das Merkmal 1402 kann beispielsweise verwendet werden, um Source/Drain- und Kanalbereiche des Transistors zu definieren, der den zweiten OD-Bereich umfasst. Die Merkmale 1404, 1406 können Strukturen des zweiten OD-Bereichs sein, die an der ersten und der zweiten Ausrichtungsstruktur der darunter liegenden ersten Transistorstruktur ausgerichtet sind. Die Merkmale 1404, 1406 des zweiten OD-Bereichs und die erste und die zweite Ausrichtungsstruktur der darunter liegenden ersten Transistorstruktur implementieren ein Box-in-Box-Ausrichtsystem, wobei die Merkmale 1404, 1406 kleinere Boxen definieren, die in den größeren Boxen der ersten und der zweiten Ausrichtungsstruktur ausgerichtet sind. Wie oben beschrieben, kann das Ausrichten der Merkmale 1404, 1406 an der ersten und der zweiten Ausrichtungsstruktur der darunter liegenden ersten Transistorstruktur dabei helfen, sicherzustellen, dass verschiedene Merkmale der unterschiedlichen Schichten der Mehrschichtstruktur richtig ausgerichtet sind.
  • Die 15A, 15B und 15C zeigen eine Halbleitervorrichtungsstruktur mit einer leitenden Schicht M1 1502, die über einer zweiten Vorrichtungsschicht 1506 definiert ist. In 15C kann die Schicht 1510 eine erste Vorrichtungsschicht umfassen, die im Wesentlichen über einem Substrat ausgebildet wird, und kann eine erste Halbleitervorrichtung (z. B. eine erste Transistorstruktur) umfassen. Die erste Halbleitervorrichtung, die in der ersten Vorrichtungsschicht 1510 definiert ist, umfasst eine erste und eine zweite Ausrichtungsstruktur (z. B. rechteckige oder quadratische Boxen, die beim Strukturieren von oberen Schichten der Mehrschichtstruktur verwendet werden), die in einem ersten OD-Bereich bzw. einem ersten Gatebereich der ersten Halbleitervorrichtung definiert sind. Die Schicht 1510 umfasst auch eine erste leitende M0-Schicht und eine teilweise transparente Schicht aus einem dielektrischen Zwischenschicht-Material ILD0, die die Merkmale der ersten Halbleitervorrichtung in der ersten Vorrichtungsschicht 1510 trennt. Die Schicht 1508 umfasst ein Dielektrikum (z. B. eine Haftschicht), die die erste Vorrichtungsschicht 1510 und die zweite Vorrichtungsschicht 1506 trennt. Die Schicht 1508 umfasst weiter ein transparentes Füllmaterial (z. B. ILD0-Oxidmaterial), das die Merkmale des Dielektrikums trennt.
  • In 15C kann die zweite Vorrichtungsschicht 1506 im Wesentlichen über dem Dielektrikum und dem transparenten Füllmaterial der Schicht 1508 ausgebildet werden und kann eine zweite Halbleitervorrichtung (z. B. eine zweite Transistorstruktur) umfassen. Die zweite Halbleitervorrichtung, die in der zweiten Vorrichtungsschicht 1506 definiert ist, kann einen zweiten OD-Bereich und einen zweiten Gatebereich umfassen, wobei der zweite OD-Bereich Merkmale umfasst, die an der ersten und der zweiten Ausrichtungsstruktur der ersten Vorrichtungsschicht 1510 ausgerichtet sind. Die Schicht 1506 umfasst auch eine zweite leitende M0-Schicht und eine teilweise transparente Schicht aus dielektrischem Zwischenschicht-Material ILD0, die die Merkmale der zweiten Halbleitervorrichtung in der zweiten Vorrichtungsschicht 1506 trennt. Die Schicht 1504 kann eine Schicht aus dielektrischem Zwischenschicht-Material ILD1 umfassen, auf der die leitende Schicht M1 1502 vorgesehen ist.
  • Eine zweite beispielhafte Struktur und ein Verfahren zur Lithographie-Ausrichtung zwischen einer ersten und einer zweiten Schicht einer Mehrschicht-Halbleitervorrichtungsstruktur sind in den 16A–30C gezeigt. Die 16A, 16B und 16C zeigen ein Layout (oder Masken) eines Hauptschaltkreises (z. B. eines logischen Inverters in dieser Ausführungsform) und zwei Mengen von überlappenden Boxen zum Ausführen einer Lithographie-Ausrichtungsprüfung. Wie in 16C gezeigt, umfasst der logische Hauptschaltkreis eine Vorrichtung, die durch verschiedene Merkmale einer ersten Schicht und einer zweiten Schicht einer Mehrschicht-Halbleitervorrichtung definiert ist, wobei die Merkmale der ersten und der zweiten Schicht mittels einer Menge A von überlappenden Boxen und einer Menge B von überlappenden Boxen ausgerichtet sind.
  • In den 16A–16C kann das Layout/die Maske verwendet werden, um verschiedene Teile der Mehrschichtstruktur zu definieren, einschließlich einer 1. OD 202, eines 1. Gates 204, einer 1. M0 206, einer 2. OD 208, eines 2. Gates 210, einer zweiten M0 212, eines Vias zwischen dem 1. Gate und dem 2. Gate 214, eines Vias zwischen dem 1. M0 und dem 2. M0 216, eines Vias zwischen der M1 und anderen Schichten 218, einer M1 220 und einem offenen Bereich für die überlappenden Boxen 222. Das Layout/die Maske für eine erste Menge von zugehörigen Schichten ist in 16A gezeigt und das Layout/die Maske für eine zweite Menge von zugehörigen Schichten ist in 16B gezeigt. Aus den 16A und 16B kann man ersehen, dass die Layout-/Maskenabschnitte für die 1. OD 202, das 1. Gates 204, die 2. OD 208, das 2. Gates 210 und die 2. M0 212 jeweils einige Strukturen in dem logischen Hauptschaltkreis (z. B. wie in den Abschnitten ganz links der 16A und 16B gezeigt ist) und einige Strukturen in der überlappenden Box (z. B. wie in den Abschnitten ganz rechts der 16A und 16B gezeigt ist) umfassen. In 16C sind die erste und die zweite Menge von zugehörigen Schichten kombiniert, um ein Gesamt-Layout/eine Gesamt-Maske des Hauptschaltkreises und der überlappenden Boxen zu bilden. Um Missverständnisse zu vermeiden sind bei der Abbildung der Maske/des Layouts des Hauptschaltkreises in 16C nur zusätzliche Schichten mit Bezugszeichen (z. B. den Nummern 216, 218, 220) gezeigt, die in 16C hinzugefügt wurden (z. B. diejenigen Schichten, die nicht in der Maske/dem Layout des Hauptschaltkreises der 16A und 16B gezeigt sind). Die zusätzlichen Schichten, die in der Maske/dem Layout des Hauptschaltkreises in 16C hinzugefügt wurden, können M1-Merkmale 220 und Vias 216, 218 umfassen.
  • Wie in 16C gezeigt, kann die Menge A von überlappenden Boxen verwendet werden, um belichteten und entwickelten Photoresist, der verwendet wird, um die 2. OD zu strukturieren, an den Schichten, die zu der ersten Vorrichtung gehören, wie etwa die 1. OD, das 1. Gate und die 1. M0, auszurichten. Das Photoresist (innere überlappende Box), das verwendet wird, um die 2. OD in der Menge A zu strukturieren, kann nach Vorgängen entfernt werden, die das Entfernen des Photoresist und das Strukturieren der 2. OD umfassen. Wie auch in 16C gezeigt ist, kann die Menge B von überlappenden Boxen verwendet werden, um belichtetes und entwickeltes Photoresist von anderen Schichten in der zweiten Vorrichtungsschicht, wie etwa Photoresist, das beim Strukturieren des 2. Gates und der 2. M0 verwendet wird, an den überlappenden Boxen, die in der 2. OD definiert sind, auszurichten. Im Vergleich zu der Ausführungsform, die oben mit Bezug auf die 2A–15C beschrieben ist, kann die Ausführungsform der 16A–16C die Ausrichtungsanforderungen des offenen Bereichs 222 weiter senken, indem ein gesamter Bereich für die Menge A von überlappenden Boxen geöffnet wird. Die Ausführungsform der 16A–16C kann i) zusätzliche Layoutfläche und ii) das Design der Menge B von überlappenden Boxen zur Herstellung der zweiten Vorrichtungsschicht erfordern (z. B. während die zusätzliche Layoutfläche und das Design der Menge B von überlappenden Boxen in der Ausführungsform der 2A–15C nicht erforderlich sind).
  • Wie oben mit Bezug auf 1 beschrieben ist, kann die erste Schicht der Mehrschicht-Halbleitervorrichtung im Wesentlichen über einem Substrat ausgebildet werden und kann eine erste Halbleitervorrichtung (z. B. einen ersten Transistor) umfassen und die zweite Schicht der Mehrschicht-Halbleitervorrichtung kann eine zweite Halbleitervorrichtung (z. B. einen zweiten Transistor) umfassen. Die erste und die zweite Schicht können in vertikaler Richtung durch eine dielektrische Schicht (z. B. eine Grenzschicht, die ein Haftmaterial umfasst) getrennt sein, die opak ist. Um Merkmale der ersten und der zweiten Schicht auszurichten, kann ein offener Bereich 222 definiert werden. Der offene Bereich 222 kann es beispielsweise ermöglichen, dass Merkmale (z. B. Ausrichtungsstrukturen) der ersten Schicht während des Strukturierens der zweiten Schicht sichtbar sind. Die Ausrichtungsstrukturen der ersten Schicht können durch die Menge A von überlappenden Boxen der Masken/des Layouts definiert sein, wie in den 16A, 16B und 16C gezeigt ist.
  • In dem Beispiel der 16A, 16B und 16C können zusätzliche Ausrichtungsstrukturen in der zweiten Schicht definiert sein und können verwendet werden, um Merkmale in der zweiten Schicht auszurichten. Die zusätzlichen Ausrichtungsstrukturen können durch die Menge B von überlappenden Boxen der Maske/des Layouts definiert sein, wie in den 16A, 16B und 16C gezeigt ist. Somit können die Ausrichtungsmerkmale, die durch die Menge A von überlappenden Boxen definiert sind, zum Ausrichten von Merkmalen der zweiten Schicht an Merkmalen der ersten Schicht verwendet werden. Im Gegensatz dazu können die Ausrichtungsstrukturen, die durch die Menge B von überlappenden Boxen definiert sind, zum Ausrichten von bestimmten Merkmalen der zweiten Schicht an anderen Merkmalen der zweiten Schicht verwendet werden.
  • Insbesondere kann die Menge A von überlappenden Boxen eine Ausrichtung zwischen dem Photoresist ermöglichen, das verwendet wird, um die 2. OD und verschiedene Schichten, die unter der 2. OD liegen (z. B. die 1. OD und das 1. Gate der ersten Schicht), zu definieren. Die Menge B von überlappenden Boxen kann eine Ausrichtung zwischen Merkmalen der 2. OD und verschiedenen Schichten ermöglichen, die über der 2. OD liegen (z. B. das 2. Gate, die 2. M0). Die Herstellung und Verwendung der Mengen A und B von überlappenden Boxen sind unten detaillierter beschrieben. Die 17–30C, die unten beschrieben sind, können beispielsweise Querschnitte von Strukturen umfassen, wobei die Querschnitte an der Schnittlinie A und der Schnittlinie B liegen, wie in 16C gezeigt ist.
  • 17 zeigt ein Flussdiagramm 1700, das eine beispielhafte Verfahrenssequenz zeigt, die eine Lithographie-Ausrichtung zwischen einer ersten und einer zweiten Transistorschicht einer Mehrschicht-Halbleitervorrichtung ermöglicht. Das Beispielverfahren des Flussdiagramms 1700 kann beispielsweise verwendet werden, um die Box-in-Box-Ausrichtstrukturen der 16A, 16B und 16C zum Ausrichten der verschiedenen Schichten der Mehrschicht-Halbleitervorrichtung zu implementieren. Bei 1702 dient ein Volumensiliziumsubstrat oder ein Silizium-auf-Isolator-(SOI)-Substrat als Startpunkt für die Mehrschicht-Halbleitervorrichtung.
  • Bei 1704 wird ein erster Transistor im Wesentlichen über dem Substrat hergestellt. Die Herstellung des ersten Transistors kann eine Anzahl von Schritten umfassen, wie in 17 gezeigt ist. Das Substrat kann beispielsweise strukturiert werden, um einen ersten OD-Bereich (d. h. einen ersten aktiven Bereich) für den ersten Transistor zu definieren. Der erste OD-Bereich kann weiter eine erste Ausrichtungsstruktur umfassen. Die erste Ausrichtungsstruktur, die in dem ersten OD-Bereich strukturiert ist, kann in einem Lithographie-Ausrichtungsverfahren während des Strukturierens einer darüber liegenden Schicht (z. B. einer zweiten Transistorschicht) verwendet werden. Der erste Transistor kann als ein Mehrgate-Transistor hergestellt werden (z. B. ein FinFET-Transistor, der ein nicht-planarer Doppel-Gate- oder Dreifach-Gate-Transistor ist), wobei ein leitender Kanal des Transistors von einem dünnen Silizium-„Grat” umgeben ist, der den Body der Vorrichtung bildet. Nach dem Ausbilden des Grates des Transistors kann ein isolierendes Oxid abgelagert werden und eine erste Gatestruktur kann im Wesentlichen über dem isolierenden Oxid und dem ersten OD-Bereich strukturiert werden. Die erste Gatestruktur kann eine zweite Ausrichtungsstruktur umfassen. Nitrid-Abstandhaltermaterial kann mittels einer Trockenätztechnik abgelagert und geätzt werden, um Seitenwände von Gatestapeln der ersten Gatestruktur auszubilden. Eine dielektrische Zwischenschicht ILD0 kann abgelagert durch ein chemisch-mechanisches Planarisier-(CMP)-Verfahren planarisiert werden. Daraufhin kann ein leitender M0-Bereich ausgebildet werden, indem das ILD0-Oxid strukturiert und geätzt wird und leitende Materialien über dem Source/Drain-Bereich des ersten OD-Bereichs gefüllt werden.
  • Bei 1706 werden eine Grenzschicht (z. B. eine Verbindungs-Schicht, die ein Haftmaterial umfasst, das als Pufferschicht dient, um das ILD0-Oxid der ersten Transistorschicht und das zweite Kanalmaterial zu verbinden) und eine zweite Schicht aus Kanalmaterial im Wesentlichen über dem ersten Transistor verbunden. Bei 1708 werden die Grenzschicht und die zweite Schicht aus Kanalmaterial so strukturiert, dass sie eine Öffnung aufweisen, die im Wesentlichen über der ersten und der zweiten Ausrichtungsstruktur liegt. Bei 1710 wird die Öffnung mit transparentem Material gefüllt (z. B. ILD0-Oxid-Zwischenschichtmaterial) und ein CMP-Verfahren wird verwendet, um die Struktur zu planarisieren. Bei 1712 wird ein zweiter Transistor im Wesentlichen über der planarisierten Struktur hergestellt.
  • Wie in 17 gezeigt, kann die Herstellung des zweiten Transistors eine Anzahl von Ausrichtungsschritten umfassen. Das Strukturieren des zweiten OD-Bereichs des zweiten Transistors kann beispielsweise das Ausführen einer Ausrichtungsprüfung zwischen einer Photoresist-Maskenschicht, die bei der Herstellung des zweiten OD-Bereichs verwendet wird, und einem Merkmal, das in einem Abschnitt des ersten Transistors definiert ist (z. B. einem Merkmal, das in dem ersten OD-Bereich, der ersten Gatestruktur oder einem ersten M0-Bereich des ersten Transistors definiert ist), umfassen. Das Strukturieren einer zweiten Gatestruktur des zweiten Transistors kann das Ausführen einer Ausrichtungsprüfung zwischen einer Photoresist-Maskenschicht, die bei der Herstellung des zweiten Gatebereichs verwendet wird, und einem ersten Merkmal des zweiten OD-Bereichs umfassen. Das Strukturieren eines zweiten M0-Bereichs des zweiten Transistors kann das Ausführen einer Ausrichtungsprüfung zwischen einer Photoresist-Maskenschicht, die bei der Herstellung des zweiten M0-Bereichs verwendet wird, und einen zweiten Merkmal des zweiten OD-Bereichs umfassen.
  • Die Schritte des Flussdiagramms 1700 sind detaillierter mit Bezug auf die 18A–30C beschrieben. Anfängliche Verfahrensschritte des zweiten Beispielverfahrens zur Lithographie-Ausrichtung, das mit Bezug auf die 16–30C beschrieben ist, ähneln im Wesentlichen denen des ersten Beispielverfahrens zur Lithographie-Ausrichtung, das oben beschrieben ist (z. B. die Verfahrensschritte, die in den 4A–9C gezeigt sind). Zum Vermeiden von Redundanzen kann auf die 4A–9C und die begleitende Beschreibung hier mit Bezug auf die anfänglichen Verfahrensschritte des zweiten beispielhaften Verfahrens Bezug genommen werden.
  • Die 18A, 18B und 18C zeigen eine zweite Schicht aus Kanalmaterial 1802 und eine dielektrische Schicht 1804, die im Wesentlichen über einer planaren Oberfläche einer ersten Transistorschicht abgelagert sind. Die zweite Schicht aus Kanalmaterial 1802 und die dielektrische Schicht 1804 können so abgelagert werden, dass sie flach sind und im Wesentlichen keine topographischen Merkmale aufweisen. Weiter können aufgrund der Schichtdicke und der Materialien, die in der zweiten Schicht aus Kanalmaterial 1802 und der dielektrischen Schicht 1804 verwendet werden, die Schichten 1802, 1804 opak sein (z. B. wie in der Draufsicht von 18B gezeigt ist). Die zweite Schicht aus Kanalmaterial 1802 kann verwendet werden, um einen Kanal eines zweiten Transistors zu definieren, wobei der zweite Transistor über der planaren Oberfläche der ersten Transistorschicht hergestellt wird. Die zweite Schicht aus Kanalmaterial 1802 kann beispielsweise aus Silizium, Germanium, Galliumarsenid, Siliziumkarbid, Graphit oder einem anderen Material bestehen. Die dielektrische Schicht 1804 kann eine Haftschicht sein, die beispielsweise aus Aluminiumoxid (d. h. Al2O3), Siliziumdioxid (d. h. SiO2) oder Hafniumoxid (d. h. HfO2) besteht. Die dielektrische Schicht 1804 kann eine Grenzschicht umfassen, die verwendet wird, um die zweite Schicht aus Kanalmaterial 1802 des zweiten Transistors mit der planaren Oberfläche der ersten Transistorschicht zu verbinden.
  • Die 19A, 19B und 19C zeigen das Strukturieren einer zweiten Schicht aus Kanalmaterial 1908 und einer dielektrischen Schicht 1910, um eine Öffnung 1902 in den Schichten 1908, 1910 zu definieren. Die Öffnung 1902, die in den Schichten 1908, 1910 definiert ist, wird direkt über den Ausrichtungsstrukturen 1904, 1906 angeordnet, was es ermöglicht, dass die Ausrichtungsstrukturen 1904, 1906 durch die Öffnung 1902 während der Herstellung eines zweiten Transistors über den Schichten 1908, 1910 sichtbar sind. Die Ausrichtungsstruktur 1906, die in einem ersten Gatebereich eines ersten Transistors unter den Schichten 1908, 1910 definiert ist, wird freigelegt, wenn die Öffnung 1902 geätzt wird. Die Ausrichtungsstruktur 1904, die in einem ersten OD-Bereich des ersten Transistors definiert ist, wird unter einer teilweise transparenten dielektrischen Zwischenschicht ILD0 1912 ausgebildet, so dass die Ausrichtungsstruktur 1904 auch durch die Öffnung 1902 sichtbar ist. Eine Maske, die beim Ätzen der Öffnung verwendet wird, kann Abmessungen im Bereich von mehreren Mikrometern bis mehreren Hundert Mikrometern umfassen.
  • Die 20A, 20B und 20C zeigen ein transparentes Material 2002, das verwendet wird, um eine Öffnung zu füllen, die in einer zweiten Schicht aus Kanalmaterial 2004 und einer dielektrischen Schicht 2006 definiert ist. Das transparente Material 2002, das für das Füllen der Öffnung verwendet wird, kann beispielsweise ein Material einer dielektrischen Zwischenschicht ILD0 sein.
  • Die 21A, 21B, 21C und 21D zeigen Schritte, die während des Ausführens einer Ausrichtungsprüfung während des Strukturierens einer zweiten Transistorstruktur über einer darunter liegenden ersten Transistorstruktur verwendet werden. Die 21A und 21B zeigen Aspekte einer Mehrschicht-Halbleitervorrichtungsstruktur in einem Querschnitt A (z. B. einem ersten Querschnitt in der Vorrichtungsstruktur) und die 21C und 21D zeigen Aspekte einer Mehrschicht-Halbleitervorrichtungsstruktur in einem Querschnitt B (z. B. einem zweiten Querschnitt in der Vorrichtungsstruktur). Die Querschnitte A und B sind aus anderen Perspektiven in den 23A, 26A, 29A und 30A gezeigt. In den 21A und 21C kann eine untere Antireflexbeschichtungs-(BARC)-Schicht 2104 auf einer planaren Oberfläche der Struktur abgelagert werden und eine Photoresistschicht 2102 kann im Wesentlichen über der BARC-Schicht 2104 abgelagert werden. Die BARC-Schicht 2104 und die Photoresistschicht 2102 können teilweise transparent sein, so dass eine erste und eine zweite Ausrichtungsstruktur 2119 sichtbar sein können, obwohl die Merkmale 2119 durch die Schichten 2102, 2104 bedeckt sind. Die Ausrichtungsstrukturen 2119 können in einem ersten OD-Bereich 2114 der ersten Transistorstruktur und einem ersten Gatebereich der ersten Transistorstruktur definiert sein. Die BARC-Schicht 2104 und die Photoresistschicht 2102 können beim Strukturieren eines zweiten OD-Bereichs 2106 der zweiten Transistorstruktur verwendet werden. Andere Schichten der Struktur umfassen ein transparentes Füllmaterial 2117 (z. B. ILD0-Oxid), eine dielektrische Schicht 2108 (z. B. eine Haftschicht), eine ILD0-Schicht 2110, eine Schicht aus isolierendem Oxid 2112 und ein Substrat 2116.
  • In den 21B und 21D kann die Photoresistschicht 2102 so strukturiert werden, dass Merkmale 2118 in der Photoresistschicht 2102 definiert werden. Das Strukturieren der Photoresistschicht 2102 kann die Belichtung der Photoresistschicht 2102 mit einer ultravioletten Lichtquelle und die Entwicklung der Photoresistschicht 2102 mittels einer Entwicklerlösung umfassen. Wie oben angemerkt, kann das Strukturieren der Photoresistschicht 2102 ausgeführt werden, um den zweiten OD-Bereich 2106 der zweiten Transistorstruktur zu strukturieren. Die Merkmale 2118 in der Photoresistschicht 2102 können als eine Maskenschicht dienen, wobei die Merkmale 2118 der Maskenschicht an den Ausrichtungsstrukturen 2119 ausgerichtet sind. Das Ausrichten der Merkmale 2118 in der Photoresistschicht 2102 ist in 21B gezeigt, wobei die Merkmale 2118 an der ersten Ausrichtungsstruktur des ersten OD-Bereichs 2114 ausgerichtet sind und wobei die Merkmale 2118 auch an der zweiten Ausrichtungsstruktur des ersten Gatebereichs ausgerichtet sind. Nach dem Entwickeln der Merkmale 2118 kann eine Ausrichtungsprüfung ausgeführt werden, um sicherzustellen, dass die Merkmale 2118 an den Ausrichtungsstrukturen 2119 richtig ausgerichtet sind.
  • Die 22A, 22B, 22C und 22D zeigen das Strukturieren einer BARC-Schicht, um Merkmale 2204 in der BARC-Schicht zu definieren. In den 22A und 22C können Merkmale 2202 einer Photoresistschicht im Wesentlichen über der BARC-Schicht als Maske bei der Strukturierung verwendet werden. In den 22B und 22D werden übrig gebliebene Abschnitte der Photoresistschicht entfernt. Wie in den 21A, 21B, 21C und 21D oben sind Merkmale der Struktur in zwei verschiedenen Querschnitten A und B in den 22A, 22B, 22C und 22D gezeigt.
  • Die 23A, 23B und 23C zeigen die Strukturierung eines zweiten OD-Bereichs, wobei Merkmale einer BARC-Schicht als harte Maske bei der Strukturierung verwendet werden können (z. B. die Merkmale 2204 der BARC-Schicht, wie in den 22B und 22D gezeigt ist). Die 23A und 23C zeigen Aspekte einer Mehrschicht-Halbleitervorrichtungsstruktur in einem Querschnitt A 2304 (z. B. einem Querschnitt in der Vorrichtungsstruktur) und einem Querschnitt B 2302 (z. B. einem Querschnitt in der Vorrichtungsstruktur). Merkmale 2306, 2308 des zweiten OD-Bereichs können definiert werden, indem eine zweite Schicht aus Kanalmaterial geätzt wird, die über einer dielektrischen Schicht 2312 liegt, wobei das zweite Kanalmaterial durch die Merkmale der BARC-Schicht maskiert ist. Die übrig gebliebenen Abschnitte der BARC-Schicht können nach dem Ätzen des zweiten Kanalmaterials entfernt werden, wie in den 23A, 23B und 23C gezeigt ist. Das Merkmal 2306 kann verwendet werden, um beispielsweise Kanal- und Source/Drainbereiche einer zweiten Transistorstruktur zu definieren, die den zweiten OD-Bereich umfasst.
  • Man beachte, dass obwohl die Maskenschicht, die verwendet wird, um die Merkmale 2306, 2308 des zweiten OD-Bereichs zu definieren, eine Struktur umfassen kann, die an einer Ausrichtungsstruktur 2310 einer darunter liegenden ersten Transistorstruktur ausgerichtet ist, der zweite OD-Bereich in einer Menge A von Ausrichtungsboxen keine Strukturen umfassen braucht, die an den Ausrichtungsstrukturen 2110 ausgerichtet sind, nachdem das Photoresist entfernt wurde und das zweite OD-Material strukturiert wurde. Dies stellt einen Gegensatz zu der ersten beispielhaften Struktur und Verfahren dar, die für Lithographie-Ausrichtung verwendet wird, die oben mit Bezug auf die 2–15C beschrieben ist und die Strukturen in dem zweiten OD-Bereich (z. B. kleinere rechteckige oder quadratische Merkmale) umfasst, die an Ausrichtungsstrukturen ausgerichtet sind, die in der ersten Transistorschicht definiert sind. Die Merkmale 2308 in einer Menge B von Ausrichtungsboxen können Strukturen des zweiten OD-Bereichs sein, die beim Ausrichten von bestimmten Merkmalen der zweiten Transistorstruktur an anderen Merkmalen der zweiten Transistorstruktur verwendet werden.
  • Die 24A, 24B, 24C und 24D zeigen Schritte, die beim Strukturieren eines zweiten Gatebereichs 2406 einer zweiten Transistorstruktur verwendet werden. In den 24A und 24C kann eine untere Antireflexbeschichtungs-(BARC)-Schicht 2404 auf dem zweiten Gatebereich 2406 abgelagert werden und eine Photoresistschicht 2402 kann im Wesentlichen über der BARC-Schicht 2404 abgelagert werden. Die BARC-Schicht 2404 und die Photoresistschicht 2402 können teilweise transparent sein, so dass Ausrichtungsstrukturen 2412 sichtbar sein können, obwohl die Merkmale 2412 durch die Schichten 2402, 2404 bedeckt sind. Die Ausrichtungsstrukturen 2412 können in einem zweiten OD-Bereich der zweiten Transistorstruktur definiert sein. Die BARC-Schicht 2404 und die Photoresistschicht 2402 können beim Strukturieren des zweiten Gatebereichs 2406 der zweiten Transistorstruktur verwendet werden. Andere Schichten der Struktur umfassen ein transparentes Füllmaterial 2417 (z. B. ILD0-Oxid), eine dielektrische Schicht 2408 (z. B. eine Haftschicht), eine ILD0-Schicht 2416, eine Schicht aus isolierendem Oxid 2418, einen ersten OD-Bereich 2414 und ein Substrat 2416.
  • In den 24B und 24D wird die Photoresistschicht 2402 so strukturiert, dass Merkmale 2408, 2410 in der Photoresistschicht 2402 definiert werden. Das Strukturieren der Photoresistschicht 2402 kann das Belichten der Photoresistschicht 2402 mit einer ultravioletten Lichtquelle und das Entwickeln der Photoresistschicht 2402 mittels einer Entwicklerlösung umfassen. Wie oben bemerkt, kann das Strukturieren der Photoresistschicht 2402 ausgeführt werden, um den zweiten Gatebereich 2406 der zweiten Transistorstruktur zu strukturieren. Die Merkmale 2408 in der Photoresistschicht 2402 dienen als erste harte Maske, wobei die Merkmale 2408 verwendet werden können, um Gatestapel in dem Material des zweiten Gatebereichs 2406 zu definieren. Die Merkmale 2410 in der Photoresistschicht 2402 dienen als zweite harte Maske, wobei die Merkmale 2410 an den Ausrichtungsstrukturen 2412 des zweiten OD-Bereichs ausgerichtet werden können, wie in 24D gezeigt ist.
  • Die 25A, 25B, 25C und 25D zeigen das Strukturieren einer BARC-Schicht, um Merkmale 2504 in der BARC-Schicht zu definieren. In den 25A und 25C können Merkmale 2502 einer Photoresistschicht, die im Wesentlichen über der BARC-Schicht liegt, als Maske beim Strukturieren verwendet werden. In den 25B und 25D können übrig gebliebene Abschnitte der Photoresistschicht entfernt werden.
  • Die 26A, 26B und 26C zeigen das Strukturieren eines zweiten Gatebereichs, wobei Merkmale einer BARC-Schicht als Maske bei der Strukturierung verwendet werden können (z. B. die Merkmale 2504 der BARC-Schicht, wie in den 25B und 25D gezeigt ist). Merkmale 2606, 2607 des zweiten Gatebereichs können definiert werden, indem Gatematerial (z. B. Polysilizium etc.) geätzt wird, wobei das Gatematerial durch die Merkmale der BARC-Schicht maskiert wird. Die übrig gebliebenen Abschnitte der BARC-Schicht werden entfernt, nachdem das zweite Gatematerial geätzt wurde, wie in den 26A, 26B und 26C gezeigt ist. Die Merkmale 2606 können verwendet werden, um beispielsweise Gatestapel einer zweiten Transistorstruktur zu definieren. Das Merkmal 2607 kann eine Struktur des zweiten Gatebereichs sein, die an einer Ausrichtungsstruktur 2608 eines zweiten OD-Bereichs ausgerichtet ist. Das Merkmal 2607 des zweiten Gatebereichs und die Ausrichtungsstruktur 2608 des zweiten OD-Bereichs implementieren ein Box-in-Box-Ausrichtsystem, wobei das Merkmal 2607 eine kleinere Box definiert, die in einer größeren Box der Ausrichtungsstruktur 2608 ausgerichtet ist. Das Ausrichten des Merkmals 2607 an der Ausrichtungsstruktur 2608 kann dazu beitragen, sicherzustellen, dass verschiedene Merkmale des zweiten Gatebereichs an Merkmalen des zweiten OD-Bereichs und an Merkmalen von anderen Schichten der Mehrschichtstruktur richtig ausgerichtet sind.
  • Die 27A, 27B, 27C und 27D zeigen Schritte, die beim Strukturieren eines zweiten leitenden (M0)-Bereichs einer zweiten Transistorstruktur verwendet werden. In den 27A und 27C kann eine untere Antireflexbeschichtungs-(BARC)-Schicht 2704 auf einer planaren Oberfläche der Struktur abgelagert werden und eine Photoresistschicht 2702 kann im Wesentlichen über der BARC-Schicht 2704 abgelagert werden. Die planare Oberfläche kann Bereiche umfassen, die Material einer dielektrischen Zwischenschicht ILD0 2706 und Gatestapel 2728 der zweiten Transistorstruktur umfassen. Die BARC-Schicht 2704 und die Photoresistschicht 2702 können teilweise transparent sein, so dass die Ausrichtungsstrukturen 2712 sichtbar sein können, obwohl die Merkmale 2712 durch die Schichten 2702, 2704 bedeckt sind. Die Ausrichtungsstrukturen 2712 können in einem zweiten OD-Bereich der zweiten Transistorstruktur definiert sein. Die BARC-Schicht 2704 und die Photoresistschicht 2702 können beim Strukturieren des zweiten leitenden M0-Bereichs der zweiten Transistorstruktur verwendet werden.
  • In den 27B und 27D kann die Photoresistschicht 2702 so strukturiert werden, dass Merkmale 2708, 2710 in der Photoresistschicht 2702 definiert werden. Das Strukturieren der Photoresistschicht 2702 kann das Belichten der Photoresistschicht 2702 mit einer ultravioletten Lichtquelle und das Entwickeln der Photoresistschicht 2702 mittels einer Entwicklerlösung umfassen. Wie oben bemerkt, kann das Strukturieren der Photoresistschicht 2702 ausgeführt werden, um den zweiten leitenden M0-Bereich der zweiten Transistorstruktur zu strukturieren. Die Merkmale 2708, 2710 in der Photoresistschicht 2702 dienen als Maske, wobei die Merkmale 2708, 2710 verwendet werden können, um Vertiefungen (z. B. Gräben) in dem Material einer dielektrischen Zwischenschicht ILD0 2706 zu definieren, in die leitendes Material für den zweiten leitenden M0-Bereich abgelagert werden kann. Die Merkmale 2708, 2710 in der Photoresistschicht 2702 können an den Ausrichtungsstrukturen 2712 des zweiten OD-Bereichs ausgerichtet werden, wie in 27D gezeigt ist.
  • Die 28A, 28B, 28C und 28D zeigen das Strukturieren einer BARC-Schicht, um Merkmale 2804 in der BARC-Schicht zu definieren. In den 28A und 28C können Merkmale 2802 einer Photoresistschicht, die im Wesentlichen über der BARC-Schicht liegen, als Maske bei dem Strukturieren verwendet werden. In den 28B und 28D können übrig gebliebene Abschnitte der Photoresistschicht entfernt werden.
  • Die 29A, 29B und 29C zeigen das Strukturieren eines zweiten leitenden M0-Bereichs, wobei Merkmale einer BARC-Schicht als Maske bei dem Strukturieren verwendet werden können (z. B. die Merkmale 2804 der BARC-Schicht, wie in den 28B und 28D gezeigt ist). Merkmale 2906, 2910 des zweiten leitenden M0-Bereichs können definiert werden, indem Vertiefungen in das Material einer dielektrischen Zwischenschicht ILD0 geätzt werden (z. B. ILD0-Material 2706, das unter der BARC-Schicht 2704 liegt, wie in den 27A, 27B, 27C und 27D gezeigt ist) und die Vertiefungen mit leitendem Material für den zweiten leitenden M0-Bereich gefüllt werden, wobei das ILD0-Material der dielektrischen Zwischenschicht durch die Merkmale der BARC-Schicht maskiert werden können. Die übrig gebliebenen Abschnitte der BARC-Schicht können nach dem Ätzen des ILD0-Materials der dielektrischen Zwischenschicht entfernt werden, wie in den 29A, 29B und 29C gezeigt ist. Das Merkmal 2910 kann eine Struktur des zweiten leitenden M0-Bereichs sein, die an einer Ausrichtungsstruktur 2920 eines zweiten OD-Bereichs ausgerichtet ist. Das Merkmal 2910 des zweiten leitenden M0-Bereichs und die Ausrichtungsstruktur 2920 des zweiten OD-Bereichs implementieren ein Box-in-Box-Ausrichtsystem, wobei das Merkmal 2910 eine kleinere Box definiert, die in einer größeren Box der Ausrichtungsstruktur 2920 ausgerichtet ist. Das Ausrichten des Merkmals 2910 an der Ausrichtungsstruktur 2920 kann dazu beitragen, sicherzustellen, dass verschiedene Merkmale des zweiten leitenden M0-Bereichs an Merkmalen des zweiten OD-Bereichs und an Merkmalen von anderen Schichten der Mehrschichtstruktur richtig ausgerichtet sind.
  • Die 30A, 30B und 30C zeigen eine Halbleitervorrichtungsstruktur mit einer leitenden Schicht M1 3002, die über einer zweiten Vorrichtungsschicht 3014 definiert ist. In 30C kann die Schicht 3010 eine erste Vorrichtungsschicht umfassen, die im Wesentlichen über einem Substrat ausgebildet ist, und kann eine erste Halbleitervorrichtung (z. B. eine erste Transistorstruktur) umfassen. Die erste Halbleitervorrichtung, die in der ersten Vorrichtungsschicht 3010 definiert ist, kann eine erste und eine zweite Ausrichtungsstruktur umfassen (z. B. rechteckige oder quadratische Boxen, die beim Strukturieren von oberen Schichten der Mehrschichtstruktur verwendet werden), die in einem ersten OD-Bereich bzw. einem ersten Gatebereich der ersten Halbleitervorrichtung definiert sind. Die Schicht 3010 umfasst auch eine erste leitende M0-Schicht und eine teilweise transparente Schicht aus Material einer dielektrischen Zwischenschicht ILD0, die die Merkmale der ersten Halbleitervorrichtung in der ersten Vorrichtungsschicht 3010 trennt. Eine Schicht 3016 umfasst ein Dielektrikum 3008 (z. B. eine Haftschicht), die die erste Vorrichtungsschicht 3010 von der zweiten Vorrichtungsschicht 3014 trennt. Die Schicht 3016 umfasst weiter ein transparentes Füllmaterial (z. B. ILD0-Oxidmaterial), das die Merkmale des Dielektrikums trennt.
  • In 30C kann die zweite Vorrichtungsschicht 3014 im Wesentlichen über dem Dielektrikum 3008 und dem transparenten Füllmaterial der Schicht 3016 ausgebildet werden und kann eine zweite Halbleitervorrichtung umfassen (z. B. eine zweite Transistorstruktur). Die zweite Halbleitervorrichtung, die in der zweiten Vorrichtungsschicht 3014 definiert ist, kann einen zweiten OD-Bereich und einen zweiten Gatebereich umfassen, wobei die zweite Vorrichtungsschicht 3014 mittels einer Maskenschicht hergestellt wird, die Merkmale umfasst, die an der ersten und der zweiten Ausrichtungsstruktur der ersten Vorrichtungsschicht 3010 ausgerichtet sind. Die Schicht 3014 kann auch eine zweite leitende M0-Schicht und eine teilweise transparente Schicht aus Material einer dielektrischen Zwischenschicht ILD0 umfassen, die die Merkmale der zweiten Halbleitervorrichtung in der zweiten Vorrichtungsschicht 3014 trennt. Eine Schicht 3012 kann eine Schicht aus Material einer dielektrischen Zwischenschicht ILD1 umfassen, auf der die leitende M1-Schicht 3002 vorgesehen ist.
  • Obwohl die erste und die zweite beispielhafte Struktur und Verfahren zur Lithographie-Ausrichtung hier im Zusammenhang mit einer Vorrichtungsstruktur beschrieben wurden, die zwei Vorrichtungsschichten aufweist (z. B. die erste Vorrichtungsschicht und die zweite Vorrichtungsschicht), beachte man, dass die Strukturen und Verfahren verwendet werden können, um eine Lithographie-Ausrichtung für Strukturen auszuführen, die mehr als zwei Vorrichtungsschichten aufweisen (z. B. mehr als zwei Transistorschichten).
  • 31 zeigt ein Flussdiagramm 3100, das ein Beispielverfahren zur Herstellung einer Halbleitervorrichtungsstruktur zeigt. Bei 3102 kann eine erste Vorrichtungsschicht über einem Substrat ausgebildet werden, wobei die erste Vorrichtungsschicht eine erste Halbleitervorrichtung umfassen kann. Eine Ausrichtungsstruktur kann in der ersten Vorrichtungsschicht strukturiert werden. Bei 3104 kann eine dielektrische Schicht über der ersten Vorrichtungsschicht bereitgestellt werden. Bei 3106 kann die dielektrische Schicht so strukturiert werden, dass sie eine Öffnung über der Ausrichtungsstruktur umfasst. Bei 3108 kann eine zweite Vorrichtungsschicht über der dielektrischen Schicht ausgebildet werden, wobei die zweite Vorrichtungsschicht eine zweite Halbleitervorrichtung umfassen kann. Bei 3110 kann die zweite Vorrichtungsschicht mittels einer Maskenschicht strukturiert werden, wobei die Maskenschicht eine Struktur umfassen kann, die an der Ausrichtungsstruktur ausgerichtet ist. Die Ausrichtungsstruktur kann durch die Öffnung während des Strukturierens der zweiten Vorrichtungsschicht sichtbar sein.
  • Diese Beschreibung verwendet Beispiele, um die Offenbarung zu offenbaren, einschließlich der besten Ausführungsform, und auch um es einem Fachmann zu ermöglichen, die Offenbarung herzustellen und zu verwenden. Der patentierbare Schutzumfang der Offenbarung kann andere Beispiele umfassen. Es versteht sich, dass die Bedeutung von „ein” und „der”, wie sie in dieser Beschreibung und in den folgenden Ansprüchen verwendet wird, auch eine Bezugnahme in der Mehrzahl umfasst, außer der Kontext legt es klar anderweitig fest. Zudem umfasst die Bedeutung von „in”, wie sie in dieser Beschreibung und in den folgenden Ansprüchen verwendet wird, sowohl „in” als auch „auf”, außer der Kontext legt es klar anderweitig fest. Des Weiteren erfordert die Bedeutung von „jeder”, wie sie in dieser Beschreibung und in den folgenden Ansprüchen verwendet wird, nicht „jeder einzelne”, außer der Kontext legt es klar anderweitig fest. Schließlich umfassen die Bedeutungen von „und” und „oder”, wie sie in dieser Beschreibung und in den folgenden Ansprüchen verwendet werden, sowohl die konjunktive als auch die disjunktive Konjunktion und können austauschbar verwendet werden, außer der Kontext legt es klar anderweitig fest; der Ausdruck „ausschließlich” kann verwendet werden, um Situationen anzuzeigen, in denen nur die disjunktive Bedeutung zutreffen kann.

Claims (21)

  1. Verfahren zur Herstellung einer Halbleitervorrichtungsstruktur, wobei das Verfahren Folgendes umfasst: Ausbilden einer ersten Vorrichtungsschicht über einem Substrat, wobei eine Ausrichtungsstruktur in der ersten Vorrichtungsschicht strukturiert wird; Bereitstellen einer dielektrischen Schicht über der ersten Vorrichtungsschicht; Strukturieren der dielektrischen Schicht so, dass eine Öffnung über der Ausrichtungsstruktur vorgesehen wird; Ausbilden einer zweiten Vorrichtungsschicht über der dielektrischen Schicht; und Strukturieren der zweiten Vorrichtungsschicht mittels einer Maskenschicht, wobei die Maskenschicht eine Struktur umfasst, die an der Ausrichtungsstruktur ausgerichtet wird, wobei die Ausrichtungsstruktur durch die Öffnung während des Strukturierens der zweiten Vorrichtungsschicht sichtbar ist.
  2. Verfahren nach Anspruch 1, das weiter Folgendes umfasst: Ausbilden der ersten Vorrichtungsschicht, die einen ersten Transistor umfasst, wobei der erste Transistor einen ersten aktiven Bereich und einen ersten Gatebereich umfasst und wobei die Ausrichtungsstruktur in dem ersten aktiven Bereich oder dem ersten Gatebereich des ersten Transistors strukturiert wird; und Ausbilden der zweiten Vorrichtungsschicht, die einen zweiten Transistor umfasst, wobei der zweite Transistor einen zweiten aktiven Bereich und einen zweiten Gatebereich umfasst.
  3. Verfahren nach Anspruch 2, wobei der erste aktive Bereich ein erstes Halbleitermaterial umfasst und der zweite aktive Bereich ein zweites Halbleitermaterial umfasst.
  4. Verfahren nach Anspruch 2 oder 3, das weiter Folgendes umfasst: Ausbilden des ersten Transistors, wobei die Ausrichtungsstruktur in dem ersten aktiven Bereich strukturiert wird und in dem ersten Gatebereich strukturiert wird; und Ausbilden des zweiten Transistors, wobei die zweite Vorrichtungsschicht so strukturiert wird, dass sie eine Struktur in dem zweiten aktiven Bereich umfasst, der an der Ausrichtungsstruktur ausgerichtet ist, und wobei das Ausrichten der Struktur des zweiten aktiven Bereichs an der Ausrichtungsstruktur Folgendes umfasst: i) Ausrichten eines ersten Merkmals des zweiten aktiven Bereichs an einem Merkmal des ersten aktiven Bereichs und ii) Ausrichten eines zweiten Merkmals des zweiten aktiven Bereichs an einem Merkmal des ersten Gatebereichs.
  5. Verfahren nach Anspruch 2, 3 oder 4, das weiter Folgendes umfasst: Bereitstellen des Substrats, wobei das Substrat ein Siliziumwafer oder ein Halbleiter-auf-Isolator-Wafer ist; Ausbilden des ersten Transistors, wobei der erste aktive Bereich ausgebildet wird, indem das Substrat strukturiert so wird, dass Merkmale des ersten aktiven Bereichs definiert werden, und ein Dotierungsmittel zu den Merkmalen hinzugefügt wird, die in dem Substrat definiert sind; und Bereitstellen der dielektrischen Schicht, wobei die dielektrische Schicht eine Grenzschicht ist und wobei die Öffnung der dielektrischen Schicht mit einem gegenüber einer Wellenlänge im Bereich von etwa 157 nm bis 740 nm transparenten oder semi-transparenten Material gefüllt wird, das es ermöglicht, dass die Ausrichtungsstruktur durch die Öffnung während des Strukturierens der zweiten Vorrichtungsschicht erfassbar ist.
  6. Verfahren nach einem der Ansprüche 2 bis 5, das weiter Folgendes umfasst: Bereitstellen der dielektrischen Schicht, die ein Haftmaterial umfasst, wobei das Haftmaterial Aluminiumoxid, Siliziumoxid oder Hafniumoxid umfasst.
  7. Verfahren nach einem der Ansprüche 2 bis 6, das weiter Folgendes umfasst: Ausbilden des ersten Transistors, wobei der erste Transistor einen Gruppe-IV-Halbleiter umfasst; und Ausbilden des zweiten Transistors, wobei der zweite Transistor einen Gruppe-III-V-Halbleiter umfasst.
  8. Verfahren nach einem der vorangehenden Ansprüche, das weiter Folgendes umfasst: Herstellen einer Vorrichtung, die durch Merkmale der ersten Vorrichtungsschicht und Merkmale der zweiten Vorrichtungsschicht definiert ist, wobei die Ausrichtung der Struktur an der Ausrichtungsstruktur dazu führt, dass die Merkmale der ersten und der zweiten Vorrichtungsschicht in der Vorrichtung ausgerichtet sind.
  9. Verfahren nach Anspruch 8, das weiter Folgendes umfasst: Herstellen der Vorrichtung, wobei die Vorrichtung eine logische Vorrichtung, eine SRAM-Vorrichtung, ein Bipolartransistor, eine Diode, ein Kondensator oder ein Inverter ist.
  10. Verfahren nach einem der vorangehenden Ansprüche, das weiter Folgendes umfasst: Bereitstellen der dielektrischen Schicht, wobei die Öffnung in der dielektrischen Schicht Abmessungen aufweist, die im Mikrometer-Bereich liegen; und Herstellen einer Vorrichtung, die durch Merkmale der ersten Vorrichtungsschicht und Merkmale der zweiten Vorrichtungsschicht definiert ist, wobei das Ausrichten der Struktur an der Ausrichtungsstruktur dazu führt, dass die Merkmale der ersten und der zweiten Vorrichtungsschicht in der Vorrichtung ausgerichtet werden, und wobei die Merkmale der ersten Vorrichtungsschicht und der zweiten Vorrichtungsschicht Abmessungen aufweisen, die im Nanometer-Bereich liegen.
  11. Verfahren nach einem der vorangehenden Ansprüche, wobei das Ausrichten der Struktur der Maskenschicht an der Ausrichtungsstruktur der ersten Vorrichtungsschicht eine Box-in-Box-Ausrichtstruktur verwendet.
  12. Verfahren nach Anspruch 11, das weiter Folgendes umfasst: Verwenden der Box-in-Box-Ausrichtstruktur, die Abmessungen aufweist, die im Mikrometer-Bereich liegen; und Herstellen einer Vorrichtung, die durch Merkmale der ersten Vorrichtungsschicht und Merkmale der zweiten Vorrichtungsschicht definiert ist, wobei das Ausrichten der Struktur an der Ausrichtungsstruktur dazu führt, dass die Merkmale der ersten und der zweiten Vorrichtungsschicht in der Vorrichtung ausgerichtet werden, und wobei die Merkmale der ersten Vorrichtungsschicht und der zweiten Vorrichtungsschicht Abmessungen aufweisen, die im Nanometer-Bereich liegen.
  13. Verfahren nach einem der vorangehenden Ansprüche, das weiter Folgendes umfasst: Ausbilden eines zweiten Kanalmaterials über der dielektrischen Schicht, wobei das zweite Kanalmaterial so strukturiert wird, dass es eine zweite Öffnung über der Ausrichtungsstruktur aufweist, und wobei das zweite Kanalmaterial Si-, Ge-, GaAs-, SiC- oder Graphitmaterial umfasst.
  14. Verfahren nach einem der vorangehenden Ansprüche, das weiter Folgendes umfasst: Ausbilden einer zweiten dielektrischen Schicht über der zweiten Vorrichtungsschicht, wobei die zweite dielektrische Schicht so strukturiert wird, dass sie eine zweite Öffnung über der Ausrichtungsstruktur oder über einer zweiten Ausrichtungsstruktur, die in der ersten Vorrichtungsschicht oder der zweiten Vorrichtungsschicht strukturiert wird, aufweist; und Ausbilden einer dritten Vorrichtungsschicht über der zweiten Vorrichtungsschicht, wobei die dritte Vorrichtungsschicht mittels einer zweiten Maske strukturiert wird, die eine zweite Struktur umfasst, die an der Ausrichtungsstruktur oder der zweiten Ausrichtungsstruktur ausgerichtet wird, und wobei die Ausrichtungsstruktur oder die zweite Ausrichtungsstruktur durch die zweite Öffnung während des Strukturierens der dritten Vorrichtungsschicht sichtbar ist.
  15. Verfahren zur Herstellung einer Halbleitervorrichtungsstruktur, wobei das Verfahren Folgendes umfasst: Herstellen einer ersten Transistorschicht auf einem Substrat, wobei das Herstellen der ersten Transistorschicht Folgendes umfasst: Strukturieren des Substrats so, dass ein erster aktiver Bereich definiert wird, wobei der erste aktive Bereich eine erste Ausrichtungsstruktur umfasst, Dotieren des ersten aktiven Bereichs so, dass ein Leitfähigkeitstyp der ersten Transistorschicht definieren wird, und Ausbilden eines ersten Gatebereichs, der mit dem ersten aktiven Bereich verbunden ist, wobei der erste Gatebereich eine zweite Ausrichtungsstruktur umfasst; Bereitstellen einer Grenzschicht über der ersten Transistorschicht; Strukturieren der Grenzschicht so, dass sie eine Öffnung über der ersten Ausrichtungsstruktur und der zweiten Ausrichtungsstruktur aufweist; Füllen der Öffnung der Grenzschicht mit einem transparenten oder semi-transparenten Material; und Herstellen einer zweiten Transistorschicht über der Grenzschicht, wobei das Herstellen der zweiten Transistorschicht Folgendes umfasst: Strukturieren der zweiten Transistorschicht, um einen zweiten aktiven Bereich zu definieren, wobei das Strukturieren des zweiten aktiven Bereichs das Ausrichten einer Maskenschicht an der ersten und der zweiten Ausrichtungsstruktur umfasst und wobei die erste und die zweite Ausrichtungsstruktur durch die Öffnung während des Strukturierens der zweiten Transistorschicht erfassbar sind, und Ausbilden eines zweiten Gatebereichs, der mit dem zweiten aktiven Bereich verbunden ist.
  16. Halbleitervorrichtungsstruktur, die Folgendes umfasst: ein Substrat; eine erste Vorrichtungsschicht, die über dem Substrat ausgebildet ist und eine erste Halbleitervorrichtung umfasst, wobei eine Ausrichtungsstruktur in der ersten Vorrichtungsschicht strukturiert ist; eine dielektrische Schicht, die über der ersten Vorrichtungsschicht ausgebildet ist, wobei die dielektrische Schicht so strukturiert ist, dass sie eine Öffnung über der Ausrichtungsstruktur umfasst; und eine zweite Vorrichtungsschicht, die über der dielektrischen Schicht ausgebildet ist und eine zweite Halbleitervorrichtung umfasst, wobei die zweite Vorrichtungsschicht mittels einer Maskenschicht strukturiert ist, wobei die Maskenschicht eine Struktur umfasst, die an der Ausrichtungsstruktur ausgerichtet ist, und wobei die Ausrichtungsstruktur durch die Öffnung während des Strukturierens der zweiten Vorrichtungsschicht erfassbar ist.
  17. Halbleitervorrichtungsstruktur nach Anspruch 16, die weiter Folgendes umfasst: einen ersten Transistor, der in der ersten Vorrichtungsschicht ausgebildet ist, wobei der erste Transistor einen ersten aktiven Bereich und einen ersten Gatebereich umfasst; einen zweiten Transistor, der in der zweiten Vorrichtungsschicht ausgebildet ist, wobei der zweite Transistor einen zweiten aktiven Bereich und einen zweiten Gatebereich umfasst; und die Ausrichtungsstruktur der ersten Vorrichtungsschicht, wobei die Ausrichtungsstruktur in dem ersten aktiven Bereich oder dem ersten Gatebereich des ersten Transistors strukturiert ist.
  18. Halbleitervorrichtungsstruktur nach Anspruch 17, die weiter Folgendes umfasst: den ersten Transistor, wobei die Ausrichtungsstruktur in dem ersten aktiven Bereich strukturiert ist und in dem ersten Gatebereich strukturiert ist; und den zweiten Transistor, wobei die zweite Vorrichtungsschicht so strukturiert ist, dass sie eine Struktur in dem zweiten aktiven Bereich umfasst, die an der Ausrichtungsstruktur ausgerichtet ist, und wobei das Ausrichten der Struktur des zweiten aktiven Bereichs an der Ausrichtungsstruktur Folgendes umfasst: i) Ausrichten eines ersten Merkmals des zweiten aktiven Bereichs an einem Merkmal des ersten aktiven Bereichs und ii) Ausrichten eines zweiten Merkmals des zweiten aktiven Bereichs an einem Merkmal des ersten Gatebereichs.
  19. Halbleitervorrichtungsstruktur nach Anspruch 17 oder 18, die weiter Folgendes umfasst: eine Vorrichtung, die durch Merkmale der ersten Vorrichtungsschicht und Merkmale der zweiten Vorrichtungsschicht definiert ist, wobei das Ausrichten der Struktur an der Ausrichtungsstruktur dazu führt, dass die Merkmale der ersten und der zweiten Vorrichtungsschicht in der Vorrichtung ausgerichtet sind.
  20. Halbleitervorrichtungsstruktur nach einem der Ansprüche 16 bis 19, die weiter Folgendes umfasst: die dielektrische Schicht, wobei die Öffnung in der dielektrischen Schicht Abmessungen aufweist, die im Mikrometer-Bereich liegen; und eine Vorrichtung, die durch Merkmale der ersten Vorrichtungsschicht und Merkmale der zweiten Vorrichtungsschicht definiert ist, wobei das Ausrichten der Struktur an der Ausrichtungsstruktur dazu führt, dass die Merkmale der ersten und der zweiten Vorrichtungsschicht in der Vorrichtung ausgerichtet sind, und wobei die Merkmale der ersten Vorrichtungsschicht und der zweiten Vorrichtungsschicht Abmessungen aufweisen, die im Nanometer-Bereich liegen.
  21. Halbleitervorrichtungsstruktur nach einem der Ansprüche 16 bis 20, wobei das Ausrichten der Struktur an der Ausrichtungsstruktur der ersten Vorrichtungsschicht eine Box-in-Box-Ausrichtstruktur verwendet, die Abmessungen aufweist, die im Nanometer-Bereich liegen, wobei die Halbleitervorrichtungsstruktur weiter Folgendes umfasst: eine Vorrichtung, die durch Merkmale der ersten Vorrichtungsschicht und Merkmale der zweiten Vorrichtungsschicht definiert ist, wobei das Ausrichten der Struktur an der Ausrichtungsstruktur dazu führt, dass die Merkmale der ersten und der zweiten Vorrichtungsschicht in der Vorrichtung ausgerichtet sind, und wobei die Merkmale der ersten Vorrichtungsschicht und der zweiten Vorrichtungsschicht Abmessungen aufweisen, die im Nanometer-Bereich liegen.
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