JP2011227332A - 半導体装置の製造方法、半導体ウエハの製造方法及び反射型液晶装置の製造方法 - Google Patents

Abstract

【課題】溝部と画素電極とにおける段差が小さい反射型液晶表示用半導体装置を提供する。
【解決手段】液晶素子が搭載される半導体装置の製造方法において、半導体素子が形成されている半導体基板上に画素電極となる金属膜を形成する工程と、前記金属膜上に第１の酸化シリコン膜を形成する工程と、前記第１の酸化シリコン膜とともに前記金属膜を分離し前記画素電極を形成するための溝を形成する工程と、前記溝及び前記第１の酸化シリコン膜上に第２の酸化シリコン膜を形成する工程と、前記第２の酸化シリコン膜及び前記第１の酸化シリコン膜をエッチバックする工程と、前記エッチバックされた面に第３の酸化シリコン膜を形成する工程と、前記第３の酸化シリコン膜をエッチバックし、前記画素電極を露出させる工程と、を有することを特徴とする半導体装置の製造方法により上記課題を解決する。
【選択図】 図３

Description

本発明は、半導体装置の製造方法、半導体ウエハの製造方法及び反射型液晶装置の製造方法に関するものである。

近年、画像を表示するための装置として様々な画像表示装置が存在している。このような画像表示装置として、低コストで比較的大面積な画像を表示することが可能な画像表示装置として、反射型液晶表示装置がある。図１に基づき反射型液晶表示装置について説明する。反射型液晶表示装置は、不図示のトランジスタ等が形成された反射型液晶表示用半導体装置１１０上に対向して、対向電極１２０が設けられており、反射型液晶表示用半導体装置１１０と対向電極１２０との間に液晶１３０が封入されている構造のものである。反射型液晶表示用半導体装置１１０において液晶１３０が封入されている側の面には、アルミニウム等からなる反射電極となる画素電極１１１が設けられており、対向電極１２０と画素電極１１１との間に電界を印加し、液晶１３０の制御を行う。このようにして、液晶１３０を制御することにより、対向電極１２０が設けられている側から入射した光の反射光を制御し、画像表示を行うものである。

反射型液晶表示用半導体装置１１０は、半導体基板上に不図示の複数のトランジスタが設けられており、これらの不図示の複数のトランジスタ上には複数の層間絶縁膜と配線を積層形成されており、最上部には画素電極１１１が形成された構造のものである。尚、画素電極１１１は層間絶縁膜１１２に設けられタングステンビア１１３により不図示のトランジスタと接続されている。このような反射型液晶表示用半導体装置１１０では、画素電極に印加される電圧は複数の不図示のトランジスタにより制御される。このような反射型液晶表示用半導体装置１１０は、反射型液晶表示装置を製造するために用いられるものであるが、反射型液晶表示装置を製造するための重要なキーパーツであり、単独で商品として流通している。このような反射型液晶表示用半導体装置１１０は、その性能または特性等により、反射型液晶表示装置における画質の性能等に大きく影響を与える場合がある。

特開２００９−１７５４９３号公報 特開２００７−３１６３０５号公報

このような反射型液晶表示用半導体装置の反射電極となる画素電極及び画素電極間における形状等は、作製される反射型液晶表示装置の特性に大きく影響を与えることが、知見として得られている。

ここで、図２に基づき反射型液晶表示用半導体装置の製造方法について説明する。最初に、図２（ａ）に示すように、半導体基板上に不図示のトランジスタ等を形成し、更に、層間絶縁膜を形成し、トランジスタと電気的に接続される画素電極１１１を形成するための金属膜１１１ａを成膜する。金属膜１１１ａはアルミニウムにより形成されており、スパッタリングにより、厚さが２６０ｎｍとなるように形成される。

次に、図２（ｂ）に示すように、金属膜１１１ａの表面に、酸化シリコン膜１４２を形成する。この酸化シリコン膜１４２は、原料ガスとしてＴＥＯＳ（Tetraethoxysilane）、Ｏ_２ガスを用いて、プラズマＣＶＤ（Chemical Vapor Deposition）により、厚さが約１００ｎｍ形成する。酸化シリコン膜１４２を成膜する際の成膜温度は、３７０℃〜３８０℃である。

次に、図２（ｃ）に示すように、金属膜１１１ａを各々の画素ごとに分離するための溝１４３を形成する。この溝１４３は、ＲＩＥ（Reactive Ion Etching）により形成する。具体的には、酸化シリコン膜１４２上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、溝１４３が形成される領域に開口部を有するレジストパターンを形成する。この後、ＲＩＥによりレジストパターンの形成されていない領域の酸化シリコン膜１４２及び金属膜１１１ａを除去する。これにより、金属膜１１１ａは、画素ごとに分離され、画素電極１１１が形成される。尚、画素電極１１１上には、酸化シリコン膜１４２が残存しており、この後、レジストパターンは除去される。

次に、図２（ｄ）に示すように、酸化シリコン膜１４２の表面及び溝１４３を埋め込むように、酸化シリコン膜１４４を形成する。酸化シリコン膜１４４は、ＳｉＨ_４、Ｏ_２、Ａｒガスを用いて高密度プラズマＣＶＤにより形成する。この方法により成膜された酸化シリコン膜１４４は十分に厚く成膜することができ、また、溝１４３を完全に埋め込むことができる。尚、酸化シリコン膜１４４を成膜する際の成膜温度は、約４００℃である。この後、ＣＭＰ（Chemical Mechanical Polishing）により酸化シリコン膜１４４の表面を平坦化することにより、厚さが約２５０ｎｍとなる酸化シリコン膜１４４が形成される。

次に、図２（ｅ）に示すように、ドライエッチングによるエッチバックにより、酸化シリコン膜１４２及び酸化シリコン膜１４４を除去する。このようにドライエッチングにより、画素電極１１１の表面に形成されている酸化シリコン膜１４２及び酸化シリコン膜１４４を完全に除去しようとした場合、溝１４３内に形成されている酸化シリコン膜１４４ａはオーバーエッチングされてしまう。これにより、画素電極１１１の表面と溝１４３内における酸化シリコン膜１４４ａとの間で段差が生じてしまう。

即ち、画素電極１１１上における酸化シリコン膜１４２及び酸化シリコン膜１４４を完全に除去しようとした場合、画素電極１１１の表面と溝１４３内における酸化シリコン膜１４４ａの表面との間で、段差Ａが生じてしまう。この段差Ａは約７０ｎｍであり、このように、画素電極１１１と溝部１４３において、約７０ｎｍという大きな段差が生じてしまうと、画素電極１１１の表面と溝１４３内における酸化シリコン膜１４４ａの表面に形成される配向膜に影響を与えてしまう。即ち、液晶の配向を揃えるために形成される配向膜が、段差部分において液晶の配向性に乱れを生じさせてしまうように形成されてしまう。このように配向膜が形成されると、反射型液晶表示装置において表示される画像の品質を低下させてしまう。

このため、画素電極１１１の表面と溝１４３に形成される酸化シリコン膜１４４ａの表面とが、できるだけ平坦であって滑らか形状となるように形成することが可能な半導体装置の製造方法、半導体ウエハの製造方法及び反射型液晶装置の製造方法が望まれている。

本実施の形態の一観点によれば、反射型液晶表示装置を駆動するための反射型液晶表示用半導体装置の製造方法において、半導体基板上に画素電極となる金属膜を形成する工程と、前記金属膜上に第１の酸化シリコン膜を形成する工程と、前記第１の酸化シリコン膜とともに前記金属膜を分離し前記画素電極を形成するための溝を形成する工程と、前記溝及び前記第１の酸化シリコン膜上に第２の酸化シリコン膜を形成する工程と、前記第２の酸化シリコン膜及び前記第１の酸化シリコン膜をエッチバックする工程と、前記エッチバックされた面に第３の酸化シリコン膜を形成する工程と、前記第３の酸化シリコン膜をエッチバックし、前記画素電極を露出させる工程と、を有することを特徴とする。

また、本実施の形態の他の観点によれば、液晶素子が搭載される半導体ウエハの製造方法において、半導体素子が形成されている半導体基板上に画素電極となる金属膜を形成する工程と、前記金属膜上に第１の酸化シリコン膜を形成する工程と、前記第１の酸化シリコン膜とともに前記金属膜を分離し前記画素電極を形成するための溝を形成する工程と、前記溝及び前記第１の酸化シリコン膜上に第２の酸化シリコン膜を形成する工程と、前記第２の酸化シリコン膜及び前記第１の酸化シリコン膜をエッチバックする工程と、前記エッチバックされた面に第３の酸化シリコン膜を形成する工程と、前記第３の酸化シリコン膜をエッチバックし、前記画素電極を露出させる工程と、を有することを特徴とする。

また、本実施の形態の他の観点によれば、半導体装置上に液晶素子が搭載される反射型液晶表示装置の製造方法において、半導体素子が形成されている半導体基板上に画素電極となる金属膜を形成する工程と、前記金属膜上に第１の酸化シリコン膜を形成する工程と、前記第１の酸化シリコン膜とともに前記金属膜を分離し前記画素電極を形成するための溝を形成する工程と、前記溝及び前記第１の酸化シリコン膜上に第２の酸化シリコン膜を形成する工程と、前記第２の酸化シリコン膜及び前記第１の酸化シリコン膜をエッチバックする工程と、前記エッチバックされた面に第３の酸化シリコン膜を形成する工程と、前記第３の酸化シリコン膜をエッチバックし、前記画素電極を露出させる工程と、を有することを特徴とする。

開示の半導体装置の製造方法、半導体ウエハの製造方法及び反射型液晶装置の製造方法によれば、画素電極と画素電極に隣接する絶縁体層の表面とをできるだけ平坦であって、なめらかな形状となるように形成することができる。

反射型液晶表示装置の概略図 反射型液晶表示用半導体装置の製造方法の工程図 本実施の形態における反射型液晶表示用半導体装置の製造方法の工程図 本実施の形態により製造される反射型液晶表示用半導体装置の上面図 本実施の形態により製造される反射型液晶表示用半導体装置の断面概略図

発明を実施するための形態について、以下に説明する。

図２に示す場合に、段差が生じてしまう原因について検討を行った。この結果、酸化シリコン膜１４２と酸化シリコン膜１４４は同じ酸化シリコン膜であるが、エッチバックを行った際に、酸化シリコン膜１４２よりも酸化シリコン膜１４４の方が、エッチングレートが早いことがわかった。即ち、原料ガスとしてＴＥＯＳ、Ｏ_２ガスを用いて、プラズマＣＶＤにより形成した酸化シリコン膜よりも、原料ガスとしてＳｉＨ_４、Ｏ_２、Ａｒガスを用いて高密度プラズマＣＶＤにより形成した酸化シリコン膜の方が、エッチバックおけるエッチングレートが早い。よって、酸化シリコン膜１４２と酸化シリコン膜１４４とを同一条件でエッチバックを行った場合には、酸化シリコン膜１４２の形成されている領域よりも、酸化シリコン膜１４４の形成されている領域の方が、より多くエッチングされてしまう。これにより溝部１４３において、段差が形成されてしまう。

次に、本実施の形態について説明する。本実施の形態は、反射型液晶表示用半導体装置の製造方法であり、図３に基づき説明する。

最初に、図３（ａ）に示すように、半導体ウエハである半導体基板上に不図示のトランジスタ等を形成し、更に、不図示の層間絶縁膜を形成し、不図示の層間絶縁膜上にトランジスタと電気的に接続される画素電極１１を形成するための金属膜１１ａを成膜する。金属膜１１ａはアルミニウムまたは、アルミニウムを含む材料、アルミニウムを含む積層膜により形成されており、スパッタリング等による成膜方法により、厚さが約２６０ｎｍとなるように形成される。

次に、図３（ｂ）に示すように、金属膜１１ａの表面に、第１の酸化シリコン膜１２を形成する。この第１の酸化シリコン膜１２は、原料ガスとしてＴＥＯＳ、Ｏ_２ガスを用いて、プラズマＣＶＤにより、約１００ｎｍの厚さの第１の酸化シリコン膜１２を形成する。第１の酸化シリコン膜１２を成膜する際の成膜温度は、３７０℃〜３８０℃である。

次に、図３（ｃ）に示すように、金属膜１１ａを各々の画素ごとに分離し画素電極１１を形成するための溝１３を形成する。この溝１３は、金属膜１１ａを厚さ方向に完全に分離するものであり、ＲＩＥにより形成する。具体的には、第１の酸化シリコン膜１２上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、溝１３が形成される領域に開口部を有するレジストパターンを形成する。この後、ＲＩＥによりレジストパターンの形成されていない領域の酸化シリコン膜１２及び金属膜１１ａを除去する。金属膜１１ａは、これにより、画素ごとに分離され、画素電極１１が形成される。この後、レジストパターンは除去される。

次に、図３（ｄ）に示すように、第１の酸化シリコン膜１２の表面及び溝１３を埋め込むように、第２の酸化シリコン膜１４を形成する。第２の酸化シリコン膜１４は、原料ガスとして、ＳｉＨ_４、Ｏ_２及びＡｒ等の希ガスを用いて高密度プラズマＣＶＤにより形成する。この方法により成膜された酸化シリコン膜１４は十分に厚く成膜されるため、溝１３を完全に埋め込むことができる。尚、酸化シリコン膜１４を成膜する際の成膜温度は、約４００℃である。この後、ＣＭＰにより第２の酸化シリコン膜１４の表面を平坦化することにより、厚さが２５０ｎｍの第２の酸化シリコン膜１４を形成する。尚、第２の酸化シリコン膜１４は、第１の酸化シリコン膜１２の表面上等に形成されるため、第１の酸化シリコン膜１２を成膜する際の成膜温度よりも、第２の酸化シリコン膜１４を成膜する際の成膜温度を高くすることができる。

次に、図３（ｅ）に示すように、エッチバックを行う。即ち、第１の酸化シリコン膜１２及び第２の酸化シリコン膜１４をドライエッチングにより除去する。この際、画素電極１１の表面の第１の酸化シリコン膜１２を完全に除去しようとすると、溝１３内における第２の酸化シリコン膜１４の一部も除去され、画素電極１１の表面と溝１３内における第２の酸化シリコン膜１４ａの表面との段差は大きくなってしまう。よって、画素電極１１の表面において第１の酸化シリコン膜１２が薄く残った状態、具体的には、画素電極１１上における第１の酸化シリコン膜１２の膜厚が１０ｎｍ以下になったところで、エッチバックを停止する。この際、基板の全面において、第１の酸化シリコン膜１２の膜厚が１０ｎｍ以下であって、画素電極１１の表面の全部または一部に残存している状態であることが好ましい。

即ち、本来エッチバックは、第１の酸化シリコン膜１２を均一に除去し、画素電極１１の表面を露出させることを目的とするものである。しかしながら、この段階で、画素電極１１の表面の第１の酸化シリコン膜１２を完全に除去してしまうまでエッチバックを行うと、画素電極１１と溝１３における段差が大きくなってしまう。言い換えれば、第１の酸化シリコン膜１２よりも第２の酸化シリコン膜１４の方がエッチングレートは早い。よって、画素電極１１の表面の第１の酸化シリコン１２を完全に除去した場合には、溝１３における第２の酸化シリコン１４ａはより多くエッチングされるため、溝１３に段差が形成されてしまう。このため、第１の酸化シリコン膜１２の膜厚が１０ｎｍ以下であって、画素電極１１の表面の全部または一部に残存している状態でエッチバックを停止することにより、できるだけ段差Ｂが小さな状態で、次の工程に移行することが可能である。

次に、図３（ｆ）に示すように、第３の酸化シリコン膜１５を形成する。第３の酸化シリコン膜１５は、第１の酸化シリコン膜１２と同様の方法により形成する。即ち、原料ガスとしてＴＥＯＳ、Ｏ_２ガスを用いて、プラズマＣＶＤにより、約１００ｎｍの厚さの第３の酸化シリコン膜１５を形成する。この際、画素電極１１の表面に形成される第３の酸化シリコン膜１５と溝１３内における第２の酸化シリコン１４ａ上に形成される第３の酸化シリコン膜１５の間の段差となる部分には、傾斜部分１６が形成される。この傾斜部分１６は、成膜の際のマイグレーション等の影響により、他の部分よりも若干厚く第３の酸化シリコン膜１５が形成される。このため、この傾斜部分１６は、段差が緩やかに変化するように、なだらかな形状となるように形成される。

次に、図３（ｇ）に示すように、第３の酸化シリコン膜１５及び第１の酸化シリコン膜１４の残存していた部分をエッチバックにより除去する。これにより、画素電極１１を露出させることができる。この際、溝１３内にも第３の酸化シリコン膜１５ａが残存している。この第３の酸化シリコン膜１５は、第２の酸化シリコン膜１４よりもエッチバックを行った際のエッチングレートは遅いため、溝１３内における第３の酸化シリコン膜１５が、より多くエッチングされてしまうことはない。よって、画素電極１１の表面の第１の酸化シリコン膜１２及び第３の酸化シリコン膜１５を除去した場合においても、溝１３内には薄い第３の酸化シリコン膜１５ａが残存している。これにより、画素電極１１の表面と溝１３が形成されている領域における第３の酸化シリコン膜１５ａの表面との段差Ｃを２０ｎｍ以下にすることができる。

また、傾斜部分１６においては、第３の酸化シリコン膜１５が厚く形成されているため、画素電極１１の表面から溝１３内における第３の酸化シリコン膜１５の表面の段差は、なだらかに変化する形状に形成される。このため、エッチバックを行った後においても、溝内において傾斜部１６ａにおける第３の酸化シリコン膜１５は残存し、画素電極１１と溝１３における段差がなだらかな形状となるように形成することができる。よって、急激な段差が形成されている場合に比べて、配向膜に与える影響を軽減させることができる。これにより、段差による影響を極力抑えることができ、反射型液晶表示装置において、高画質の表示を行うことのできる反射型液晶表示用半導体装置を作製することができる。

このようにして作製された反射型液晶表示用半導体装置の上面図を図４に、断面図を図５に示す。各々の画素電極１１は、反射型液晶表示装置における画素となるものであり、略正方形状に形成されており、反射型液晶表示用半導体装置では、この画素電極１１が２次元的に配列されている。隣接する画素電極１１間には、第３の酸化シリコン膜１５ａ及び第２の酸化シリコン膜１４ａからなる絶縁領域１７が形成されている。また、図３に示される画素電極１１は、半導体基板上の最上部に形成されるものである。即ち、半導体基板上には不図示の半導体素子であるトランジスタが形成されており、更に、このトランジスタ上には、複数の配線と層間絶縁膜が形成されており、最上部の層間絶縁膜１８上に画素電極１１が形成される。尚、不図示のトランジスタ等の配線２０と画素電極１１とはタングステンビア１９を介し接続されている。

このようにして製造された反射型液晶表示用半導体装置における画素電極１１に対向して、不図示の対向電極を設け、画素電極１１と対向電極との間に液晶を封入することにより、反射型液晶表示装置を製造することができる。

以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。

上記の説明に関し、更に以下の付記を開示する。
（付記１）
液晶素子が搭載される半導体装置の製造方法において、
半導体素子が形成されている半導体基板上に画素電極となる金属膜を形成する工程と、
前記金属膜上に第１の酸化シリコン膜を形成する工程と、
前記第１の酸化シリコン膜とともに前記金属膜を分離し前記画素電極を形成するための溝を形成する工程と、
前記溝及び前記第１の酸化シリコン膜上に第２の酸化シリコン膜を形成する工程と、
前記第２の酸化シリコン膜及び前記第１の酸化シリコン膜をエッチバックする工程と、
前記エッチバックされた面に第３の酸化シリコン膜を形成する工程と、
前記第３の酸化シリコン膜をエッチバックし、前記画素電極を露出させる工程と、
を有することを特徴とする半導体装置の製造方法。
（付記２）
前記第２の酸化シリコン膜を形成する工程後、前記第２の酸化シリコン膜の表面をＣＭＰにより平坦化し
前記平坦化後に、前記第２の酸化シリコン膜及び前記第１の酸化シリコン膜をエッチバックする工程を行うことを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）
前記エッチバックは、ドライエッチングにより行うものであることを特徴とする付記１または２に記載の半導体装置の製造方法。
（付記４）
前記第３の酸化シリコン膜は前記第２の酸化シリコン膜よりも、エッチバックの際におけるエッチングレートが低いことを特徴とする付記１から３のいずれかに記載の半導体装置の製造方法。
（付記５）
前記第２の酸化シリコン膜及び前記第１の酸化シリコン膜をエッチバックする工程は、前記画素電極上の第１の酸化シリコン膜の膜厚が、１０ｎｍ以下の膜厚となるまで行うことを特徴とする付記１から４のいずれかに記載の半導体装置の製造方法。
（付記６）
前記第２の酸化シリコン膜及び前記第１の酸化シリコン膜をエッチバックする工程の後、前記画素電極の表面の全部または一部において、第１の酸化シリコン膜が残存していることを特徴とする付記５に記載の半導体装置の製造方法。
（付記７）
液晶素子が搭載される半導体ウエハの製造方法において、
半導体素子が形成されている半導体基板上に画素電極となる金属膜を形成する工程と、
前記金属膜上に第１の酸化シリコン膜を形成する工程と、
前記第１の酸化シリコン膜とともに前記金属膜を分離し前記画素電極を形成するための溝を形成する工程と、
前記溝及び前記第１の酸化シリコン膜上に第２の酸化シリコン膜を形成する工程と、
前記第２の酸化シリコン膜及び前記第１の酸化シリコン膜をエッチバックする工程と、
前記エッチバックされた面に第３の酸化シリコン膜を形成する工程と、
前記第３の酸化シリコン膜をエッチバックし、前記画素電極を露出させる工程と、
を有することを特徴とする半導体ウエハの製造方法。
（付記８）
前記第３の酸化シリコン膜は前記第２の酸化シリコン膜よりも、エッチバックの際におけるエッチングレートが低いことを特徴とする付記７に記載の半導体ウエハの製造方法。
（付記９）
半導体装置上に液晶素子が搭載される反射型液晶表示装置の製造方法において、
半導体素子が形成されている半導体基板上に画素電極となる金属膜を形成する工程と、
前記金属膜上に第１の酸化シリコン膜を形成する工程と、
前記第１の酸化シリコン膜とともに前記金属膜を分離し前記画素電極を形成するための溝を形成する工程と、
前記溝及び前記第１の酸化シリコン膜上に第２の酸化シリコン膜を形成する工程と、
前記第２の酸化シリコン膜及び前記第１の酸化シリコン膜をエッチバックする工程と、
前記エッチバックされた面に第３の酸化シリコン膜を形成する工程と、
前記第３の酸化シリコン膜をエッチバックし、前記画素電極を露出させる工程と、
を有することを特徴とする反射型液晶表示装置の製造方法。
（付記１０）
前記第３の酸化シリコン膜は前記第２の酸化シリコン膜よりも、エッチバックの際におけるエッチングレートが低いことを特徴とする付記９に記載の反射型液晶表示装置の製造方法。

１１ａ 金属膜
１１ 画素電極
１２ 第１の酸化シリコン膜
１３ 溝
１４ 第２の酸化シリコン膜
１４ａ 第２の酸化シリコン膜
１５ 第３の酸化シリコン膜
１５ａ 第３の酸化シリコン膜
１６ 傾斜部分
１７ 絶縁領域
１８ 層間絶縁膜
１９ タングステンビア
２０ 配線

Claims (6)

1. 液晶素子が搭載される半導体装置の製造方法において、
   半導体素子が形成されている半導体基板上に画素電極となる金属膜を形成する工程と、
   前記金属膜上に第１の酸化シリコン膜を形成する工程と、
   前記第１の酸化シリコン膜とともに前記金属膜を分離し前記画素電極を形成するための溝を形成する工程と、
   前記溝及び前記第１の酸化シリコン膜上に第２の酸化シリコン膜を形成する工程と、
   前記第２の酸化シリコン膜及び前記第１の酸化シリコン膜をエッチバックする工程と、
   前記エッチバックされた面に第３の酸化シリコン膜を形成する工程と、
   前記第３の酸化シリコン膜をエッチバックし、前記画素電極を露出させる工程と、
   を有することを特徴とする半導体装置の製造方法。
2. 前記第２の酸化シリコン膜を形成する工程後、前記第２の酸化シリコン膜の表面をＣＭＰにより平坦化し
   前記平坦化後に、前記第２の酸化シリコン膜及び前記第１の酸化シリコン膜をエッチバックする工程を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記エッチバックは、ドライエッチングにより行うものであることを特徴とする請求項１または２に記載の半導体装置の製造方法。
4. 前記第３の酸化シリコン膜は前記第２の酸化シリコン膜よりも、エッチバックの際におけるエッチングレートが低いことを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。
5. 液晶素子が搭載される半導体ウエハの製造方法において、
   半導体素子が形成されている半導体基板上に画素電極となる金属膜を形成する工程と、
   前記金属膜上に第１の酸化シリコン膜を形成する工程と、
   前記第１の酸化シリコン膜とともに前記金属膜を分離し前記画素電極を形成するための溝を形成する工程と、
   前記溝及び前記第１の酸化シリコン膜上に第２の酸化シリコン膜を形成する工程と、
   前記第２の酸化シリコン膜及び前記第１の酸化シリコン膜をエッチバックする工程と、
   前記エッチバックされた面に第３の酸化シリコン膜を形成する工程と、
   前記第３の酸化シリコン膜をエッチバックし、前記画素電極を露出させる工程と、
   を有することを特徴とする半導体ウエハの製造方法。
6. 半導体装置上に液晶素子が搭載される反射型液晶表示装置の製造方法において、
   半導体素子が形成されている半導体基板上に画素電極となる金属膜を形成する工程と、
   前記金属膜上に第１の酸化シリコン膜を形成する工程と、
   前記第１の酸化シリコン膜とともに前記金属膜を分離し前記画素電極を形成するための溝を形成する工程と、
   前記溝及び前記第１の酸化シリコン膜上に第２の酸化シリコン膜を形成する工程と、
   前記第２の酸化シリコン膜及び前記第１の酸化シリコン膜をエッチバックする工程と、
   前記エッチバックされた面に第３の酸化シリコン膜を形成する工程と、
   前記第３の酸化シリコン膜をエッチバックし、前記画素電極を露出させる工程と、
   を有することを特徴とする反射型液晶表示装置の製造方法。

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