WO2014103902A1 - 導電構造体、導電構造体の製造方法、及び、表示装置 - Google Patents

導電構造体、導電構造体の製造方法、及び、表示装置 Download PDF

Info

Publication number
WO2014103902A1
WO2014103902A1 PCT/JP2013/084181 JP2013084181W WO2014103902A1 WO 2014103902 A1 WO2014103902 A1 WO 2014103902A1 JP 2013084181 W JP2013084181 W JP 2013084181W WO 2014103902 A1 WO2014103902 A1 WO 2014103902A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
film
conductor layer
conductor
conductive structure
Prior art date
Application number
PCT/JP2013/084181
Other languages
English (en)
French (fr)
Inventor
光伸 宮本
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to US14/653,954 priority Critical patent/US20150316804A1/en
Publication of WO2014103902A1 publication Critical patent/WO2014103902A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78636—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with supplementary region or layer for improving the flatness of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Definitions

  • the present invention relates to a conductive structure, a method for manufacturing a conductive structure, and a display device. More specifically, the present invention relates to a conductive structure in which two conductive layers arranged via at least one insulating layer are electrically connected, a method for manufacturing the conductive structure, and a display device having the conductive structure. Is.
  • an upper layer bit is formed on an interlayer insulating film having a first insulating film as a top layer capable of ensuring a sufficient selection ratio with respect to the second insulating film deposited in the second stage.
  • FIG. 44 is an explanatory view showing a conventional conductive structure.
  • FIG. 44 shows a state where the conductive structure 101 is provided on the main surface of the substrate 102.
  • the conductive structure 101 includes a first conductive layer 103 on the substrate 102, an insulating layer 106 formed to cover the first conductive layer 103, and provided with contact holes (openings) 107a and 107b.
  • the second conductive layers 105a and 105b to be connected to the first conductive layer 103 inside the contact holes 107a and 107b.
  • the first conductor layer 103 and the second conductor layer 105a are metal films, and are usually formed by a sputtering method.
  • the second conductor layer 105b is a metal film formed from a conductive liquid material.
  • the inside of the contact hole 107a is usually filled.
  • the second conductor layer 105 a is formed by a sputtering method and connected to the first conductor layer 103.
  • the second conductor layer 105a may not sufficiently fill the inside of the contact hole 107a.
  • the first conductor layer When a connection failure between the first conductive layer 103 and the second conductive layer 105a occurs, the connection resistance between the first conductive layer 103 and the second conductive layer 105a may increase. In such a case, the function and reliability as the conductive structure are deteriorated.
  • two or more insulating layers are stacked between the first conductor layer 103 and the second conductor layer 105a, and the number of contact hole manufacturing steps is as follows.
  • the contact hole depth is increased by the thickness of the stacked insulating layer. Connection failure between the first conductor layer 103 and the second conductor layer 105a may occur.
  • the connection failure between the two conductor layers may occur depending on the diameter and depth of the contact hole. There was a problem that occurred.
  • Patent Document 1 discloses a method for manufacturing a semiconductor device in which contact holes are stably formed between minute bit lines and the number of manufacturing steps is reduced.
  • the invention described in Patent Document 1 is a method of embedding a conductive material in the minute contact hole, and the embedding of the conductive material in the contact hole depends on the diameter and depth of the contact hole. Therefore, there is room for contrivance to solve the above problems.
  • the present invention has been made in view of the above situation, and a conductive structure capable of sufficiently preventing the occurrence of poor connection between two conductive layers without depending on the diameter and depth of a contact hole.
  • An object of the present invention is to provide a method for manufacturing the conductive structure and a display device having the conductive structure.
  • the present inventor has conducted various studies on a conductive structure that can sufficiently prevent the occurrence of connection failure between two conductor layers without depending on the diameter and depth of the contact hole. It paid attention to improving the shape of the conductor layer of the layer formed previously. Then, the conductor layer on the side to be formed first has a protrusion disposed inside the contact hole, and the protrusion is directly connected to the conductor layer on the side to be formed later. For example, it has been found that the occurrence of poor connection between the two conductor layers can be sufficiently prevented without depending on the diameter and depth of the contact hole. Thus, the inventors have conceived that the above problems can be solved brilliantly and have reached the present invention.
  • a first conductor layer, at least one insulating layer, and a second conductor layer electrically connected to the first conductor layer are sequentially provided.
  • the first conductive layer has a protrusion disposed in an opening provided in the at least one insulating layer, and the protrusion includes the second conductive structure.
  • the conductive structure may be directly connected to the body layer.
  • FIG. 1 is an explanatory view showing an example of a conductive structure according to the present invention.
  • the conductive structure 1 includes a first conductive layer 3, an insulating layer 6, and a first conductive layer 3 electrically connected to the first conductive layer 3 on the main surface of the substrate 2. 2 conductor layers 5 are provided in order.
  • the “opening provided in the at least one insulating layer” means the opening 7 of the insulating layer 6 provided for connecting the first conductor layer 3 and the second conductor layer 5. For example, it corresponds to the contact hole.
  • the “projection” refers to the projection 4 of the first conductor layer 3 disposed inside the opening 7 of the insulating layer 6 as described above. 2 conductor layer 5 is directly connected. In FIG. 1, the protrusion 4 is in contact with the inner wall surface of the opening 7. Further, the diameter and depth of the contact hole (opening) refer to R and D, respectively, as shown in FIG.
  • the conductive structure in one embodiment of the present invention is not particularly limited by other components.
  • the present inventors have conducted various studies on a method for manufacturing a conductive structure that can sufficiently prevent the occurrence of poor connection between two conductive layers without depending on the diameter and depth of the contact hole.
  • the two conductor layers having a suitable shape attention was paid to a method of manufacturing the conductor layer on the side to be formed first.
  • the conductive layer on the side to be formed first is formed on the side wall of the photoresist disposed at the position where the contact hole is provided, and is formed at least on the front side formed on the side wall of the photoresist. If the conductive layer on the side is directly connected to the conductive layer on the side to be formed later, the connection failure between the two conductive layers occurs regardless of the diameter and depth of the contact hole. It was found that can be sufficiently prevented.
  • the inventors have conceived that the above problems can be solved brilliantly and have reached the present invention.
  • a first conductor layer, at least one insulating layer, and a second conductor layer electrically connected to the first conductor layer are sequentially provided.
  • a method for manufacturing a conductive structure which includes the following steps (1) to (3) may be used. (1) A step of forming a photoresist on the main surface of the substrate so that a side wall perpendicular to the main surface of the substrate is provided. (2) The first conductor so as to cover the photoresist. (3) A step of anisotropically etching the first conductor layer film so that at least the first conductor layer on the side wall of the photoresist remains.
  • the method for producing a conductive structure in one embodiment of the present invention is not particularly limited by other steps.
  • a display device including the above conductive structure may be used.
  • the display device according to one embodiment of the present invention is not particularly limited by other components, and any other structure that is ordinarily used for a display device can be applied as appropriate.
  • a conductive structure that can sufficiently prevent the occurrence of poor connection between two conductive layers without depending on the diameter and depth of the contact hole, and the conductive structure
  • a manufacturing method and a display device including the conductive structure can be provided.
  • FIG. 3 is a schematic plan view showing a pixel portion of a thin film transistor array substrate having a conductive structure according to Embodiment 1.
  • FIG. 3 is a schematic cross-sectional view showing a cross section of a portion corresponding to a line segment a-a ′ in FIG. 2.
  • 6 is a schematic plan view showing a state after a gate insulating film forming step according to Embodiment 1.
  • FIG. 5 is a schematic cross-sectional view showing a cross section of a portion corresponding to line segments A-A ′ and B-B ′ in FIG. 4.
  • FIG. 7 is a schematic cross-sectional view showing a cross section of a portion corresponding to line segments A-A ′ and B-B ′ in FIG. 6.
  • FIG. 3 is a schematic plan view showing a state after the conductive film (first conductive layer film) film forming step according to the first embodiment.
  • FIG. 9 is a schematic cross-sectional view showing a cross section of a portion corresponding to line segments A-A ′ and B-B ′ in FIG. 8. It is a plane schematic diagram which shows the state after the photoresist formation process for forming the pattern which concerns on Embodiment 1.
  • FIG. FIG. 7 is a schematic cross-sectional view showing a cross section of a portion corresponding to line segments A-A ′ and B-B ′ in FIG. 6.
  • FIG. 9 is a schematic cross-sectional view showing a cross section of a portion corresponding to line segments A-A ′ and B-B ′ in FIG. 8.
  • FIG. 11 is a schematic cross-sectional view showing a cross section of a portion corresponding to line segments A-A ′ and B-B ′ in FIG. 10. It is a plane schematic diagram which shows the state after the conductor film (film
  • FIG. FIG. 13 is a schematic cross-sectional view showing a cross section of a portion corresponding to line segments A-A ′ and B-B ′ in FIG. 12.
  • 3 is a schematic plan view showing a state after a protective film forming step according to Embodiment 1.
  • FIG. FIG. 15 is a schematic cross-sectional view showing a cross section of a portion corresponding to line segments A-A ′ and B-B ′ in FIG. 14.
  • FIG. 6 is a schematic plan view showing a state after a flat film forming step according to Embodiment 1.
  • FIG. 17 is a schematic cross-sectional view showing a cross section of a portion corresponding to line segments A-A ′ and B-B ′ in FIG. 16.
  • FIG. 5 is a schematic plan view showing a state after a conductive film (film for a second conductive layer) film forming step according to Embodiment 1.
  • FIG. 19 is a schematic cross-sectional view showing a cross section of a portion corresponding to line segments A-A ′ and B-B ′ in FIG. 18.
  • 6 is a schematic plan view showing a connection terminal portion of a thin film transistor array substrate having a conductive structure according to Embodiment 2.
  • FIG. 21 is a schematic cross-sectional view showing a cross section of a portion corresponding to a line segment b-b ′ in FIG. 20.
  • 6 is a schematic plan view showing a substrate used for manufacturing a conductive structure according to Embodiment 2.
  • FIG. 23 is a schematic cross-sectional view showing a cross section of a portion corresponding to line segments A-A ′ and B-B ′ in FIG. 22. It is a plane schematic diagram which shows the state after the thick film photoresist formation process which concerns on Embodiment 2.
  • FIG. FIG. 25 is a schematic cross-sectional view showing a cross section of a portion corresponding to line segments A-A ′ and B-B ′ in FIG. 24.
  • FIG. 27 is a schematic cross-sectional view showing a cross section of a portion corresponding to line segments A-A ′ and B-B ′ in FIG. 26. It is a plane schematic diagram which shows the state after the photoresist formation process for forming the pattern which concerns on Embodiment 2.
  • FIG. 29 is a schematic cross-sectional view showing a cross section of a portion corresponding to line segments A-A ′ and B-B ′ in FIG. 28.
  • FIG. 31 is a schematic cross-sectional view showing a cross section of a portion corresponding to line segments A-A ′ and B-B ′ in FIG. 30.
  • FIG. 10 is a schematic plan view showing a state after a photoresist ashing process according to the second embodiment.
  • FIG. 33 is a schematic cross-sectional view showing a cross section of a portion corresponding to line segments A-A ′ and B-B ′ in FIG. 32.
  • 10 is a schematic plan view showing a state after an insulating film forming step according to Embodiment 2.
  • FIG. 35 is a schematic cross-sectional view showing a cross section of a portion corresponding to line segments A-A ′ and B-B ′ in FIG. 34. It is a plane schematic diagram which shows the state after the conductor film (film
  • FIG. FIG. 37 is a schematic cross-sectional view showing a cross section of a portion corresponding to line segments A-A ′ and B-B ′ in FIG. 36.
  • 6 is a schematic perspective view showing a liquid crystal display device having a conductive structure according to Embodiment 3.
  • FIG. 6 is a schematic perspective view showing a liquid crystal display device having a conductive structure according to Embodiment 4.
  • FIG. 41 is a schematic cross-sectional view showing a cross section of a portion corresponding to a line segment c-c ′ in FIG. 40. It is a plane schematic diagram which shows the connection terminal part of the thin-film transistor array substrate which has a conductive structure which concerns on the comparison form 2.
  • FIG. 43 is a schematic cross-sectional view showing a cross section of a portion corresponding to a line segment d-d ′ in FIG. 42. It is explanatory drawing which shows the conventional conductive structure.
  • the first conductive layer may be a drain electrode
  • the second conductive layer may be a pixel electrode
  • the conductive structure can be used for connection between the drain electrode and the pixel electrode in the thin film transistor array substrate having the thin film transistor element.
  • the drain electrode 13 is disposed inside the opening 7 provided in the protective film 6a and the flat film 6b (each corresponding to the at least one insulating layer).
  • the connection between the drain electrode 13 and the pixel electrode 14 can be reduced without depending on the diameter and depth of the opening 7. Generation
  • production can fully be prevented.
  • the first conductive layer is a terminal used for connection to a source driver
  • the second conductive layer is a source bus line. It may be.
  • the conductive structure can be used for connection between a terminal used for connection to a source driver and a source bus line in a thin film transistor array substrate having thin film transistor elements.
  • the terminal 20 used for connection to the source driver is arranged inside the opening 7 provided in the insulating film 6c (corresponding to the at least one insulating layer).
  • the first conductive layer is a pixel electrode
  • the second conductive layer is a counter electrode
  • the at least one insulating layer is:
  • a liquid crystal layer may be included.
  • the conductive structure is connected to a connection between the pixel electrode of the thin film transistor array substrate and the counter electrode of the counter substrate (for example, a color filter substrate) facing the thin film transistor array substrate.
  • the signal supplied from the thin film transistor array substrate can be sent to the counter substrate through the conductive structure.
  • the pixel electrode 14 provided on the outermost layer of the thin film transistor array substrate 23 on the counter substrate 24 side is disposed in an insulating layer including the liquid crystal layer 22.
  • the projection 4 has the portion 4 and is directly connected to the counter electrode 25 provided on the counter substrate 24, thereby sufficiently preventing the occurrence of poor connection between the pixel electrode 14 and the counter electrode 25. Can do.
  • the pixel electrode 14 and the counter electrode 25 are opposed to each other without using a conductive member such as a conductive paste or a conductive bead that is normally used to electrically connect the pixel electrode 14 and the counter electrode 25.
  • the electrode 25 can be suitably connected.
  • the first conductive layer is a counter electrode
  • the second conductive layer is a pixel electrode
  • the at least one insulating layer is:
  • a liquid crystal layer may be included.
  • the conductive structure can be used for connection between the pixel electrode of the thin film transistor array substrate and the counter electrode of the counter substrate facing the thin film transistor array substrate.
  • the signal supplied from the thin film transistor array substrate can be sent to the counter substrate through the conductive structure.
  • the counter electrode 25 provided on the counter substrate 24 has the protrusion 4 disposed inside the insulating layer including the liquid crystal layer 22, and the protrusion 4 is By directly connecting to the pixel electrode 14 provided on the outermost layer of the thin film transistor array substrate 23 on the counter substrate 24 side, it is possible to sufficiently prevent the occurrence of a connection failure between the counter electrode 25 and the pixel electrode 14. Can do.
  • the counter electrode 25 and the pixel can be formed without using a conductive member such as a conductive paste or a conductive bead normally used for electrically connecting the counter electrode 25 and the pixel electrode 14.
  • the electrode 14 can be suitably connected.
  • the at least one insulating layer includes a first insulating layer and a second insulating layer, and after the step (3), the following steps (4) to (4) to (6) may be performed.
  • the first insulating layer is formed so as to cover the first conductor layer, and a portion of the first conductor layer connected to the second conductor layer is exposed.
  • the first conductor layer has a protrusion disposed inside the opening provided in the first and second insulating layers, and the protrusion is connected to the second conductor layer. It can be formed to connect directly. Therefore, it is possible to provide a method for manufacturing a conductive structure that can sufficiently prevent the occurrence of poor connection between the first and second conductive layers without depending on the diameter and depth of the opening. .
  • the “step of opening the first insulating layer” is preferably a step of etching the first insulating layer, and the “step of opening the second insulating layer” is preferably the step of opening the second insulating layer.
  • the step of ashing two insulating layers is preferable.
  • the at least one insulating layer includes a third insulating layer, and the following steps (7) to (9) are performed after the step (3). It may be what performs.
  • Step of removing the photoresist (8)
  • the third insulating layer is formed so as to cover the first conductor layer, and the second conductor of the first conductor layer is formed.
  • opening the third insulating layer so that a portion connected to the body layer is exposed.
  • the first conductor layer has a protrusion disposed in the opening provided in the third insulating layer, and the protrusion is directly connected to the second conductor layer. Can be formed. Therefore, it is possible to provide a method for manufacturing a conductive structure that can sufficiently prevent the occurrence of poor connection between the first and second conductive layers without depending on the diameter and depth of the opening. .
  • the “step of removing the photoresist” is preferably a step of ashing the photoresist
  • the “step of opening the third insulating layer” is an etching step of the third insulating layer. It is preferable that it is a process to perform.
  • the following step (10) may be performed after the step (3).
  • the first and second conductor layers are connected to the substrate on which the first conductor layer is formed and the counter substrate on which the second conductor layer is formed. Bonding process
  • the first conductor layer is provided with a protrusion disposed inside the opening provided in the at least one insulating layer (for example, a liquid crystal layer) sandwiched between the substrate and the counter substrate.
  • the protrusion can be formed so as to be directly connected to the second conductor layer. Therefore, it is possible to provide a method for manufacturing a conductive structure that can sufficiently prevent the occurrence of poor connection between the first and second conductive layers without depending on the diameter and depth of the opening. .
  • the first conductive layer may be a drain electrode
  • the second conductive layer may be a pixel electrode.
  • the manufacturing method of the said conductive structure can be used when connecting between a drain electrode and a pixel electrode in the thin-film transistor array substrate which has a thin-film transistor element.
  • the drain electrode 13 is provided on the protective film 6a (corresponding to the first insulating layer) and the flat film 6b (corresponding to the second insulating layer).
  • the protrusion 4 disposed inside the opening 7 and connecting the protrusion 4 directly to the pixel electrode 14 the drain electrode is independent of the diameter and depth of the opening 7. The occurrence of poor connection between the pixel electrode 13 and the pixel electrode 14 can be sufficiently prevented.
  • the first conductive layer is a terminal used for connection to a source driver
  • the second conductive layer is a source bus line. It may be what is.
  • the manufacturing method of the said conductive structure can be used when connecting between the terminal used for the connection to a source driver, and a source bus line in the thin-film transistor array board
  • the terminal 20 used for connection to the source driver is arranged inside the opening 7 provided in the insulating film 6c (corresponding to the third insulating layer).
  • the protruding portion 4 so as to be directly connected to the source bus line 10, it is used for connection to the source driver without depending on the diameter and depth of the opening 7. Occurrence of poor connection between the terminal 20 and the source bus line 10 can be sufficiently prevented.
  • the first conductive layer is a pixel electrode
  • the second conductive layer is a counter electrode
  • the at least one insulating layer is provided.
  • the layer may include a liquid crystal layer.
  • the conductive structure can be used when connecting between the pixel electrode of the thin film transistor array substrate and the counter electrode of the counter substrate facing the thin film transistor array substrate, Accordingly, a signal supplied from the thin film transistor array substrate can be sent to the counter substrate through the conductive structure.
  • the pixel electrode 14 provided on the outermost layer on the counter substrate 24 side of the thin film transistor array substrate 23 is disposed in the insulating layer including the liquid crystal layer 22.
  • the pixel electrode 14 and the counter electrode 25 are opposed to each other without using a conductive member such as a conductive paste or a conductive bead that is normally used to electrically connect the pixel electrode 14 and the counter electrode 25.
  • the electrode 25 can be suitably connected.
  • the first conductive layer is a counter electrode
  • the second conductive layer is a pixel electrode
  • the at least one insulating layer is provided.
  • the layer may include a liquid crystal layer.
  • the conductive structure can be used when connecting between the pixel electrode of the thin film transistor array substrate and the counter electrode of the counter substrate facing the thin film transistor array substrate, Accordingly, a signal supplied from the thin film transistor array substrate can be sent to the counter substrate through the conductive structure.
  • the counter electrode 25 provided on the counter substrate 24 has the protrusion 4 disposed inside the insulating layer including the liquid crystal layer 22, and the protrusion 4 is By forming the thin film transistor array substrate 23 so as to be directly connected to the pixel electrode 14 provided on the outermost layer on the counter substrate 24 side, it is possible to sufficiently generate a connection failure between the counter electrode 25 and the pixel electrode 14. Can be prevented.
  • the counter electrode 25 and the pixel can be formed without using a conductive member such as a conductive paste or a conductive bead normally used for electrically connecting the counter electrode 25 and the pixel electrode 14.
  • the electrode 14 can be suitably connected.
  • the preferable aspect of the conductive structure obtained by the manufacturing method of the conductive structure according to the present invention is the same as the preferable aspect of the conductive structure according to the present invention described above.
  • the electrically conductive structure which concerns on this invention which has the preferable various aspect mentioned above may be provided. Thereby, since the diameter of the opening can be reduced, a high-resolution display device can be realized.
  • the basic configuration of the conductive structure according to the embodiment includes a first conductive layer, at least one insulating layer, and a second conductive layer electrically connected to the first conductive layer in order. It is a thing.
  • the present invention is applicable to all conductive structures provided with openings (contact holes) for electrically connecting two conductor layers.
  • a thin film transistor array substrate having thin film transistor elements, A conductive structure in the liquid crystal display device will be described.
  • Embodiment 1 is a case where the conductive structure according to the present invention is used for connection between a drain electrode and a pixel electrode in a thin film transistor array substrate having thin film transistor elements.
  • FIG. 2 is a schematic plan view showing a pixel portion of the thin film transistor array substrate having the conductive structure according to the first embodiment.
  • the voltage supplied from the source bus line 10 is applied to the pixel via the source electrode 11, the semiconductor layer 12, and the drain electrode 13 at the timing selected by the gate bus line 9. Apply to electrode 14.
  • FIG. 3 is a schematic cross-sectional view showing a cross section of a portion corresponding to the line segment a-a ′ in FIG.
  • the thin film transistor element 15 included in the thin film transistor array substrate covers the substrate 2 (for example, a glass substrate), the gate bus line 9 provided on the main surface of the substrate 2, and the gate bus line 9.
  • the semiconductor layer 12 provided at a position overlapping with the gate bus line 9 when the main surface of the substrate 2 is viewed in plan in a part on the gate insulating film 16, Part of the gate insulating film 16 and the semiconductor layer 12, the source electrode 11 provided on the opposite side of the gate insulating film 16 and the semiconductor layer 12 from the substrate 2 side, and one on the gate insulating film 16 and the semiconductor layer 12.
  • the drain electrode 13 provided on the opposite side of the gate insulating film 16 and the semiconductor layer 12 from the substrate 2 side, the gate insulating film 16, the semiconductor layer 12, the source electrode 11, and the drain electrode 1.
  • the flat film 6b provided on the opposite side of the protective film 6a from the substrate 2 side, the drain electrode 13, and the flat film 6b, The drain electrode 13 and the pixel electrode 14 provided on the side opposite to the substrate 2 side of the flat film 6 b are provided so as to be connected to the exposed portion of the drain electrode 13.
  • the drain electrode 13 has a protrusion 4 disposed inside the opening 7 provided in the protective film 6 a and the flat film 6 b, and the protrusion 4 is connected to the pixel electrode 14. Connected directly. Therefore, it is possible to sufficiently prevent the occurrence of poor connection between the drain electrode 13 and the pixel electrode 14 without depending on the diameter and depth of the opening 7.
  • the protrusion 4 is in contact with the inner wall surface of the opening 7.
  • the structure of the semiconductor layer 12 is not particularly limited, but preferably includes an oxide semiconductor.
  • the oxide semiconductor is characterized by higher mobility and less characteristic variation than amorphous silicon. Therefore, a thin film transistor element including the oxide semiconductor can operate at a higher speed than a thin film transistor element including amorphous silicon, has a high driving frequency, and can reduce the proportion of one pixel. It is suitable for driving a generation display device.
  • the oxide semiconductor film is formed by a simpler process than the polycrystalline silicon film, it has an advantage that it can be applied to a device that requires a large area.
  • composition of the oxide semiconductor examples include those composed of indium (In), gallium (Ga), zinc (Zn), and oxygen (O), indium (In), tin (Tin), and zinc ( It may be composed of Zn) and oxygen (O), or composed of indium (In), aluminum (Al), zinc (Zn), and oxygen (O).
  • the drain electrode 13 preferably includes a metal film, and titanium (Ti), aluminum (Al), or the like is preferably used as the composition of the metal film.
  • the thickness of the drain electrode 13 is not particularly limited, but is preferably 300 nm or more and 500 nm or less.
  • the protective film 6a is preferably an inorganic insulating film.
  • the thickness of the protective film 6a is not particularly limited, but is preferably 400 nm or more and 600 nm or less.
  • the flat film 6b is preferably an organic insulating film. Further, the thickness of the flat film 6b is not particularly limited, but is preferably 1.5 ⁇ m or more and 2.5 ⁇ m or less.
  • indium tin oxide ITO: Indium Tin Oxide
  • the thickness of the pixel electrode 14 is not particularly limited, but is preferably 80 nm or more and 150 nm or less.
  • the diameter of the opening 7 is not particularly limited, but is preferably 1.0 ⁇ m or more and 4.0 ⁇ m or less, and when it is 2.0 ⁇ m or less, the conductive structure according to Embodiment 1 is particularly preferably used.
  • the depth of the opening 7 (depth in the direction perpendicular to the main surface of the substrate 2) is not particularly limited, but the conductive structure according to the first embodiment is particularly preferably used when the depth is 600 nm or more. It is done.
  • the shape of the opening 7 is not particularly limited, but may be other shapes such as a rectangular parallelepiped shape in addition to the cylindrical shape, and the diameter of the opening 7 may be a square or rectangular side other than the diameter of a circle or an ellipse. It may be a length.
  • the height of the protrusion 4 (the height in the direction perpendicular to the main surface of the substrate 2) is not particularly limited, but is preferably 0.6 ⁇ m or more and 4.0 ⁇ m or less. In FIG. 3, the height of the protrusion 4 and the depth of the opening 7 are shown to match, but the height of the protrusion 4 and the depth of the opening 7 do not have to match. The height of the protrusion 4 and the depth of the opening 7 are preferably the same. If the protrusion 4 can be directly connected to the pixel electrode 14, the height of the protrusion 4 is greater than the depth of the opening 7. May be low or high.
  • the shape of the protrusion 4 is not particularly limited, but may be other shapes such as a rectangular parallelepiped shape in addition to the cylindrical shape.
  • drain electrode 13 and the pixel electrode 14 correspond to the first and second conductor layers in one embodiment of the present invention, respectively.
  • the protective film 6a and the flat film 6b each correspond to the at least one insulating layer in one embodiment of the present invention.
  • the opening 7 provided in the protective film 6a and the flat film 6b corresponds to the opening provided in the at least one insulating layer in one embodiment of the present invention.
  • the protruding portion 4 corresponds to the protruding portion in one embodiment of the present invention.
  • the method for manufacturing a conductive structure according to the first embodiment includes a gate insulating film forming step, a thick film photoresist forming step, a conductive film (film for the first conductive layer) film forming step, and a pattern formation.
  • a photoresist For forming a photoresist, a conductive film (film for the first conductive layer) etching process, a protective film forming process, a flat film forming process, and a conductive film (for the second conductive layer) Film).
  • FIG. 4 is a schematic plan view showing a state after the gate insulating film forming step according to the first embodiment.
  • FIG. 5 is a schematic cross-sectional view showing a cross section of a portion corresponding to line segments AA ′ and BB ′ in FIG.
  • FIG. 5 shows a schematic cross-sectional view of portions corresponding to different line segments AA ′ and BB ′.
  • the heights are adjusted so as to be adjacent to each other.
  • FIGS. 4 and 5 a gate insulating film 16 is formed on the main surface of a glass substrate (corresponding to the substrate 2 in FIG. 3).
  • FIG. 6 is a schematic plan view showing a state after the thick film photoresist forming process according to the first embodiment.
  • FIG. 7 is a schematic cross-sectional view showing a cross section of a portion corresponding to line segments AA ′ and BB ′ in FIG.
  • a side wall perpendicular to the main surface of the glass substrate is provided on a part of the gate insulating film 16 on the opposite side of the gate insulating film 16 from the glass substrate side.
  • the photoresist 17a is formed through coating, exposure, development, and baking.
  • the purpose of the baking process is to cure the photoresist, and film formation on the photoresist 17a and the like are performed in the subsequent steps. Maintenance is done.
  • the thickness of the photoresist 17a is not particularly limited, but is preferably 1.2 ⁇ m or more and 4.0 ⁇ m or less.
  • FIG. 8 is a schematic plan view showing a state after the conductor film (first conductor layer film) film forming step according to the first embodiment.
  • FIG. 9 is a schematic cross-sectional view showing a cross section of a portion corresponding to line segments AA ′ and BB ′ in FIG.
  • a conductor film 18a is formed by sputtering so as to cover the gate insulating film 16 and the photoresist 17a.
  • the conductor film 18a becomes the drain electrode 13 through the following steps.
  • the conductor film 18a preferably includes a metal film, and titanium (Ti), aluminum (Al), or the like is preferably used as the composition of the metal film.
  • the thickness of the conductor film 18a is not particularly limited, but is preferably 300 nm or more and 500 nm or less.
  • FIG. 10 is a schematic plan view showing a state after the photoresist forming process for forming the pattern according to the first embodiment.
  • FIG. 11 is a schematic cross-sectional view showing a cross section of a portion corresponding to line segments AA ′ and BB ′ in FIG.
  • the photoresist 17 b is partly on the conductor film 18 a so that the conductor film 18 a has the pattern of the drain electrode 13, and the glass substrate side of the conductor film 18 a Is formed on the opposite side by photolithography.
  • FIG. 12 is a schematic plan view showing a state after the conductive film (first conductive layer film) etching process according to the first embodiment.
  • FIG. 13 is a schematic cross-sectional view showing a cross section of a portion corresponding to line segments AA ′ and BB ′ in FIG.
  • the conductive film 18a is removed by anisotropically dry etching a portion not overlapping with the photoresist 17b when the main surface of the glass substrate is viewed in plan. Thereafter, the photoresist 17b is removed by ashing.
  • the conductor film 18a remains on the upper portion and the side wall of the photoresist 17a, and the pattern of the drain electrode 13 is formed.
  • FIG. 14 is a schematic plan view showing a state after the protective film forming step according to the first embodiment.
  • FIG. 15 is a schematic cross-sectional view showing a cross section of a portion corresponding to line segments AA ′ and BB ′ in FIG.
  • the protective film 6a is formed by a CVD (Chemical Vapor Deposition) apparatus so as to cover the conductive film 18a and the gate insulating film 16, and then the conductive film.
  • CVD Chemical Vapor Deposition
  • the protective film 6a is preferably an inorganic insulating film.
  • the thickness of the protective film 6a is not particularly limited, but is preferably 400 nm or more and 600 nm or less.
  • FIG. 16 is a schematic plan view showing a state after the flat film forming step according to the first embodiment.
  • FIG. 17 is a schematic cross-sectional view showing a cross-section of a portion corresponding to line segments AA ′ and BB ′ in FIG.
  • a flat film 6b is formed by a coating apparatus and a baking apparatus so as to cover the conductor film 18a and the protective film 6a, and then the conductor film 18a is processed in the subsequent steps.
  • a part of the flat film 6b is removed by ashing so that a portion connected to the conductor film 18b (pixel electrode 14) to be formed is exposed.
  • the flat film 6b is preferably an organic insulating film.
  • the thickness of the flat film 6b is not particularly limited, but is preferably 1.5 ⁇ m or more and 2.5 ⁇ m or less.
  • FIG. 18 is a schematic plan view showing a state after the conductor film (second conductor layer film) film forming step according to the first embodiment.
  • FIG. 19 is a schematic cross-sectional view showing a cross section of a portion corresponding to line segments AA ′ and BB ′ in FIG. As shown in FIGS. 18 and 19, on the conductive film 18a, the protective film 6a, and the flat film 6b on the opposite side of the glass substrate side so as to be connected to the exposed portion of the conductive film 18a.
  • the conductor film 18b is formed by sputtering.
  • the conductor film 18 b becomes the pixel electrode 14.
  • the thickness of the conductor film 18b is not particularly limited, but is preferably 80 nm or more and 150 nm or less.
  • the conductive structure according to Embodiment 1 can be manufactured.
  • the conductive film 18a (drain electrode 13) is formed in the protrusions (photographs) disposed in the openings provided in the protective film 6a and the flat film 6b. It has a conductor film 18a) formed on the top and side walls of the resist 17a, and the protrusion can be formed to be directly connected to the conductor film 18b (pixel electrode 14). Therefore, it is possible to provide a method for manufacturing a conductive structure that can sufficiently prevent the occurrence of poor connection between the drain electrode 13 and the pixel electrode 14 without depending on the diameter and depth of the opening. .
  • the protrusion is in contact with the inner wall surface of the opening.
  • the conductor films 18a (drain electrode 13) and 18b (pixel electrode 14) respectively correspond to the first and second conductor layers in one embodiment of the present invention.
  • the photoresist 17a corresponds to the photoresist in one embodiment of the present invention.
  • the protective film 6a and the flat film 6b correspond to the first and second insulating layers in one embodiment of the present invention, respectively.
  • the film formation step and the conductor film (film for the second conductor layer) film formation step are the steps (1), (2), (3), and (4) in one embodiment of the present invention, respectively. , (5), and (6).
  • the display device includes a thin film transistor array substrate having the conductive structure according to Embodiment 1 described above, and a counter substrate facing the thin film transistor array substrate.
  • Example 1 An example in which a conductive structure is actually manufactured by the method described in Embodiment 1 is shown as Example 1 below.
  • Example 1 the thickness of the photoresist 17a is 2.0 ⁇ m.
  • the conductor film 18a is formed by sequentially stacking titanium (Ti), aluminum (Al), and titanium (Ti) (hereinafter also referred to as Ti / Al / Ti), and the thickness is Ti.
  • a total of 350 nm of / Al / Ti 50 nm / 200 nm / 100 nm.
  • the protective film 6a is made of silicon nitride (SiNx) and has a thickness of 400 nm.
  • the flat film 6b is a coating type acrylic material and has a thickness of 2.0 ⁇ m.
  • the conductor film 18b is made of indium tin oxide (ITO) and has a thickness of 100 nm.
  • ITO indium tin oxide
  • the baking process conditions in the thick film photoresist forming process were a temperature of 220 ° C. and a processing time of 50 minutes.
  • the RF power value was 1000 W.
  • Embodiment 2 is a case where the conductive structure according to the present invention is used for connection between a terminal used for connection to a source driver and a source bus line in a thin film transistor array substrate having thin film transistor elements.
  • FIG. 20 is a schematic plan view showing a connection terminal portion of a thin film transistor array substrate having a conductive structure according to the second embodiment. As shown in FIG. 20, in the connection terminal portion 19, the source bus line 10 is drawn from the terminal 20 used for connection to the source driver.
  • FIG. 21 is a schematic cross-sectional view showing a cross section of a portion corresponding to line b-b ′ in FIG.
  • the connection terminal portion 19 includes a substrate 2 (for example, a glass substrate), a terminal 20 used for connection to a source driver provided on the main surface of the substrate 2, the substrate 2, and An insulating film 6c provided so as to cover the terminal 20 used for connection to the source driver, a terminal 20 used for connection to the source driver, and a terminal used for connection to the source driver on the insulating film 6c.
  • a terminal 20 used for connection to the source driver and a source bus line 10 provided on the side opposite to the substrate 2 side of the insulating film 6c are provided so as to be connected to the exposed portion of 20.
  • the terminal 20 used for connection to the source driver has a protruding portion 4 disposed in the opening 7 provided in the insulating film 6c, and the protruding portion 4 is the source bus line. 10 is connected directly. Therefore, it is possible to sufficiently prevent the occurrence of poor connection between the terminal 20 used for connection to the source driver and the source bus line 10 without depending on the diameter and depth of the opening 7.
  • the protrusion 4 is in contact with the inner wall surface of the opening 7.
  • the terminal 20 used for connection to the source driver is preferably made of the same material as the gate bus line 9 as shown in FIGS. 2 and 3 and includes a metal film.
  • the metal film has a composition of molybdenum (Mo). Etc. are preferably used.
  • the thickness of the terminal 20 used for connection to the source driver is not particularly limited, but is preferably 150 nm or more and 300 nm or less.
  • the insulating film 6c may be either an organic insulating film or an inorganic insulating film.
  • the thickness of the insulating film 6c is not particularly limited, but is preferably 400 nm or more and 800 nm or less.
  • the source bus line 10 preferably includes a metal film, and titanium (Ti), aluminum (Al), or the like is preferably used as the composition of the metal film.
  • the thickness of the source bus line 10 is not particularly limited, but is preferably 300 nm or more and 500 nm or less.
  • the diameter of the opening 7 is not particularly limited, but is preferably 1.0 ⁇ m or more and 4.0 ⁇ m or less, and when it is 2.0 ⁇ m or less, the conductive structure according to Embodiment 2 is particularly preferably used.
  • the depth of the opening 7 (depth in the direction perpendicular to the main surface of the substrate 2) is not particularly limited, but the conductive structure according to Embodiment 2 is particularly preferably used when the depth is 600 nm or more. It is done.
  • the shape of the opening 7 is not particularly limited, but may be other shapes such as a rectangular parallelepiped shape in addition to the cylindrical shape, and the diameter of the opening 7 may be a square or rectangular side other than the diameter of a circle or an ellipse. It may be a length.
  • the height of the protrusion 4 (the height in the direction perpendicular to the main surface of the substrate 2) is not particularly limited, but is preferably 0.6 ⁇ m or more and 4.0 ⁇ m or less. In FIG. 21, the height of the protrusion 4 and the depth of the opening 7 are shown to match, but the height of the protrusion 4 and the depth of the opening 7 do not have to match. The height of the protrusion 4 and the depth of the opening 7 are preferably the same. If the protrusion 4 can be directly connected to the source bus line 10, the height of the protrusion 4 is the depth of the opening 7. It may be lower or higher.
  • the shape of the protrusion 4 is not particularly limited, but may be other shapes such as a rectangular parallelepiped shape in addition to the cylindrical shape.
  • the terminal 20 and the source bus line 10 used for connection to the source driver respectively correspond to the first and second conductor layers in one embodiment of the present invention.
  • the insulating film 6c corresponds to the at least one insulating layer in one embodiment of the present invention.
  • the opening 7 provided in the insulating film 6c corresponds to the opening provided in the at least one insulating layer in one embodiment of the present invention.
  • the protruding portion 4 corresponds to the protruding portion in one embodiment of the present invention.
  • the manufacturing method of the conductive structure according to the second embodiment includes a thick film photoresist forming step, a conductor film (first conductor layer film) forming step, and a photoresist forming step for forming a pattern.
  • FIG. 22 is a schematic plan view showing a substrate used for manufacturing the conductive structure according to the second embodiment.
  • FIG. 23 is a schematic cross-sectional view showing a cross section of a portion corresponding to line segments A-A ′ and B-B ′ in FIG. 22.
  • FIG. 24 is a schematic plan view showing a state after the thick film photoresist forming process according to the second embodiment.
  • FIG. 25 is a schematic cross-sectional view showing a cross section of a portion corresponding to line segments AA ′ and BB ′ in FIG.
  • a photoresist 17c is applied, exposed, developed, and so on so that a side wall perpendicular to the main surface of the substrate 2 is provided on a part of the main surface of the substrate 2. Formed after baking.
  • the purpose of the baking treatment is to cure the photoresist, and film formation on the photoresist 17c and the like are performed in the subsequent steps. Maintenance is done.
  • the thickness of the photoresist 17c is not particularly limited, but is preferably 0.4 ⁇ m or more and 1.0 ⁇ m or less.
  • the taper angle ⁇ of the photoresist 17c as shown in FIG. 25 is a film formed on the sidewall of the photoresist 17c in the subsequent steps. In order to leave (for example, the conductor film) after anisotropic etching, it is preferably 85 ° or more and 90 ° or less. Further, by using a photoresist having high contrast and high heat resistance, the photoresist 17c having the taper angle ⁇ as described above can be formed.
  • FIG. 26 is a schematic plan view showing a state after the conductive film (first conductive layer film) film forming step according to the second embodiment.
  • FIG. 27 is a schematic cross-sectional view showing a cross section of a portion corresponding to line segments AA ′ and BB ′ in FIG.
  • a conductor film 18c is formed by sputtering so as to cover the substrate 2 and the photoresist 17c.
  • the conductor film 18c becomes the terminal 20 used for connection to the source driver through the following steps.
  • the conductor film 18c preferably includes a metal film, and molybdenum (Mo) or the like is suitably used as the composition of the metal film.
  • the thickness of the conductor film 18c is not particularly limited, but is preferably 150 nm or more and 300 nm or less.
  • FIG. 28 is a schematic plan view showing a state after the photoresist forming process for forming the pattern according to the second embodiment.
  • FIG. 29 is a schematic cross-sectional view showing a cross section of a portion corresponding to line segments AA ′ and BB ′ in FIG.
  • the photoresist film 17d is partly on the conductor film 18c so that the conductor film 18c has a pattern of the terminal 20 used for connection to the source driver. It is formed by photolithography on the side opposite to the substrate 2 side of 18c.
  • FIG. 29 when the main surface of the substrate 2 is viewed in plan, the photoresist 17d and the photoresist 17d are not formed in a region overlapping with the conductor film 18c on the sidewall of the photoresist 17c.
  • FIG. 30 is a schematic plan view showing a state after the conductive film (first conductive layer film) etching step according to the second embodiment.
  • FIG. 31 is a schematic cross-sectional view showing a cross section of a portion corresponding to line segments AA ′ and BB ′ in FIG.
  • the portion of the conductor film 18 c that is not covered with the photoresist 17 d and the portion in the direction parallel to the main surface of the substrate 2 is anisotropically dry-etched.
  • the photoresist 17d is removed by ashing.
  • the conductor film 18c remains on the portion covered with the photoresist 17d and on the sidewall of the photoresist 17c.
  • FIG. 32 is a schematic plan view showing a state after the photoresist ashing process according to the second embodiment.
  • FIG. 33 is a schematic cross-sectional view showing a cross section of a portion corresponding to line segments AA ′ and BB ′ in FIG.
  • the photoresist 17c is removed by ashing.
  • the conductor film 18c has a hollow quadrangular prism portion, and a pattern of the terminals 20 used for connection to the source driver is formed.
  • FIG. 34 is a schematic plan view showing a state after the insulating film forming step according to the second embodiment.
  • FIG. 35 is a schematic cross-sectional view showing a cross section of a portion corresponding to line segments AA ′ and BB ′ in FIG.
  • an insulating film 6c is formed by a CVD apparatus so as to cover the substrate 2 and the conductor film 18c, and then the conductor film 18c is formed in the subsequent steps. A part of the insulating film 6c is removed by dry etching so that a portion connected to the conductor film 18d (source bus line 10) is exposed.
  • the insulating film 6c may be either an organic insulating film or an inorganic insulating film.
  • the thickness of the insulating film 6c is not particularly limited, but is preferably 400 nm or more and 800 nm or less.
  • FIG. 36 is a schematic plan view showing a state after a conductive film (second conductive layer film) film forming step according to the second embodiment.
  • FIG. 37 is a schematic cross-sectional view showing a cross section of a portion corresponding to line segments AA ′ and BB ′ in FIG.
  • the conductor film 18d on the side opposite to the substrate 2 side on the conductor film 18c and the insulating film 6c so as to be connected to the exposed portion of the conductor film 18c. Is formed by sputtering.
  • the conductor film 18d becomes the source bus line 10. Thereafter, a photoresist (not shown) is formed by photolithography on a part of the conductor film 18d opposite to the substrate 2 side so as to form the pattern of the source bus line 10. The portion of the conductor film 18d that is not covered with the photoresist is removed by dry etching. As a result, a pattern of the conductor film 18d (source bus line 10) as shown in FIGS. 36 and 37 is formed.
  • the conductor film 18d preferably includes a metal film, and titanium (Ti), aluminum (Al), or the like is preferably used as the composition of the metal film.
  • the thickness of the conductor film 18d is not particularly limited, but is preferably 300 nm or more and 500 nm or less.
  • the conductive structure according to Embodiment 2 can be manufactured.
  • the conductor film 18c (the terminal 20 used for connection to the source driver) is disposed in the protrusion (in the opening provided in the insulating film 6c) ( A conductor film 18c formed on the side wall of the photoresist 17c, which has a hollow quadrangular prism-shaped portion), and is formed so that the protrusion is directly connected to the conductor film 18d (source bus line 10). can do. Therefore, without depending on the diameter and depth of the opening, a conductive structure that can sufficiently prevent the occurrence of poor connection between the terminal 20 used for connection to the source driver and the source bus line 10. A manufacturing method can be provided.
  • the protrusion is in contact with the inner wall surface of the opening.
  • the conductor films 18c terminal 20 used for connection to the source driver
  • 18d source bus line 10
  • the photoresist 17c corresponds to the photoresist in one embodiment of the present invention.
  • the insulating film 6c corresponds to the third insulating layer in one embodiment of the present invention.
  • the film forming step and the conductive film (film for the second conductive layer) film forming step are the steps (1), (2), (3), and (7) in one embodiment of the present invention, respectively. , (8), and (9).
  • the display device includes a thin film transistor array substrate having the conductive structure according to Embodiment 2 described above, and a counter substrate facing the thin film transistor array substrate.
  • Example 2 An example in which a conductive structure is actually manufactured by the method described in Embodiment 2 is shown as Example 2 below.
  • Example 2 the thickness of the photoresist 17c is 0.4 ⁇ m.
  • the conductor film 18c is made of molybdenum (Mo) and has a thickness of 200 nm.
  • the insulating film 6c is made of silicon nitride (SiNx) and has a thickness of 600 nm.
  • the baking conditions in the thick film photoresist forming process were a temperature of 220 ° C. and a processing time of 50 minutes.
  • the RF power value was 1000 W.
  • Embodiment 3 is a case where the conductive structure according to the present invention is used for connection between a pixel electrode included in a thin film transistor array substrate and a counter electrode included in a counter substrate facing the thin film transistor array substrate in a liquid crystal display device. is there.
  • FIG. 38 is a schematic perspective view showing a liquid crystal display device having a conductive structure according to the third embodiment.
  • the liquid crystal display device 21a includes a thin film transistor array substrate 23 provided with a pixel electrode 14 on the outermost layer, a counter substrate 24 provided with a counter electrode 25 opposed to the thin film transistor array substrate 23, A liquid crystal layer 22 sandwiched between the substrates.
  • the pixel electrode 14 has a protrusion 4 disposed inside the insulating layer including the liquid crystal layer 22, and the protrusion 4 is directly connected to the counter electrode 25. Therefore, it is possible to sufficiently prevent the occurrence of poor connection between the pixel electrode 14 and the counter electrode 25. Furthermore, according to the conductive structure according to the third embodiment, without using a conductive member such as a conductive paste or a conductive bead normally used for electrically connecting the pixel electrode 14 and the counter electrode 25, The pixel electrode 14 and the counter electrode 25 can be suitably connected.
  • the height of the protrusions 4 of the pixel electrode 14 is the cell gap of the liquid crystal display device 21a (between the thin film transistor array substrate 23 and the counter substrate 24). Is preferably substantially equal to the cell gap of the liquid crystal display device 21a.
  • the shape of the protrusion 4 is not particularly limited, but may be other shapes such as a rectangular parallelepiped shape in addition to the cylindrical shape.
  • the pixel electrode 14 and the counter electrode 25 correspond to the first and second conductor layers in one embodiment of the present invention, respectively.
  • the liquid crystal layer 22 is included in the at least one insulating layer in one embodiment of the present invention.
  • the portion where the protruding portion 4 is disposed inside the insulating layer including the liquid crystal layer 22 corresponds to the opening provided in the at least one insulating layer in one embodiment of the present invention.
  • the protruding portion 4 corresponds to the protruding portion in one embodiment of the present invention.
  • the manufacturing method of the conductive structure according to the third embodiment includes a thick film photoresist forming step, a conductive film (first conductor layer film) forming step, and a photoresist forming step for forming a pattern. And a conductor film (film for the first conductor layer) etching step and a substrate bonding step.
  • the manufacturing method of the conductive structure according to the third embodiment other than the substrate bonding step is the conductive structure according to the first embodiment except that the pixel electrode 14 is formed instead of the drain electrode 13 in the first embodiment. This is the same as the body manufacturing method.
  • the thick film photoresist forming process according to the third embodiment is the same as that of the first embodiment except that the thin film transistor array substrate 23 is used instead of the substrate on which the gate insulating film 16 is formed. It is the same as the process.
  • the conductor film 18a according to the first embodiment is formed from the material for the pixel electrode 14 (for example, indium tin oxide which is a conductive film).
  • the conductive film (film for the first conductor layer) according to the first embodiment is the same as the film forming process except that the material [ITO] is preferable.
  • the photoresist forming process for forming the pattern according to the third embodiment is the same as the photoresist forming process for forming the pattern according to the first embodiment.
  • the conductor film (first conductor layer film) etching step according to the third embodiment is the same as the conductor film (first conductor layer film) etching step according to the first embodiment, and the pixel A pattern of the electrode 14 is formed.
  • a substrate bonding process according to the third embodiment will be described with reference to FIG. As shown in FIG. 38, the thin film transistor array substrate 23 on which the pixel electrode 14 is formed, and the counter substrate 24 on which the counter electrode 25 (corresponding to the conductor film 18b) formed by sputtering is formed. Bonding is performed so that 14 and the counter electrode 25 are connected.
  • the thickness of the counter electrode 25 is not particularly limited, but is preferably 80 nm or more and 150 nm or less.
  • the conductive structure according to Embodiment 3 can be manufactured.
  • the pixel electrode 14 has the protruding portion 4 arranged inside the insulating layer including the liquid crystal layer 22, and the protruding portion 4 directly contacts the counter electrode 25. It can be formed to connect. Therefore, it is possible to provide a method for manufacturing a conductive structure that can sufficiently prevent the occurrence of poor connection between the pixel electrode 14 and the counter electrode 25. Furthermore, according to the method for manufacturing a conductive structure according to the third embodiment, a conductive member such as a conductive paste or a conductive bead that is normally used to electrically connect the pixel electrode 14 and the counter electrode 25 is used. Therefore, the pixel electrode 14 and the counter electrode 25 can be connected appropriately.
  • the conductor films 18a (pixel electrodes 14) and 18b (counter electrode 25) respectively correspond to the first and second conductor layers in one embodiment of the present invention.
  • the photoresist 17a corresponds to the photoresist in one embodiment of the present invention.
  • the thin film transistor array substrate 23 corresponds to a substrate in one embodiment of the present invention.
  • the counter substrate 24 corresponds to the counter substrate in one embodiment of the present invention.
  • a thick film photoresist forming process, a conductor film (film for the first conductor layer) film forming process, a conductor film (film for the first conductor layer) etching process, and a substrate bonding process Respectively correspond to the steps (1), (2), (3), and (10) in one embodiment of the present invention.
  • the display device according to Embodiment 3 is a liquid crystal display device having the conductive structure according to Embodiment 3 described above.
  • Example 3 An example in which a conductive structure is actually manufactured by the method described in Embodiment 3 is shown as Example 3.
  • Example 3 the thickness of the photoresist 17a is appropriately set according to the cell gap of the liquid crystal display device 21a.
  • the conductor films 18a and 18b are indium tin oxide (ITO) and have a thickness of 100 nm.
  • Example 3 the baking conditions in the thick film photoresist forming process were a temperature of 220 ° C. and a processing time of 50 minutes.
  • the conductive film (first conductive layer film) etching step was performed by immersing in hydrochloric acid for 300 seconds.
  • the resist used for etching was removed by immersing in a stripping solution for 600 seconds.
  • Embodiment 4 is a case where a conductive structure according to the present invention is used for connection between a pixel electrode included in a thin film transistor array substrate and a counter electrode included in a counter substrate facing the thin film transistor array substrate in a liquid crystal display device. is there.
  • FIG. 39 is a schematic perspective view showing a liquid crystal display device having a conductive structure according to the fourth embodiment.
  • the liquid crystal display device 21b includes a thin film transistor array substrate 23 provided with a pixel electrode 14 on the outermost layer, a counter substrate 24 provided with a counter electrode 25 facing the thin film transistor array substrate 23, A liquid crystal layer 22 sandwiched between the substrates.
  • the counter electrode 25 has a protrusion 4 disposed inside the insulating layer including the liquid crystal layer 22, and the protrusion 4 is directly connected to the pixel electrode 14. Therefore, it is possible to sufficiently prevent the occurrence of poor connection between the counter electrode 25 and the pixel electrode 14. Furthermore, according to the conductive structure according to the fourth embodiment, without using a conductive member such as a conductive paste or a conductive bead that is normally used to electrically connect the counter electrode 25 and the pixel electrode 14, The counter electrode 25 and the pixel electrode 14 can be suitably connected.
  • the height of the protrusion 4 of the counter electrode 25 (the height in the direction perpendicular to the main surface of the counter substrate 24) is the cell gap of the liquid crystal display device 21b (between the thin film transistor array substrate 23 and the counter substrate 24). It is preferably substantially equal to the distance), and more preferably equal to the cell gap of the liquid crystal display device 21b.
  • the shape of the protrusion 4 is not particularly limited, but may be other shapes such as a rectangular parallelepiped shape in addition to the cylindrical shape.
  • the counter electrode 25 and the pixel electrode 14 correspond to the first and second conductor layers in one embodiment of the present invention, respectively.
  • the liquid crystal layer 22 is included in the at least one insulating layer in one embodiment of the present invention.
  • the portion where the protruding portion 4 is disposed inside the insulating layer including the liquid crystal layer 22 corresponds to the opening provided in the at least one insulating layer in one embodiment of the present invention.
  • the protruding portion 4 corresponds to the protruding portion in one embodiment of the present invention.
  • the manufacturing method of the conductive structure according to the fourth embodiment includes a thick film photoresist forming step, a conductor film (first conductor layer film) forming step, and a photoresist forming step for forming a pattern. And a conductor film (film for the first conductor layer) etching step and a substrate bonding step.
  • the manufacturing method of the conductive structure according to the fourth embodiment is different from the pixel electrode 14 and the counter electrode 25 in the third embodiment except that the counter electrode 25 and the pixel electrode 14 are formed, respectively. This is the same as the manufacturing method of the conductive structure according to the third embodiment.
  • the conductive structure according to Embodiment 4 can be manufactured.
  • the counter electrode 25 has the protruding portion 4 disposed inside the insulating layer including the liquid crystal layer 22, and the protruding portion 4 is directly connected to the pixel electrode 14. It can be formed to connect. Therefore, it is possible to provide a method for manufacturing a conductive structure that can sufficiently prevent the occurrence of poor connection between the counter electrode 25 and the pixel electrode 14. Furthermore, according to the method for manufacturing a conductive structure according to the fourth embodiment, a conductive member such as a conductive paste or a conductive bead that is normally used to electrically connect the counter electrode 25 and the pixel electrode 14 is used. Therefore, the counter electrode 25 and the pixel electrode 14 can be suitably connected.
  • the conductor films 18a (counter electrode 25) and 18b (pixel electrode 14) respectively correspond to the first and second conductor layers in one embodiment of the present invention.
  • the photoresist 17a corresponds to the photoresist in one embodiment of the present invention.
  • the counter substrate 24 corresponds to a substrate in one embodiment of the present invention.
  • the thin film transistor array substrate 23 corresponds to the counter substrate in one embodiment of the present invention.
  • a thick film photoresist forming process, a conductor film (film for the first conductor layer) film forming process, a conductor film (film for the first conductor layer) etching process, and a substrate bonding process Respectively correspond to the steps (1), (2), (3), and (10) in one embodiment of the present invention.
  • the display device according to Embodiment 4 is a liquid crystal display device having the conductive structure according to Embodiment 4 described above.
  • Example 4 An example in which a conductive structure is actually manufactured by the method described in Embodiment 4 is shown as Example 4.
  • Example 4 the thickness of the photoresist 17a is appropriately set according to the cell gap of the liquid crystal display device 21b.
  • the conductor films 18a and 18b are indium tin oxide (ITO) and have a thickness of 100 nm.
  • Example 4 the baking conditions for the thick film photoresist forming process were a temperature of 220 ° C. and a processing time of 50 minutes.
  • the conductive film (first conductive layer film) etching step was performed by immersing in hydrochloric acid for 300 seconds.
  • the resist used for etching was removed by immersing in a stripping solution for 600 seconds.
  • Examples of the display device according to the embodiment include a display device using a MEMS (Micro Electro Mechanical Systems) technology, for example, a MEMS shutter display, in addition to the liquid crystal display device as described above.
  • the conductive structure according to the above is suitably used when the drive circuit of the MEMS shutter display is electrically connected to a MEMS actuator that can be driven by a voltage applied from the drive circuit.
  • the MEMS shutter display has a minute shutter manufactured by using the MEMS technology for each pixel. By opening and closing the shutter, the amount of light transmitted from a light source such as a backlight is adjusted, and display is turned on. / Turn off.
  • the MEMS shutter display does not require a polarizing plate and a color filter that are necessary for a liquid crystal display which is currently mainstream, and thus has high light use efficiency from a light source such as a backlight and can suppress power consumption. .
  • the comparative form 1 is a case where a conventional conductive structure is used for connection between a drain electrode and a pixel electrode in a thin film transistor array substrate having thin film transistor elements.
  • FIG. 40 is a schematic plan view showing a pixel portion of a thin film transistor array substrate having a conductive structure according to Comparative Embodiment 1.
  • the voltage supplied from the source bus line 10 ′ is applied to the source electrode 11 ′, the semiconductor layer 12 ′, and the drain electrode 13 at the timing selected by the gate bus line 9 ′. It is applied to the pixel electrode 14 'via'.
  • FIG. 41 is a schematic cross-sectional view showing a cross section of a portion corresponding to the line segment c-c ′ in FIG. 40.
  • a thin film transistor element 15 ′ included in the thin film transistor array substrate includes a substrate 2 ′ (for example, a glass substrate), a gate bus line 9 ′ provided on the main surface of the substrate 2 ′, and a gate bus.
  • the gate insulating film 16 ′ provided so as to cover the line 9 ′, and a part of the gate insulating film 16 ′ that overlaps with the gate bus line 9 ′ when the main surface of the substrate 2 ′ is viewed in plan view
  • the semiconductor layer 12 ′ provided on the gate insulating film 16 ′ and a part of the gate insulating film 16 ′ and the semiconductor layer 12 ′ on the side opposite to the substrate 2 ′ side of the gate insulating film 16 ′ and the semiconductor layer 12 ′.
  • a drain electrode 13 ′ provided on the opposite side of the electrode 11 ′ and the gate insulating film 16 ′ and the semiconductor layer 12 ′ from the substrate 2 ′ side of the gate insulating film 16 ′ and the semiconductor layer 12 ′; Gate insulation film 16 ', half
  • the protective film 6a ′ provided so as to cover the body layer 12 ′, the source electrode 11 ′, and the drain electrode 13 ′, and the protective film 6a ′ on the side opposite to the substrate 2 ′ side of the protective film 6a ′
  • the flat film 6b ′ is provided, and the pixel electrode 14 ′ is provided on the flat film 6b ′ on the opposite side of the flat film 6b ′ from the substrate 2 ′ side.
  • the protective film 6a ′ and the flat film 6b ′ are subjected to a process such as photolithography and etching to form an opening 7 ′ (contact hole). Then, on the flat film 6b ′, a pixel electrode 14 ′ is formed by sputtering on the opposite side of the flat film 6b ′ to the substrate 2 ′ side, and the inside of the opening 7 ′ is buried, thereby draining Connect to electrode 13 '.
  • Comparative Example 2 In Comparative Example 2, a conventional conductive structure is used for connection between a terminal used for connection to a source driver and a source bus line in a thin film transistor array substrate having thin film transistor elements.
  • FIG. 42 is a schematic plan view showing a connection terminal portion of a thin film transistor array substrate having a conductive structure according to Comparative Example 2. As shown in FIG. 42, in the connection terminal portion 19 ', a source bus line 10' is drawn from a terminal 20 'used for connection to a source driver.
  • FIG. 43 is a schematic cross-sectional view showing a cross section of a portion corresponding to the line segment d-d 'in FIG.
  • the connection terminal portion 19 ′ includes a substrate 2 ′ (for example, a glass substrate), a terminal 20 ′ used for connection to a source driver provided on the main surface of the substrate 2 ′, and a substrate. 2 ′ and the insulating film 6c ′ provided so as to cover the terminal 20 ′ used for connection to the source driver, and the insulating film 6c ′ on the side opposite to the substrate 2 ′ side of the insulating film 6c ′ And a provided source bus line 10 '.
  • a substrate 2 ′ for example, a glass substrate
  • the terminal 20 ′ used for connection to a source driver provided on the main surface of the substrate 2 ′
  • a substrate. 2 ′ and the insulating film 6c ′ provided so as to cover the terminal 20 ′ used for connection to the source driver, and the insulating film 6c ′ on
  • an opening 7 ′ (contact hole) is formed in the insulating film 6c ′ by performing processes such as photolithography and etching, and then the insulating film On the opposite side of the insulating film 6c ′ to the substrate 2 ′ side on 6c ′, a film constituting the source bus line 10 ′ is formed by the sputtering method, and the inside of the opening 7 ′ is buried, thereby providing the source driver.
  • a terminal 20 ′ used for connection are connected to a terminal 20 ′ used for connection.

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Ceramic Engineering (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Manufacturing & Machinery (AREA)
  • Liquid Crystal (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)

Abstract

本発明は、コンタクトホールの径及び深さに依存せずに、２つの導電体層間の接続不良の発生を充分に防止することができる導電構造体と、該導電構造体の製造方法と、該導電構造体を有する表示装置とを提供する。本発明の導電構造体は、第１の導電体層と、少なくとも１つの絶縁層と、該第１の導電体層に電気的に接続された第２の導電体層とが順に設けられた導電構造体であって、該第１の導電体層は、該少なくとも１つの絶縁層に設けられた開口内に配置された突起部を有し、該突起部は、該第２の導電体層と直に接続されている。

Description

導電構造体、導電構造体の製造方法、及び、表示装置
本発明は、導電構造体、導電構造体の製造方法、及び、表示装置に関する。より詳しくは、少なくとも１つの絶縁層を介して配置された２つの導電体層が電気的に接続された導電構造体、該導電構造体の製造方法、及び、該導電構造体を有する表示装置に関するものである。
近年、半導体装置において、微細化等への取り組みとして、２つの導電体層を接続するためのコンタクトホールの径の縮小、及び、製造工程数の削減が検討されており、例えば、以下が挙げられる。
半導体装置の製造方法において、（ａ）第２段階で堆積される第２の絶縁膜に対して充分な選択比を確保できる第１の絶縁膜を最上層とする層間絶縁膜に、上層のビット線及びキャパシタ電極と接続するためのパッドを形成する工程と、（ｂ）該第１の絶縁膜に対して充分な選択比を確保できる第２の絶縁膜を堆積し、平坦化した後に、ビット線の反転パターンをマスクとし、第１の絶縁膜をストッパーとして第２の絶縁膜をエッチングする工程と、（ｃ）該ビット線を構成する導電性材料で該パターンを埋め込み、第２の絶縁膜に対して導電性材料がリセスするように該導電性材料を除去することによりビット線を形成する工程と、（ｄ）該第２の絶縁膜に対して充分な選択比が確保できる第３の絶縁膜を堆積することにより該リセスを埋め込んだ後に、該第２の絶縁膜が露出するまで第３の絶縁膜を除去した後に、該第２の絶縁膜を除去する工程と、（ｅ）該第３の絶縁膜と同種の絶縁膜を堆積した後に、異方的にエッチングすることによりビット線の側面を完全に覆う工程と、（ｆ）該第１及び第３の絶縁膜に対して充分な選択比が確保できる第４の絶縁膜を堆積し平坦化した後に、ビット線上及び側面の第３の絶縁膜及び第１の絶縁膜をストッパーとして第４の絶縁膜をエッチングすることにより、キャパシタ電極を形成するためのコンタクトホールを形成する工程とを施す半導体装置の製造方法が開示されている（例えば、特許文献１参照）。
特開２０００－１８３３０８号公報
上述した通り、半導体装置において、微細化が望まれている。ここで、２つの導電体層を電気的に接続するためのコンタクトホールが設けられた導電構造体において、該コンタクトホールの径及び深さによっては、該２つの導電体層間の接続不良が発生することがあった。
例えば、図４４に示すような、従来の導電構造体において説明する。図４４は、従来の導電構造体を示す説明図である。
図４４は、基板１０２の主面上に導電構造体１０１が設けられた状態を示している。導電構造体１０１は、基板１０２上の第１の導電体層１０３と、第１の導電体層１０３を覆うように形成された、コンタクトホール（開口）１０７ａ、１０７ｂが設けられた絶縁層１０６と、コンタクトホール１０７ａ、１０７ｂの内部で第１の導電体層１０３と接続しようとする第２の導電体層１０５ａ、１０５ｂとで構成される。なお、第１の導電体層１０３、及び、第２の導電体層１０５ａは、金属膜であり、通常、スパッタ方式により成膜される。また、第２の導電体層１０５ｂは、導電性の液体材料から形成される金属膜である。
図４４中のコンタクトホール１０７ａにおいて、第１の導電体層１０３（金属膜）と、第２の導電体層１０５ａ（金属膜）とを接続しようとする場合、通常、コンタクトホール１０７ａの内部を埋めるように、第２の導電体層１０５ａをスパッタ方式により成膜し、第１の導電体層１０３に接続させる。しかし、コンタクトホール１０７ａの、径が小さい又は深さが深いときに、第２の導電体層１０５ａでコンタクトホール１０７ａの内部を充分に埋めることができない場合があり、例えば、第１の導電体層１０３と第２の導電体層１０５ａとの間の接続不良が発生してしまう場合、第１の導電体層１０３と第２の導電体層１０５ａとの間の接続抵抗が大きくなる場合がある。そのような場合には、導電構造体としての機能及び信頼性が低下してしまう。
また、図４４中のコンタクトホール１０７ｂにおいて、第１の導電体層１０３（金属膜）と、第２の導電体層１０５ｂ（導電性の液体材料）とを接続しようとする場合、図４４に示すように、第１の導電体層１０３と第２の導電体層１０５ｂとの間に空気２６を挟んでしまい、第１の導電体層１０３と第２の導電体層１０５ｂとの間の接続不良が発生してしまう場合がある。
また、図４４中、第１の導電体層１０３と第２の導電体層１０５ａとの間に、絶縁層（例えば、絶縁層１０６）が２層以上積層されており、コンタクトホールの製造工程数を削減するために、該２層以上積層された絶縁層を一続きに貫通するコンタクトホールを形成する場合にも、積層された絶縁層の厚さ分だけコンタクトホールの深さが増すため、第１の導電体層１０３と第２の導電体層１０５ａとの間の接続不良が発生してしまうことがある。
以上より、２つの導電体層を電気的に接続するためのコンタクトホールが設けられた従来の導電構造体において、該コンタクトホールの径及び深さによっては、該２つの導電体層間の接続不良が発生するという問題が存在していた。
上記特許文献１は、微細なビット線の間にコンタクトホールを安定に形成し、かつ製造工程数を削減する半導体装置の製造方法を開示している。しかしながら、該特許文献１に記載の発明は、微細な該コンタクトホールに導電性材料を埋め込む手法であり、該導電性材料を該コンタクトホールに埋め込むことが、該コンタクトホールの径及び深さに依存して難しくなるため、上記課題を解決するための工夫の余地があった。
本発明は、上記現状に鑑みてなされたものであり、コンタクトホールの径及び深さに依存せずに、２つの導電体層間の接続不良の発生を充分に防止することができる導電構造体と、該導電構造体の製造方法と、該導電構造体を有する表示装置とを提供することを目的とするものである。
本発明者は、コンタクトホールの径及び深さに依存せずに、２つの導電体層間の接続不良の発生を充分に防止することができる導電構造体について種々検討したところ、該２つの導電体層のうちの、先に形成する側の導電体層の形状を改良することに着目した。そして、該先に形成する側の導電体層が、該コンタクトホールの内部に配置された突起部を有し、該突起部が、後に形成する側の導電体層と直に接続するようにすれば、該コンタクトホールの径及び深さに依存せずに、該２つの導電体層間の接続不良の発生を充分に防止できることを見出した。これにより、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
すなわち、本発明の一態様によれば、第１の導電体層と、少なくとも１つの絶縁層と、該第１の導電体層に電気的に接続された第２の導電体層とが順に設けられた導電構造体であって、該第１の導電体層は、該少なくとも１つの絶縁層に設けられた開口内に配置された突起部を有し、該突起部は、該第２の導電体層と直に接続されている導電構造体であってもよい。
なお、上記「該少なくとも１つの絶縁層に設けられた開口」、及び、上記「突起部」とは、例えば、図１に示すような導電構造体１において説明される。図１は、本発明に係る導電構造体の一例を示す説明図である。図１に示すように、導電構造体１は、基板２の主面上に、第１の導電体層３と、絶縁層６と、第１の導電体層３に電気的に接続された第２の導電体層５とが順に設けられたものである。ここで、該「該少なくとも１つの絶縁層に設けられた開口」とは、第１の導電体層３と第２の導電体層５とを接続するために設けられた絶縁層６の開口７のようなものを言い、例えば、上記コンタクトホールに相当する。また、該「突起部」とは、上述したような絶縁層６の開口７の内部に配置された第１の導電体層３の突起部４のようなものを言い、突起部４は、第２の導電体層５と直に接続されている。なお、図１中、突起部４は、開口７の内部の壁面と接している。また、該コンタクトホール（開口）の径及び深さとは、それぞれ、図１に示すような、Ｒ及びＤのことを言う。
本発明の一態様における導電構造体としては、その他の構成要素により特に限定されるものではい。
また、本発明者は、コンタクトホールの径及び深さに依存せずに、２つの導電体層間の接続不良の発生を充分に防止することができる導電構造体の製造方法について種々検討したところ、好適な形状を有する、該２つの導電体層のうちの、先に形成する側の導電体層の製造方法に着目した。そして、該先に形成する側の導電体層を、該コンタクトホールが設けられる位置に配置されたフォトレジストの側壁上に形成し、少なくとも該フォトレジストの側壁上に形成された該先に形成する側の導電体層が、後に形成する側の導電体層と直に接続するようにすれば、該コンタクトホールの径及び深さに依存せずに、該２つの導電体層間の接続不良の発生を充分に防止できることを見出した。これにより、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
すなわち、本発明の一態様によれば、第１の導電体層と、少なくとも１つの絶縁層と、該第１の導電体層に電気的に接続された第２の導電体層とが順に設けられた導電構造体の製造方法であって、下記工程（１）～（３）を含む導電構造体の製造方法であってもよい。
（１）基板の主面上に、該基板の主面に対して垂直な側壁が設けられるように、フォトレジストを形成する工程
（２）該フォトレジストを覆うように、該第１の導電体層用の膜を成膜する工程
（３）少なくとも該フォトレジストの側壁上の該第１の導電体層が残るように、該第１の導電体層用の膜を異方性エッチングする工程
本発明の一態様における導電構造体の製造方法としては、その他の工程により特に限定されるものではない。
また、本発明の一態様によれば、上記導電構造体を有する表示装置であってもよい。
本発明の一態様における表示装置としては、その他の構成要素により特に限定されるものではなく、表示装置に通常用いられるその他の構成を適宜適用することができる。
本発明の一態様によれば、コンタクトホールの径及び深さに依存せずに、２つの導電体層間の接続不良の発生を充分に防止することができる導電構造体と、該導電構造体の製造方法と、該導電構造体を有する表示装置とを提供することができる。
本発明に係る導電構造体の一例を示す説明図である。 実施形態１に係る導電構造体を有する薄膜トランジスタアレイ基板の画素部を示す平面模式図である。 図２中の線分ａ－ａ’に対応する部分の断面を示す断面模式図である。 実施形態１に係るゲート絶縁膜形成工程後の状態を示す平面模式図である。 図４中の線分Ａ－Ａ’、Ｂ－Ｂ’に対応する部分の断面を示す断面模式図である。 実施形態１に係る厚膜フォトレジスト形成工程後の状態を示す平面模式図である。 図６中の線分Ａ－Ａ’、Ｂ－Ｂ’に対応する部分の断面を示す断面模式図である。 実施形態１に係る導電体膜（第１の導電体層用の膜）成膜工程後の状態を示す平面模式図である。 図８中の線分Ａ－Ａ’、Ｂ－Ｂ’に対応する部分の断面を示す断面模式図である。 実施形態１に係るパターンを形成するためのフォトレジスト形成工程後の状態を示す平面模式図である。 図１０中の線分Ａ－Ａ’、Ｂ－Ｂ’に対応する部分の断面を示す断面模式図である。 実施形態１に係る導電体膜（第１の導電体層用の膜）エッチング工程後の状態を示す平面模式図である。 図１２中の線分Ａ－Ａ’、Ｂ－Ｂ’に対応する部分の断面を示す断面模式図である。 実施形態１に係る保護膜形成工程後の状態を示す平面模式図である。 図１４中の線分Ａ－Ａ’、Ｂ－Ｂ’に対応する部分の断面を示す断面模式図である。 実施形態１に係る平坦膜形成工程後の状態を示す平面模式図である。 図１６中の線分Ａ－Ａ’、Ｂ－Ｂ’に対応する部分の断面を示す断面模式図である。 実施形態１に係る導電体膜（第２の導電体層用の膜）成膜工程後の状態を示す平面模式図である。 図１８中の線分Ａ－Ａ’、Ｂ－Ｂ’に対応する部分の断面を示す断面模式図である。 実施形態２に係る導電構造体を有する薄膜トランジスタアレイ基板の接続端子部を示す平面模式図である。 図２０中の線分ｂ－ｂ’に対応する部分の断面を示す断面模式図である。 実施形態２に係る導電構造体の製造に用いられる基板を示す平面模式図である。 図２２中の線分Ａ－Ａ’、Ｂ－Ｂ’に対応する部分の断面を示す断面模式図である。 実施形態２に係る厚膜フォトレジスト形成工程後の状態を示す平面模式図である。 図２４中の線分Ａ－Ａ’、Ｂ－Ｂ’に対応する部分の断面を示す断面模式図である。 実施形態２に係る導電体膜（第１の導電体層用の膜）成膜工程後の状態を示す平面模式図である。 図２６中の線分Ａ－Ａ’、Ｂ－Ｂ’に対応する部分の断面を示す断面模式図である。 実施形態２に係るパターンを形成するためのフォトレジスト形成工程後の状態を示す平面模式図である。 図２８中の線分Ａ－Ａ’、Ｂ－Ｂ’に対応する部分の断面を示す断面模式図である。 実施形態２に係る導電体膜（第１の導電体層用の膜）エッチング工程後の状態を示す平面模式図である。 図３０中の線分Ａ－Ａ’、Ｂ－Ｂ’に対応する部分の断面を示す断面模式図である。 実施形態２に係るフォトレジストアッシング工程後の状態を示す平面模式図である。 図３２中の線分Ａ－Ａ’、Ｂ－Ｂ’に対応する部分の断面を示す断面模式図である。 実施形態２に係る絶縁膜形成工程後の状態を示す平面模式図である。 図３４中の線分Ａ－Ａ’、Ｂ－Ｂ’に対応する部分の断面を示す断面模式図である。 実施形態２に係る導電体膜（第２の導電体層用の膜）成膜工程後の状態を示す平面模式図である。 図３６中の線分Ａ－Ａ’、Ｂ－Ｂ’に対応する部分の断面を示す断面模式図である。 実施形態３に係る導電構造体を有する液晶表示装置を示す斜視模式図である。 実施形態４に係る導電構造体を有する液晶表示装置を示す斜視模式図である。 比較形態１に係る導電構造体を有する薄膜トランジスタアレイ基板の画素部を示す平面模式図である。 図４０中の線分ｃ－ｃ’に対応する部分の断面を示す断面模式図である。 比較形態２に係る導電構造体を有する薄膜トランジスタアレイ基板の接続端子部を示す平面模式図である。 図４２中の線分ｄ－ｄ’に対応する部分の断面を示す断面模式図である。 従来の導電構造体を示す説明図である。
本発明に係る導電構造体における好ましい態様について、以下に説明する。
本発明に係る導電構造体の一態様によれば、上記第１の導電体層は、ドレイン電極であり、上記第２の導電体層は、画素電極であるものであってもよい。
これにより、上記導電構造体を、薄膜トランジスタ素子を有する薄膜トランジスタアレイ基板における、ドレイン電極と画素電極との間の接続に用いることができる。例えば、図３に示すような薄膜トランジスタ素子１５において、ドレイン電極１３が、保護膜６ａ、及び、平坦膜６ｂ（それぞれ、上記少なくとも１つの絶縁層に相当）に設けられた開口７の内部に配置された突起部４を有し、突起部４が画素電極１４と直に接続することで、開口７の径及び深さに依存せずに、ドレイン電極１３と画素電極１４との間の接続不良の発生を充分に防止することができる。
本発明に係る導電構造体の一態様によれば、上記第１の導電体層は、ソースドライバへの接続に用いられる端子であり、上記第２の導電体層は、ソースバスラインであるものであってもよい。
これにより、上記導電構造体を、薄膜トランジスタ素子を有する薄膜トランジスタアレイ基板における、ソースドライバへの接続に用いられる端子とソースバスラインとの間の接続に用いることができる。例えば、図２１に示すような接続端子部１９において、ソースドライバへの接続に用いられる端子２０が、絶縁膜６ｃ（上記少なくとも１つの絶縁層に相当）に設けられた開口７の内部に配置された突起部４を有し、突起部４がソースバスライン１０と直に接続することで、開口７の径及び深さに依存せずに、ソースドライバへの接続に用いられる端子２０とソースバスライン１０との間の接続不良の発生を充分に防止することができる。
本発明に係る導電構造体の一態様によれば、上記第１の導電体層は、画素電極であり、上記第２の導電体層は、対向電極であり、上記少なくとも１つの絶縁層は、液晶層を含むものであってもよい。
この態様では、液晶表示装置における、薄膜トランジスタアレイ基板が有する画素電極と、該薄膜トランジスタアレイ基板に対向する対向基板（例えば、カラーフィルタ基板）が有する対向電極との間の接続に、上記導電構造体を用いることができ、それによって、該導電構造体を通じて、該薄膜トランジスタアレイ基板から供給された信号を、該対向基板へ送ることができる。例えば、図３８に示すような液晶表示装置２１ａにおいて、薄膜トランジスタアレイ基板２３の、対向基板２４側の最表層に設けられた画素電極１４が、液晶層２２を含む絶縁層の内部に配置された突起部４を有し、突起部４が、対向基板２４に設けられた対向電極２５と直に接続することで、画素電極１４と対向電極２５との間の接続不良の発生を充分に防止することができる。更に、上記の態様によれば、画素電極１４と対向電極２５とを電気的に接続するために通常用いられていた、導電ペーストや導電ビーズ等の導電部材を用いることなく、画素電極１４と対向電極２５とを好適に接続することができる。
本発明に係る導電構造体の一態様によれば、上記第１の導電体層は、対向電極であり、上記第２の導電体層は、画素電極であり、上記少なくとも１つの絶縁層は、液晶層を含むものであってもよい。
この態様では、液晶表示装置における、薄膜トランジスタアレイ基板が有する画素電極と、該薄膜トランジスタアレイ基板に対向する対向基板が有する対向電極との間の接続に、上記導電構造体を用いることができ、それによって、該導電構造体を通じて、該薄膜トランジスタアレイ基板から供給された信号を、該対向基板へ送ることができる。例えば、図３９に示すような液晶表示装置２１ｂにおいて、対向基板２４に設けられた対向電極２５が、液晶層２２を含む絶縁層の内部に配置された突起部４を有し、突起部４が、薄膜トランジスタアレイ基板２３の、対向基板２４側の最表層に設けられた画素電極１４と直に接続することで、対向電極２５と画素電極１４との間の接続不良の発生を充分に防止することができる。更に、上記の態様によれば、対向電極２５と画素電極１４とを電気的に接続するために通常用いられていた、導電ペーストや導電ビーズ等の導電部材を用いることなく、対向電極２５と画素電極１４とを好適に接続することができる。
上述した本発明に係る導電構造体の各態様は、本発明の要旨を逸脱しない範囲において適宜組み合わされてもよい。
次に、本発明に係る導電構造体の製造方法における好ましい態様について、以下に説明する。
本発明に係る導電構造体の製造方法の一態様によれば、上記少なくとも１つの絶縁層は、第１及び第２の絶縁層を含み、上記工程（３）の後に、下記工程（４）～（６）を行うものであってもよい。
（４）上記第１の導電体層を覆うように、該第１の絶縁層を成膜し、該第１の導電体層の、上記第２の導電体層と接続される部分が露出するように、該第１の絶縁層を開口する工程
（５）該第１の導電体層、及び、該第１の絶縁層を覆うように、該第２の絶縁層を成膜し、該第１の導電体層の、該第２の導電体層と接続される部分が露出するように、該第２の絶縁層を開口する工程
（６）該第１の導電体層の露出した部分と接続するように、該第１の導電体層、並びに、該第１及び第２の絶縁層上で上記基板とは反対側に、該第２の導電体層を形成する工程
これにより、上記第１の導電体層を、上記第１及び第２の絶縁層に設けられた開口の内部に配置された突起部を有し、該突起部が上記第２の導電体層と直に接続するように形成することができる。よって、該開口の径及び深さに依存せずに、該第１及び第２の導電体層間の接続不良の発生を充分に防止することができる導電構造体の製造方法を提供することができる。なお、上記「該第１の絶縁層を開口する工程」は、該第１の絶縁層をエッチングする工程であることが好ましく、上記「該第２の絶縁層を開口する工程」は、該第２の絶縁層をアッシングする工程であることが好ましい。
本発明に係る導電構造体の製造方法の一態様によれば、上記少なくとも１つの絶縁層は、第３の絶縁層を含み、上記工程（３）の後に、下記工程（７）～（９）を行うものであってもよい。
（７）上記フォトレジストを除去する工程
（８）上記第１の導電体層を覆うように、該第３の絶縁層を成膜し、該第１の導電体層の、上記第２の導電体層と接続される部分が露出するように、該第３の絶縁層を開口する工程
（９）該第１の導電体層の露出した部分と接続するように、該第１の導電体層、及び、該第３の絶縁層上で上記基板とは反対側に、該第２の導電体層を形成する工程
これにより、上記第１の導電体層を、上記第３の絶縁層に設けられた開口の内部に配置された突起部を有し、該突起部が上記第２の導電体層と直に接続するように形成することができる。よって、該開口の径及び深さに依存せずに、該第１及び第２の導電体層間の接続不良の発生を充分に防止することができる導電構造体の製造方法を提供することができる。なお、上記「上記フォトレジストを除去する工程」は、該フォトレジストをアッシングする工程であることが好ましく、上記「該第３の絶縁層を開口する工程」は、該第３の絶縁層をエッチングする工程であることが好ましい。
本発明に係る導電構造体の製造方法の一態様によれば、上記工程（３）の後に、下記工程（１０）を行うものであってもよい。
（１０）上記第１の導電体層が形成された上記基板と、上記第２の導電体層が形成された対向基板とを、該第１及び第２の導電体層が接続するように、貼り合わせる工程
これにより、上記第１の導電体層を、上記基板及び上記対向基板に挟持された、上記少なくとも１つの絶縁層（例えば、液晶層）に設けられた開口の内部に配置された突起部を有し、該突起部が上記第２の導電体層と直に接続するように形成することができる。よって、該開口の径及び深さに依存せずに、該第１及び第２の導電体層間の接続不良の発生を充分に防止することができる導電構造体の製造方法を提供することができる。
本発明に係る導電構造体の製造方法の一態様によれば、上記第１の導電体層は、ドレイン電極であり、上記第２の導電体層は、画素電極であるものであってもよい。
これにより、上記導電構造体の製造方法を、薄膜トランジスタ素子を有する薄膜トランジスタアレイ基板において、ドレイン電極と画素電極との間を接続する際に用いることができる。例えば、図３に示すような薄膜トランジスタ素子１５において、ドレイン電極１３を、保護膜６ａ（上記第１の絶縁層に相当）、及び、平坦膜６ｂ（上記第２の絶縁層に相当）に設けられた開口７の内部に配置された突起部４を有し、突起部４が画素電極１４と直に接続するように形成することで、開口７の径及び深さに依存せずに、ドレイン電極１３と画素電極１４との間の接続不良の発生を充分に防止することができる。
本発明に係る導電構造体の製造方法の一態様によれば、上記第１の導電体層は、ソースドライバへの接続に用いられる端子であり、上記第２の導電体層は、ソースバスラインであるものであってもよい。
これにより、上記導電構造体の製造方法を、薄膜トランジスタ素子を有する薄膜トランジスタアレイ基板において、ソースドライバへの接続に用いられる端子とソースバスラインとの間を接続する際に用いることができる。例えば、図２１に示すような接続端子部１９において、ソースドライバへの接続に用いられる端子２０を、絶縁膜６ｃ（上記第３の絶縁層に相当）、に設けられた開口７の内部に配置された突起部４を有し、突起部４がソースバスライン１０と直に接続するように形成することで、開口７の径及び深さに依存せずに、ソースドライバへの接続に用いられる端子２０とソースバスライン１０との間の接続不良の発生を充分に防止することができる。
本発明に係る導電構造体の製造方法の一態様によれば、上記第１の導電体層は、画素電極であり、上記第２の導電体層は、対向電極であり、上記少なくとも１つの絶縁層は、液晶層を含むものであってもよい。
この態様では、液晶表示装置において、薄膜トランジスタアレイ基板が有する画素電極と、該薄膜トランジスタアレイ基板に対向する対向基板が有する対向電極との間を接続する際に、上記導電構造体を用いることができ、それによって、該導電構造体を通じて、該薄膜トランジスタアレイ基板から供給された信号を、該対向基板へ送ることができる。例えば、図３８に示すような液晶表示装置２１ａにおいて、薄膜トランジスタアレイ基板２３の、対向基板２４側の最表層に設けられた画素電極１４を、液晶層２２を含む絶縁層の内部に配置された突起部４を有し、突起部４が、対向基板２４に設けられた対向電極２５と直に接続するように形成することで、画素電極１４と対向電極２５との間の接続不良の発生を充分に防止することができる。更に、上記の態様によれば、画素電極１４と対向電極２５とを電気的に接続するために通常用いられていた、導電ペーストや導電ビーズ等の導電部材を用いることなく、画素電極１４と対向電極２５とを好適に接続することができる。
本発明に係る導電構造体の製造方法の一態様によれば、上記第１の導電体層は、対向電極であり、上記第２の導電体層は、画素電極であり、上記少なくとも１つの絶縁層は、液晶層を含むものであってもよい。
この態様では、液晶表示装置において、薄膜トランジスタアレイ基板が有する画素電極と、該薄膜トランジスタアレイ基板に対向する対向基板が有する対向電極との間を接続する際に、上記導電構造体を用いることができ、それによって、該導電構造体を通じて、該薄膜トランジスタアレイ基板から供給された信号を、該対向基板へ送ることができる。例えば、図３９に示すような液晶表示装置２１ｂにおいて、対向基板２４に設けられた対向電極２５を、液晶層２２を含む絶縁層の内部に配置された突起部４を有し、突起部４が、薄膜トランジスタアレイ基板２３の、対向基板２４側の最表層に設けられた画素電極１４と直に接続するように形成することで、対向電極２５と画素電極１４との間の接続不良の発生を充分に防止することができる。更に、上記の態様によれば、対向電極２５と画素電極１４とを電気的に接続するために通常用いられていた、導電ペーストや導電ビーズ等の導電部材を用いることなく、対向電極２５と画素電極１４とを好適に接続することができる。
本発明に係る導電構造体の製造方法により得られる導電構造体の好ましい態様は、上述した本発明に係る導電構造体の好ましい態様と同様である。
上述した本発明に係る導電構造体の製造方法の各態様は、本発明の要旨を逸脱しない範囲において適宜組み合わされてもよい。
次に、本発明に係る表示装置における好ましい態様については、上述した好ましい各種態様を有する本発明に係る導電構造体を備えるものであってもよい。これにより、上記開口の径を小さくすることができるため、高解像度の表示装置を実現することができる。
上述した本発明に係る表示装置の各態様は、本発明の要旨を逸脱しない範囲において適宜組み合わされてもよい。
以下に実施形態を掲げ、本発明について図面を参照して更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。また、以下の実施形態における各形態は、本発明の要旨を逸脱しない範囲において適宜組み合わされてもよい。
実施形態に係る導電構造体の基本構成は、第１の導電体層、少なくとも１つの絶縁層、該第１の導電体層に電気的に接続された第２の導電体層とが順に設けられたものである。
本発明は、２つの導電体層間を電気的に接続するための開口（コンタクトホール）が設けられた導電構造体全般に適用可能であり、以下の実施形態では、薄膜トランジスタ素子を有する薄膜トランジスタアレイ基板、及び、液晶表示装置における導電構造体について説明する。
［実施形態１］
実施形態１は、本発明に係る導電構造体を、薄膜トランジスタ素子を有する薄膜トランジスタアレイ基板における、ドレイン電極と画素電極との間の接続に用いる場合である。
実施形態１に係る導電構造体について、図２及び図３を用いて説明する。
図２は、実施形態１に係る導電構造体を有する薄膜トランジスタアレイ基板の画素部を示す平面模式図である。図２に示した画素部８では、ゲートバスライン９で選択されたタイミングで、ソースバスライン１０から供給された電圧を、ソース電極１１、半導体層１２、及び、ドレイン電極１３を介して、画素電極１４に印加する。
図３は、図２中の線分ａ－ａ’に対応する部分の断面を示す断面模式図である。図３に示すように、上記薄膜トランジスタアレイ基板が有する薄膜トランジスタ素子１５は、基板２（例えば、ガラス基板）と、基板２の主面上に設けられたゲートバスライン９と、ゲートバスライン９を覆うように設けられたゲート絶縁膜１６と、ゲート絶縁膜１６上の一部で、基板２の主面を平面視したときに、ゲートバスライン９と重畳する位置に設けられた半導体層１２と、ゲート絶縁膜１６及び半導体層１２上の一部で、ゲート絶縁膜１６及び半導体層１２の基板２側とは反対側に設けられたソース電極１１と、ゲート絶縁膜１６及び半導体層１２上の一部で、ゲート絶縁膜１６及び半導体層１２の基板２側とは反対側に設けられたドレイン電極１３と、ゲート絶縁膜１６、半導体層１２、ソース電極１１、及び、ドレイン電極１３を覆うように設けられた保護膜６ａと、保護膜６ａ上で、保護膜６ａの基板２側とは反対側に設けられた平坦膜６ｂと、ドレイン電極１３、及び、平坦膜６ｂ上で、ドレイン電極１３の露出した部分と接続するように、ドレイン電極１３、及び、平坦膜６ｂの基板２側とは反対側に設けられた画素電極１４とを有している。
また、図３に示すように、ドレイン電極１３は、保護膜６ａ、及び、平坦膜６ｂに設けられた開口７の内部に配置された突起部４を有し、突起部４が画素電極１４と直に接続している。よって、開口７の径及び深さに依存せずに、ドレイン電極１３と画素電極１４との間の接続不良の発生を充分に防止することができる。なお、図３中、突起部４は、開口７の内部の壁面と接している。
ここで、半導体層１２の構成は特に限定されないが、酸化物半導体を含むことが好ましい。該酸化物半導体は、アモルファスシリコンよりも移動度が高く、特性ばらつきも小さいという特徴を有している。このため、該酸化物半導体を含む薄膜トランジスタ素子は、アモルファスシリコンを含む薄膜トランジスタ素子よりも高速で動作でき、駆動周波数が高く、１画素に占める割合を小さくすることができるため、より高精細である次世代表示装置の駆動に好適である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できるという利点を有している。該酸化物半導体の組成としては、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び、酸素（Ｏ）から構成されるもの、インジウム（Ｉｎ）、スズ（Ｔｉｎ）、亜鉛（Ｚｎ）、及び、酸素（Ｏ）から構成されるもの、又は、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、亜鉛（Ｚｎ）、及び、酸素（Ｏ）から構成されるもの等であってもよい。
ドレイン電極１３は、金属膜を含むことが好ましく、金属膜の組成としては、チタン（Ｔｉ）、アルミニウム（Ａｌ）等が好適に用いられる。また、ドレイン電極１３の厚さは特に限定されないが、３００ｎｍ以上、５００ｎｍ以下であることが好ましい。
保護膜６ａは、無機絶縁膜であることが好ましい。また、保護膜６ａの厚さは特に限定されないが、４００ｎｍ以上、６００ｎｍ以下であることが好ましい。
平坦膜６ｂは、有機絶縁膜であることが好ましい。また、平坦膜６ｂの厚さは特に限定されないが、１．５μｍ以上、２．５μｍ以下であることが好ましい。
画素電極１４としては、インジウムスズ酸化物（ＩＴＯ：Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）等が好適に用いられる。また、画素電極１４の厚さは特に限定されないが、８０ｎｍ以上、１５０ｎｍ以下であることが好ましい。
開口７の径は特に限定されないが、１．０μｍ以上、４．０μｍ以下であることが好ましく、２．０μｍ以下である場合に、本実施形態１に係る導電構造体が特に好適に用いられる。また、開口７の深さ（基板２の主面に対して垂直な方向の深さ）は特に限定されないが、６００ｎｍ以上である場合に、本実施形態１に係る導電構造体が特に好適に用いられる。また、開口７の形状は特に限定されないが、円柱型以外に、直方体型等の他の形状であってもよく、開口７の径は、円又は楕円の直径以外に、正方形又は長方形の辺の長さであってもよい。
突起部４の高さ（基板２の主面に対して垂直な方向の高さ）は特に限定されないが、０．６μｍ以上、４．０μｍ以下であることが好ましい。なお、図３中、突起部４の高さと開口７の深さとが一致するように示されているが、突起部４の高さと開口７の深さとが一致しなくてもよい。突起部４の高さと開口７の深さとは一致することが好ましく、突起部４が画素電極１４と直に接続することが可能であれば、突起部４の高さが、開口７の深さよりも低い又は高い場合であってもよい。また、突起部４の形状は特に限定されないが、円柱型以外に、直方体型等の他の形状であってもよい。
なお、ドレイン電極１３、及び、画素電極１４は、それぞれ、本発明の一態様における上記第１及び第２の導電体層に相当する。また、保護膜６ａ、及び、平坦膜６ｂは、それぞれ、本発明の一態様における上記少なくとも１つの絶縁層に相当する。また、保護膜６ａ、及び、平坦膜６ｂに設けられた開口７は、本発明の一態様における上記少なくとも１つの絶縁層に設けられた開口に相当する。また、突起部４は、本発明の一態様における上記突起部に相当する。
次に、図２中の領域ＡＲ１における、ドレイン電極１３と画素電極１４との間を接続する際に用いられる、実施形態１に係る導電構造体の製造方法について説明する。
実施形態１に係る導電構造体の製造方法は、ゲート絶縁膜形成工程と、厚膜フォトレジスト形成工程と、導電体膜（第１の導電体層用の膜）成膜工程と、パターンを形成するためのフォトレジスト形成工程と、導電体膜（第１の導電体層用の膜）エッチング工程と、保護膜形成工程と、平坦膜形成工程と、導電体膜（第２の導電体層用の膜）成膜工程とを含んでいる。
（ゲート絶縁膜形成工程）
実施形態１に係るゲート絶縁膜形成工程について、図４及び図５を用いて説明する。図４は、実施形態１に係るゲート絶縁膜形成工程後の状態を示す平面模式図である。図５は、図４中の線分Ａ－Ａ’、Ｂ－Ｂ’に対応する部分の断面を示す断面模式図である。ここで、図５には、異なる線分Ａ－Ａ’、Ｂ－Ｂ’に対応する部分の断面模式図が示されているが、高さの基準を合わせて、互いに隣接するように例示したものであり、他の断面模式図についても同様である。図４及び図５に示すように、ガラス基板（図３の基板２に相当）の主面上に、ゲート絶縁膜１６を成膜する。
（厚膜フォトレジスト形成工程）
実施形態１に係る厚膜フォトレジスト形成工程について、図６及び図７を用いて説明する。図６は、実施形態１に係る厚膜フォトレジスト形成工程後の状態を示す平面模式図である。図７は、図６中の線分Ａ－Ａ’、Ｂ－Ｂ’に対応する部分の断面を示す断面模式図である。図６及び図７に示すように、ゲート絶縁膜１６上の一部で、ゲート絶縁膜１６の上記ガラス基板側とは反対側に、該ガラス基板の主面に対して垂直な側壁が設けられるように、フォトレジスト１７ａを塗布、露光、現像、及び、ベーク処理を経て形成する。ここで、該ベーク処理の目的は、フォトレジストを硬化するためであり、以降の工程でフォトレジスト１７ａ上への成膜等が行われるために、フォトレジスト１７ａの脱溶剤の抑制、及び、形状維持がなされる。なお、フォトレジスト１７ａの厚さは特に限定されないが、１．２μｍ以上、４．０μｍ以下であることが好ましい。
（導電体膜〔第１の導電体層用の膜〕成膜工程）
実施形態１に係る導電体膜（第１の導電体層用の膜）成膜工程について、図８及び図９を用いて説明する。図８は、実施形態１に係る導電体膜（第１の導電体層用の膜）成膜工程後の状態を示す平面模式図である。図９は、図８中の線分Ａ－Ａ’、Ｂ－Ｂ’に対応する部分の断面を示す断面模式図である。図８及び図９に示すように、ゲート絶縁膜１６、及び、フォトレジスト１７ａを覆うように、導電体膜１８ａをスパッタ方式により成膜する。ここで、導電体膜１８ａは、以降の工程を経て、ドレイン電極１３となるものである。なお、導電体膜１８ａは、金属膜を含むことが好ましく、該金属膜の組成としては、チタン（Ｔｉ）、アルミニウム（Ａｌ）等が好適に用いられる。また、導電体膜１８ａの厚さは特に限定されないが、３００ｎｍ以上、５００ｎｍ以下であることが好ましい。
（パターンを形成するためのフォトレジスト形成工程）
実施形態１に係るパターンを形成するためのフォトレジスト形成工程について、図１０及び図１１を用いて説明する。図１０は、実施形態１に係るパターンを形成するためのフォトレジスト形成工程後の状態を示す平面模式図である。図１１は、図１０中の線分Ａ－Ａ’、Ｂ－Ｂ’に対応する部分の断面を示す断面模式図である。図１０及び図１１に示すように、導電体膜１８ａがドレイン電極１３のパターンとなるように、フォトレジスト１７ｂを、導電体膜１８ａ上の一部で、導電体膜１８ａの上記ガラス基板側とは反対側にフォトリソグラフィーで形成する。
（導電体膜〔第１の導電体層用の膜〕エッチング工程）
実施形態１に係る導電体膜（第１の導電体層用の膜）エッチング工程について、図１２及び図１３を用いて説明する。図１２は、実施形態１に係る導電体膜（第１の導電体層用の膜）エッチング工程後の状態を示す平面模式図である。図１３は、図１２中の線分Ａ－Ａ’、Ｂ－Ｂ’に対応する部分の断面を示す断面模式図である。図１２及び図１３に示すように、導電体膜１８ａのうち、上記ガラス基板の主面を平面視したときに、フォトレジスト１７ｂと重畳していない部分を異方的にドライエッチングすることにより除去し、その後、フォトレジスト１７ｂをアッシングすることにより除去する。その結果、フォトレジスト１７ａの上部及び側壁上にも導電体膜１８ａが残ることになり、ドレイン電極１３のパターンが形成されることになる。
（保護膜形成工程）
実施形態１に係る保護膜形成工程について、図１４及び図１５を用いて説明する。図１４は、実施形態１に係る保護膜形成工程後の状態を示す平面模式図である。図１５は、図１４中の線分Ａ－Ａ’、Ｂ－Ｂ’に対応する部分の断面を示す断面模式図である。図１４及び図１５に示すように、導電体膜１８ａ、及び、ゲート絶縁膜１６を覆うように、保護膜６ａをＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：化学蒸着）装置により成膜し、その後、導電体膜１８ａの、以降の工程で形成される導電体膜１８ｂ（画素電極１４）と接続される部分が露出するように、保護膜６ａの一部をドライエッチングすることにより除去する。なお、保護膜６ａは、無機絶縁膜であることが好ましい。また、保護膜６ａの厚さは特に限定されないが、４００ｎｍ以上、６００ｎｍ以下であることが好ましい。
（平坦膜形成工程）
実施形態１に係る平坦膜形成工程について、図１６及び図１７を用いて説明する。図１６は、実施形態１に係る平坦膜形成工程後の状態を示す平面模式図である。図１７は、図１６中の線分Ａ－Ａ’、Ｂ－Ｂ’に対応する部分の断面を示す断面模式図である。図１６及び図１７に示すように、導電体膜１８ａ、及び、保護膜６ａを覆うように、平坦膜６ｂを塗布装置およびベーク装置により形成し、その後、導電体膜１８ａの、以降の工程で形成される導電体膜１８ｂ（画素電極１４）と接続される部分が露出するように、平坦膜６ｂの一部をアッシングすることにより除去する。なお、平坦膜６ｂは、有機絶縁膜であることが好ましい。また、平坦膜６ｂの厚さは特に限定されないが、１．５μｍ以上、２．５μｍ以下であることが好ましい。
（導電体膜〔第２の導電体層用の膜〕成膜工程）
実施形態１に係る導電体膜（第２の導電体層用の膜）成膜工程について、図１８及び図１９を用いて説明する。図１８は、実施形態１に係る導電体膜（第２の導電体層用の膜）成膜工程後の状態を示す平面模式図である。図１９は、図１８中の線分Ａ－Ａ’、Ｂ－Ｂ’に対応する部分の断面を示す断面模式図である。図１８及び図１９に示すように、導電体膜１８ａの露出した部分と接続するように、導電体膜１８ａ、保護膜６ａ、及び、平坦膜６ｂ上で、上記ガラス基板側とは反対側に、導電体膜１８ｂをスパッタ方式により成膜する。ここで、導電体膜１８ｂは、画素電極１４となるものである。なお、導電体膜１８ｂの厚さは特に限定されないが、８０ｎｍ以上、１５０ｎｍ以下であることが好ましい。
上述のようにして、実施形態１に係る導電構造体を製造することができる。
実施形態１に係る導電構造体の製造方法によれば、導電体膜１８ａ（ドレイン電極１３）を、保護膜６ａ、及び、平坦膜６ｂに設けられた開口の内部に配置された突起部（フォトレジスト１７ａの上部及び側壁上に形成された導電体膜１８ａ）を有し、該突起部が導電体膜１８ｂ（画素電極１４）と直に接続するように形成することができる。よって、該開口の径及び深さに依存せずに、ドレイン電極１３と画素電極１４との間の接続不良の発生を充分に防止することができる導電構造体の製造方法を提供することができる。なお、該突起部は、該開口の内部の壁面と接している。
なお、導電体膜１８ａ（ドレイン電極１３）、１８ｂ（画素電極１４）は、それぞれ、本発明の一態様における上記第１及び第２の導電体層に相当する。また、フォトレジスト１７ａは、本発明の一態様におけるフォトレジストに相当する。また、保護膜６ａ、及び、平坦膜６ｂは、それぞれ、本発明の一態様における第１及び第２の絶縁層に相当する。また、厚膜フォトレジスト形成工程、導電体膜（第１の導電体層用の膜）成膜工程、導電体膜（第１の導電体層用の膜）エッチング工程、保護膜形成工程、平坦膜形成工程、及び、導電体膜（第２の導電体層用の膜）成膜工程は、それぞれ、本発明の一態様における上記工程（１）、（２）、（３）、（４）、（５）、及び、（６）に相当する。
次に、実施形態１に係る表示装置については、上述した実施形態１に係る導電構造体を有する薄膜トランジスタアレイ基板、及び、該薄膜トランジスタアレイ基板に対向する対向基板を備えるものである。
以下に、実施形態１に記載した方法で導電構造体を実際に作製した実施例を、実施例１として示す。
（実施例１）
実施例１において、フォトレジスト１７ａの厚さは２．０μｍである。また、導電体膜１８ａは、チタン（Ｔｉ）、アルミニウム（Ａｌ）、及び、チタン（Ｔｉ）を順に積層させたもの（以下、Ｔｉ／Ａｌ／Ｔｉとも言う。）であり、厚さは、Ｔｉ／Ａｌ／Ｔｉ＝５０ｎｍ／２００ｎｍ／１００ｎｍの合計３５０ｎｍである。また、保護膜６ａは、窒化シリコン（ＳｉＮｘ）であり、厚さは４００ｎｍである。また、平坦膜６ｂは、塗布型アクリル材料であり、厚さは２．０μｍである。また、導電体膜１８ｂは、インジウムスズ酸化物（ＩＴＯ）を用い、厚さは１００ｎｍである。
次に、実施例１において、厚膜フォトレジスト形成工程のベーク処理条件は、温度を２２０℃、処理時間を５０分とした。また、導電体膜（第１の導電体層用の膜）エッチング工程のドライエッチング条件は、使用ガスを塩素（Ｃｌ２）及び三塩化ホウ素（ＢＣｌ３）、ガス流量をＣｌ２／ＢＣｌ３＝１００ｓｃｃｍ／３００ｓｃｃｍ、圧力を１Ｐａ以上、２Ｐａ以下、ＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ：高周波）パワー値を１５００Ｗとした。また、導電体膜（第１の導電体層用の膜）エッチング工程のアッシング条件は、使用ガスを酸素（Ｏ２）、ガス流量をＯ２＝１５００ｓｃｃｍ、圧力を１００Ｐａ、ＲＦパワー値を３０００Ｗ、バイアス値を５００Ｗとした。また、保護膜形成工程のドライエッチング条件は、使用ガスを四フッ化炭素（ＣＦ４）及び酸素（Ｏ２）、ガス流量をＣＦ４／Ｏ２＝１００ｓｃｃｍ／２００ｓｃｃｍ、圧力を４Ｐａ以上、１０Ｐａ以下、ＲＦパワー値を１０００Ｗとした。また、平坦膜形成工程のアッシング条件は、使用ガスを酸素（Ｏ２）、ガス流量をＯ２＝１５００ｓｃｃｍ、圧力を１００Ｐａ、ＲＦパワー値を３０００Ｗ、バイアス値を５００Ｗとした。
［実施形態２］
実施形態２は、本発明に係る導電構造体を、薄膜トランジスタ素子を有する薄膜トランジスタアレイ基板における、ソースドライバへの接続に用いられる端子とソースバスラインとの間の接続に用いる場合である。
実施形態２に係る導電構造体について、図２０及び図２１を用いて説明する。
図２０は、実施形態２に係る導電構造体を有する薄膜トランジスタアレイ基板の接続端子部を示す平面模式図である。図２０に示すように、接続端子部１９内では、ソースドライバへの接続に用いられる端子２０からソースバスライン１０が引き出されている。
図２１は、図２０中の線分ｂ－ｂ’に対応する部分の断面を示す断面模式図である。図２１に示すように、接続端子部１９は、基板２（例えば、ガラス基板）と、基板２の主面上に設けられたソースドライバへの接続に用いられる端子２０と、基板２、及び、ソースドライバへの接続に用いられる端子２０を覆うように設けられた絶縁膜６ｃと、ソースドライバへの接続に用いられる端子２０、及び、絶縁膜６ｃ上で、ソースドライバへの接続に用いられる端子２０の露出した部分と接続するように、ソースドライバへの接続に用いられる端子２０、及び、絶縁膜６ｃの基板２側とは反対側に設けられたソースバスライン１０とを有している。
また、図２１に示すように、ソースドライバへの接続に用いられる端子２０は、絶縁膜６ｃに設けられた開口７の内部に配置された突起部４を有し、突起部４がソースバスライン１０と直に接続している。よって、開口７の径及び深さに依存せずに、ソースドライバへの接続に用いられる端子２０とソースバスライン１０との間の接続不良の発生を充分に防止することができる。なお、図２１中、突起部４は、開口７の内部の壁面と接している。
ソースドライバへの接続に用いられる端子２０は、図２及び図３で示したようなゲートバスライン９と同じ材質で、金属膜を含むことが好ましく、金属膜の組成としては、モリブデン（Ｍｏ）等が好適に用いられる。また、ソースドライバへの接続に用いられる端子２０の厚さは特に限定されないが、１５０ｎｍ以上、３００ｎｍ以下であることが好ましい。
絶縁膜６ｃは、有機絶縁膜又は無機絶縁膜のいずれであってもよい。また、絶縁膜６ｃの厚さは特に限定されないが、４００ｎｍ以上、８００ｎｍ以下であることが好ましい。
ソースバスライン１０は、金属膜を含むことが好ましく、金属膜の組成としては、チタン（Ｔｉ）、アルミニウム（Ａｌ）等が好適に用いられる。また、ソースバスライン１０の厚さは特に限定されないが、３００ｎｍ以上、５００ｎｍ以下であることが好ましい。
開口７の径は特に限定されないが、１．０μｍ以上、４．０μｍ以下であることが好ましく、２．０μｍ以下である場合に、本実施形態２に係る導電構造体が特に好適に用いられる。また、開口７の深さ（基板２の主面に対して垂直な方向の深さ）は特に限定されないが、６００ｎｍ以上である場合に、本実施形態２に係る導電構造体が特に好適に用いられる。また、開口７の形状は特に限定されないが、円柱型以外に、直方体型等の他の形状であってもよく、開口７の径は、円又は楕円の直径以外に、正方形又は長方形の辺の長さであってもよい。
突起部４の高さ（基板２の主面に対して垂直な方向の高さ）は特に限定されないが、０．６μｍ以上、４．０μｍ以下であることが好ましい。なお、図２１中、突起部４の高さと開口７の深さとが一致するように示されているが、突起部４の高さと開口７の深さとが一致しなくてもよい。突起部４の高さと開口７の深さとは一致することが好ましく、突起部４がソースバスライン１０と直に接続することが可能であれば、突起部４の高さが、開口７の深さよりも低い又は高い場合であってもよい。また、突起部４の形状は特に限定されないが、円柱型以外に、直方体型等の他の形状であってもよい。
なお、ソースドライバへの接続に用いられる端子２０、及び、ソースバスライン１０は、それぞれ、本発明の一態様における上記第１及び第２の導電体層に相当する。また、絶縁膜６ｃは、本発明の一態様における上記少なくとも１つの絶縁層に相当する。また、絶縁膜６ｃに設けられた開口７は、本発明の一態様における上記少なくとも１つの絶縁層に設けられた開口に相当する。また、突起部４は、本発明の一態様における上記突起部に相当する。
次に、図２０中の領域ＡＲ２における、ソースドライバへの接続に用いられる端子２０とソースバスライン１０との間を接続する際に用いられる、実施形態２に係る導電構造体の製造方法について説明する。
実施形態２に係る導電構造体の製造方法は、厚膜フォトレジスト形成工程と、導電体膜（第１の導電体層用の膜）成膜工程と、パターンを形成するためのフォトレジスト形成工程と、導電体膜（第１の導電体層用の膜）エッチング工程と、フォトレジストアッシング工程と、絶縁膜形成工程と、導電体膜（第２の導電体層用の膜）成膜工程とを含んでいる。
以下にて、図２２及び図２３に示すような基板２（例えば、ガラス基板）の主面上に、実施形態２に係る導電構造体を形成する場合について説明する。図２２は、実施形態２に係る導電構造体の製造に用いられる基板を示す平面模式図である。図２３は、図２２中の線分Ａ－Ａ’、Ｂ－Ｂ’に対応する部分の断面を示す断面模式図である。
（厚膜フォトレジスト形成工程）
実施形態２に係る厚膜フォトレジスト形成工程について、図２４及び図２５を用いて説明する。図２４は、実施形態２に係る厚膜フォトレジスト形成工程後の状態を示す平面模式図である。図２５は、図２４中の線分Ａ－Ａ’、Ｂ－Ｂ’に対応する部分の断面を示す断面模式図である。図２４及び図２５に示すように、基板２の主面上の一部に、基板２の主面に対して垂直な側壁が設けられるように、フォトレジスト１７ｃを塗布、露光、現像、及び、ベーク処理を経て形成する。ここで、該ベーク処理の目的は、フォトレジストを硬化するためであり、以降の工程でフォトレジスト１７ｃ上への成膜等が行われるために、フォトレジスト１７ｃの脱溶剤の抑制、及び、形状維持がなされる。なお、フォトレジスト１７ｃの厚さは特に限定されないが、０．４μｍ以上、１．０μｍ以下であることが好ましい。また、図２５に示すようなフォトレジスト１７ｃのテーパー角θ（基板２の主面とフォトレジスト１７ｃの側壁とのなす角度）は、以降の工程でフォトレジスト１７ｃの側壁上に成膜された膜（例えば、導電体膜）を、異方的にエッチングした後に残るようにするため、８５°以上、９０°以下であることが好ましい。また、高コントラスト、及び、高耐熱性を有するフォトレジストを用いることで、上述したようなテーパー角θを有するフォトレジスト１７ｃを形成することができる。
（導電体膜〔第１の導電体層用の膜〕成膜工程）
実施形態２に係る導電体膜（第１の導電体層用の膜）成膜工程について、図２６及び図２７を用いて説明する。図２６は、実施形態２に係る導電体膜（第１の導電体層用の膜）成膜工程後の状態を示す平面模式図である。図２７は、図２６中の線分Ａ－Ａ’、Ｂ－Ｂ’に対応する部分の断面を示す断面模式図である。図２６及び図２７に示すように、基板２、及び、フォトレジスト１７ｃを覆うように、導電体膜１８ｃをスパッタ方式により成膜する。ここで、導電体膜１８ｃは、以降の工程を経て、ソースドライバへの接続に用いられる端子２０となるものである。なお、導電体膜１８ｃは、金属膜を含むことが好ましく、該金属膜の組成としては、モリブデン（Ｍｏ）等が好適に用いられる。また、導電体膜１８ｃの厚さは特に限定されないが、１５０ｎｍ以上、３００ｎｍ以下であることが好ましい。
（パターンを形成するためのフォトレジスト形成工程）
実施形態２に係るパターンを形成するためのフォトレジスト形成工程について、図２８及び図２９を用いて説明する。図２８は、実施形態２に係るパターンを形成するためのフォトレジスト形成工程後の状態を示す平面模式図である。図２９は、図２８中の線分Ａ－Ａ’、Ｂ－Ｂ’に対応する部分の断面を示す断面模式図である。図２８及び図２９に示すように、導電体膜１８ｃがソースドライバへの接続に用いられる端子２０のパターンとなるように、フォトレジスト１７ｄを、導電体膜１８ｃ上の一部で、導電体膜１８ｃの基板２側とは反対側にフォトリソグラフィーで形成する。ここで、図２９中、基板２の主面を平面視したときに、フォトレジスト１７ｃ、及び、フォトレジスト１７ｃの側壁上の導電体膜１８ｃと重畳する領域にはフォトレジスト１７ｄを形成しない。
（導電体膜〔第１の導電体層用の膜〕エッチング工程）
実施形態２に係る導電体膜（第１の導電体層用の膜）エッチング工程について、図３０及び図３１を用いて説明する。図３０は、実施形態２に係る導電体膜（第１の導電体層用の膜）エッチング工程後の状態を示す平面模式図である。図３１は、図３０中の線分Ａ－Ａ’、Ｂ－Ｂ’に対応する部分の断面を示す断面模式図である。図３０及び図３１に示すように、導電体膜１８ｃのうち、フォトレジスト１７ｄに覆われていない部分、かつ、基板２の主面に対して平行な方向の部分を異方的にドライエッチングすることにより除去し、その後、フォトレジスト１７ｄをアッシングすることにより除去する。その結果、フォトレジスト１７ｄに覆われている部分、及び、フォトレジスト１７ｃの側壁上に導電体膜１８ｃが残ることになる。
（フォトレジストアッシング工程）
実施形態２に係るフォトレジストアッシング工程について、図３２及び図３３を用いて説明する。図３２は、実施形態２に係るフォトレジストアッシング工程後の状態を示す平面模式図である。図３３は、図３２中の線分Ａ－Ａ’、Ｂ－Ｂ’に対応する部分の断面を示す断面模式図である。図３２及び図３３に示すように、フォトレジスト１７ｃをアッシングすることにより除去する。その結果、導電体膜１８ｃは、中空の四角柱型の部分を有するようになり、ソースドライバへの接続に用いられる端子２０のパターンが形成されることになる。
（絶縁膜形成工程）
実施形態２に係る絶縁膜形成工程について、図３４及び図３５を用いて説明する。図３４は、実施形態２に係る絶縁膜形成工程後の状態を示す平面模式図である。図３５は、図３４中の線分Ａ－Ａ’、Ｂ－Ｂ’に対応する部分の断面を示す断面模式図である。図３４及び図３５に示すように、基板２、及び、導電体膜１８ｃを覆うように、絶縁膜６ｃをＣＶＤ装置により成膜し、その後、導電体膜１８ｃの、以降の工程で形成される導電体膜１８ｄ（ソースバスライン１０）と接続される部分が露出するように、絶縁膜６ｃの一部をドライエッチングすることにより除去する。なお、絶縁膜６ｃは、有機絶縁膜又は無機絶縁膜のいずれであってもよい。また、絶縁膜６ｃの厚さは特に限定されないが、４００ｎｍ以上、８００ｎｍ以下であることが好ましい。
（導電体膜〔第２の導電体層用の膜〕成膜工程）
実施形態２に係る導電体膜（第２の導電体層用の膜）成膜工程について、図３６及び図３７を用いて説明する。図３６は、実施形態２に係る導電体膜（第２の導電体層用の膜）成膜工程後の状態を示す平面模式図である。図３７は、図３６中の線分Ａ－Ａ’、Ｂ－Ｂ’に対応する部分の断面を示す断面模式図である。図３６及び図３７に示すように、導電体膜１８ｃの露出した部分と接続するように、導電体膜１８ｃ、及び、絶縁膜６ｃ上で、基板２側とは反対側に、導電体膜１８ｄをスパッタ方式により成膜する。ここで、導電体膜１８ｄは、ソースバスライン１０となるものである。その後、ソースバスライン１０のパターンとなるように、フォトレジスト（図示せず）を、導電体膜１８ｄ上の一部で、導電体膜１８ｄの基板２側とは反対側にフォトリソグラフィーで形成し、導電体膜１８ｄのうち、該フォトレジストで覆われていない部分をドライエッチングすることにより除去する。その結果、図３６及び図３７に示すような、導電体膜１８ｄ（ソースバスライン１０）のパターンが形成される。なお、導電体膜１８ｄは、金属膜を含むことが好ましく、該金属膜の組成としては、チタン（Ｔｉ）、アルミニウム（Ａｌ）等が好適に用いられる。また、導電体膜１８ｄの厚さは特に限定されないが、３００ｎｍ以上、５００ｎｍ以下であることが好ましい。
上述のようにして、実施形態２に係る導電構造体を製造することができる。
実施形態２に係る導電構造体の製造方法によれば、導電体膜１８ｃ（ソースドライバへの接続に用いられる端子２０）を、絶縁膜６ｃに設けられた開口の内部に配置された突起部（フォトレジスト１７ｃの側壁上に形成された導電体膜１８ｃで、中空の四角柱型の部分）を有し、該突起部が導電体膜１８ｄ（ソースバスライン１０）と直に接続するように形成することができる。よって、該開口の径及び深さに依存せずに、ソースドライバへの接続に用いられる端子２０とソースバスライン１０との間の接続不良の発生を充分に防止することができる導電構造体の製造方法を提供することができる。なお、該突起部は、該開口の内部の壁面と接している。
なお、導電体膜１８ｃ（ソースドライバへの接続に用いられる端子２０）、１８ｄ（ソースバスライン１０）は、それぞれ、本発明の一態様における上記第１及び第２の導電体層に相当する。また、フォトレジスト１７ｃは、本発明の一態様におけるフォトレジストに相当する。また、絶縁膜６ｃは、本発明の一態様における第３の絶縁層に相当する。また、厚膜フォトレジスト形成工程、導電体膜（第１の導電体層用の膜）成膜工程、導電体膜（第１の導電体層用の膜）エッチング工程、フォトレジストアッシング工程、絶縁膜形成工程、及び、導電体膜（第２の導電体層用の膜）成膜工程は、それぞれ、本発明の一態様における上記工程（１）、（２）、（３）、（７）、（８）、及び、（９）に相当する。
次に、実施形態２に係る表示装置については、上述した実施形態２に係る導電構造体を有する薄膜トランジスタアレイ基板、及び、該薄膜トランジスタアレイ基板に対向する対向基板を備えるものである。
以下に、実施形態２に記載した方法で導電構造体を実際に作製した実施例を、実施例２として示す。
（実施例２）
実施例２において、フォトレジスト１７ｃの厚さは０．４μｍである。また、導電体膜１８ｃは、モリブデン（Ｍｏ）であり、厚さは、２００ｎｍである。また、絶縁膜６ｃは、窒化シリコン（ＳｉＮｘ）であり、厚さは６００ｎｍである。また、導電体膜１８ｄは、Ｔｉ／Ａｌ／Ｔｉであり、厚さは、Ｔｉ／Ａｌ／Ｔｉ＝５０ｎｍ／２００ｎｍ／１００ｎｍの合計３５０ｎｍである。
次に、実施例２において、厚膜フォトレジスト形成工程のベーク処理条件は、温度を２２０℃、処理時間を５０分とした。また、導電体膜（第１の導電体層用の膜）エッチング工程のドライエッチング条件は、使用ガスを塩素（Ｃｌ２）、ガス流量をＣｌ２＝２００ｓｃｃｍ、圧力を１Ｐａ以上、２Ｐａ以下、ＲＦパワー値を２０００Ｗとした。また、フォトレジストアッシング工程のアッシング条件は、使用ガスを酸素（Ｏ２）、ガス流量をＯ２＝１５００ｓｃｃｍ、圧力を１００Ｐａ、ＲＦパワー値を３０００Ｗ、バイアス値を５００Ｗとした。また、絶縁膜形成工程のドライエッチング条件は、使用ガスを四フッ化炭素（ＣＦ４）及び酸素（Ｏ２）、ガス流量をＣＦ４／Ｏ２＝１００ｓｃｃｍ／２００ｓｃｃｍ、圧力を４Ｐａ以上、１０Ｐａ以下、ＲＦパワー値を１０００Ｗとした。また、導電体膜（第２の導電体層用の膜）成膜工程のドライエッチング条件は、使用ガスを塩素（Ｃｌ２）及び三塩化ホウ素（ＢＣｌ３）、ガス流量をＣｌ２／ＢＣｌ３＝１００ｓｃｃｍ／３００ｓｃｃｍ、圧力を１Ｐａ以上、２Ｐａ以下、ＲＦパワー値を１５００Ｗとした。
［実施形態３］
実施形態３は、本発明に係る導電構造体を、液晶表示装置における、薄膜トランジスタアレイ基板が有する画素電極と、該薄膜トランジスタアレイ基板に対向する対向基板が有する対向電極との間の接続に用いる場合である。
実施形態３に係る導電構造体について、図３８を用いて説明する。
図３８は、実施形態３に係る導電構造体を有する液晶表示装置を示す斜視模式図である。図３８に示すように、液晶表示装置２１ａは、最表層に画素電極１４が設けられた薄膜トランジスタアレイ基板２３と、薄膜トランジスタアレイ基板２３に対向し、対向電極２５が設けられた対向基板２４と、両基板に挟持された液晶層２２とを有している。
また、図３８に示すように、画素電極１４は、液晶層２２を含む絶縁層の内部に配置された突起部４を有し、突起部４が対向電極２５と直に接続している。よって、画素電極１４と対向電極２５との間の接続不良の発生を充分に防止することができる。更に、実施形態３に係る導電構造体によれば、画素電極１４と対向電極２５とを電気的に接続するために通常用いられていた、導電ペーストや導電ビーズ等の導電部材を用いることなく、画素電極１４と対向電極２５とを好適に接続することができる。
画素電極１４が有する突起部４の高さ（薄膜トランジスタアレイ基板２３の主面に対して垂直な方向の高さ）は、液晶表示装置２１ａのセルギャップ（薄膜トランジスタアレイ基板２３と対向基板２４との間の距離に相当）と実質的に等しいことが好ましく、液晶表示装置２１ａのセルギャップと等しいことがより好ましい。また、突起部４の形状は特に限定されないが、円柱型以外に、直方体型等の他の形状であってもよい。
なお、画素電極１４、及び、対向電極２５は、それぞれ、本発明の一態様における上記第１及び第２の導電体層に相当する。また、液晶層２２は、本発明の一態様における上記少なくとも１つの絶縁層に含まれるものである。また、液晶層２２を含む絶縁層の内部で突起部４が配置された部分は、本発明の一態様における上記少なくとも１つの絶縁層に設けられた開口に相当する。また、突起部４は、本発明の一態様における上記突起部に相当する。
次に、図３８における、画素電極１４と対向電極２５との間を接続する際に用いられる、実施形態３に係る導電構造体の製造方法について説明する。
実施形態３に係る導電構造体の製造方法は、厚膜フォトレジスト形成工程と、導電体膜（第１の導電体層用の膜）成膜工程と、パターンを形成するためのフォトレジスト形成工程と、導電体膜（第１の導電体層用の膜）エッチング工程と、基板貼り合わせ工程とを含んでいる。なお、該基板貼り合わせ工程以外の実施形態３に係る導電構造体の製造方法は、実施形態１におけるドレイン電極１３の代わりに、画素電極１４を形成すること以外は、実施形態１に係る導電構造体の製造方法と同様である。
（厚膜フォトレジスト形成工程）
実施形態３に係る厚膜フォトレジスト形成工程は、実施形態１におけるゲート絶縁膜１６が形成された基板の代わりに、薄膜トランジスタアレイ基板２３とすること以外は、実施形態１に係る厚膜フォトレジスト形成工程と同様である。
（導電体膜〔第１の導電体層用の膜〕成膜工程）
実施形態３に係る導電体膜（第１の導電体層用の膜）成膜工程は、実施形態１における導電体膜１８ａを、画素電極１４用の材料（例えば、導電膜であるインジウムスズ酸化物〔ＩＴＯ〕等が好ましい。）で形成すること以外は、実施形態１に係る導電体膜（第１の導電体層用の膜）成膜工程と同様である。
（パターンを形成するためのフォトレジスト形成工程）
実施形態３に係るパターンを形成するためのフォトレジスト形成工程は、実施形態１に係るパターンを形成するためのフォトレジスト形成工程と同様である。
（導電体膜〔第１の導電体層用の膜〕エッチング工程）
実施形態３に係る導電体膜（第１の導電体層用の膜）エッチング工程は、実施形態１に係る導電体膜（第１の導電体層用の膜）エッチング工程と同様であり、画素電極１４のパターンが形成されることになる。
（基板貼り合わせ工程）
実施形態３に係る基板貼り合わせ工程について、図３８を用いて説明する。図３８に示すように、画素電極１４が形成された薄膜トランジスタアレイ基板２３と、スパッタ方式により成膜された対向電極２５（導電体膜１８ｂに相当）が形成された対向基板２４とを、画素電極１４と対向電極２５とが接続するように、貼り合わせる。なお、対向電極２５の厚さは特に限定されないが、８０ｎｍ以上、１５０ｎｍ以下であることが好ましい。
上述のようにして、実施形態３に係る導電構造体を製造することができる。
実施形態３に係る導電構造体の製造方法によれば、画素電極１４を、液晶層２２を含む絶縁層の内部に配置された突起部４を有し、突起部４が対向電極２５と直に接続するように形成することができる。よって、画素電極１４と対向電極２５との間の接続不良の発生を充分に防止することができる導電構造体の製造方法を提供することができる。更に、実施形態３に係る導電構造体の製造方法によれば、画素電極１４と対向電極２５とを電気的に接続するために通常用いられていた、導電ペーストや導電ビーズ等の導電部材を用いることなく、画素電極１４と対向電極２５とを好適に接続することができる。
なお、導電体膜１８ａ（画素電極１４）、１８ｂ（対向電極２５）は、それぞれ、本発明の一態様における上記第１及び第２の導電体層に相当する。また、フォトレジスト１７ａは、本発明の一態様におけるフォトレジストに相当する。また、薄膜トランジスタアレイ基板２３は、本発明の一態様における基板に相当する。また、対向基板２４は、本発明の一態様における対向基板に相当する。また、厚膜フォトレジスト形成工程、導電体膜（第１の導電体層用の膜）成膜工程、導電体膜（第１の導電体層用の膜）エッチング工程、及び、基板貼り合わせ工程は、それぞれ、本発明の一態様における上記工程（１）、（２）、（３）、及び、（１０）に相当する。
次に、実施形態３に係る表示装置については、上述した実施形態３に係る導電構造体を有する液晶表示装置である。
以下に、実施形態３に記載した方法で導電構造体を実際に作製した実施例を、実施例３として示す。
（実施例３）
実施例３において、フォトレジスト１７ａの厚さは、液晶表示装置２１ａのセルギャップに合わせて適宜設定される。また、導電体膜１８ａ、１８ｂは、インジウムスズ酸化物（ＩＴＯ）であり、厚さは、１００ｎｍである。
次に、実施例３において、厚膜フォトレジスト形成工程のベーク処理条件は、温度を２２０℃、処理時間を５０分とした。また、導電体膜（第１の導電体層用の膜）エッチング工程の条件は、塩酸に３００秒浸漬させることとした。また、エッチングに用いたレジストの除去は、剥離液に６００秒浸漬させることとした。
［実施形態４］
実施形態４は、本発明に係る導電構造体を、液晶表示装置における、薄膜トランジスタアレイ基板が有する画素電極と、該薄膜トランジスタアレイ基板に対向する対向基板が有する対向電極との間の接続に用いる場合である。
実施形態４に係る導電構造体について、図３９を用いて説明する。
図３９は、実施形態４に係る導電構造体を有する液晶表示装置を示す斜視模式図である。図３９に示すように、液晶表示装置２１ｂは、最表層に画素電極１４が設けられた薄膜トランジスタアレイ基板２３と、薄膜トランジスタアレイ基板２３に対向し、対向電極２５が設けられた対向基板２４と、両基板に挟持された液晶層２２とを有している。
また、図３９に示すように、対向電極２５は、液晶層２２を含む絶縁層の内部に配置された突起部４を有し、突起部４が画素電極１４と直に接続している。よって、対向電極２５と画素電極１４との間の接続不良の発生を充分に防止することができる。更に、実施形態４に係る導電構造体によれば、対向電極２５と画素電極１４とを電気的に接続するために通常用いられていた、導電ペーストや導電ビーズ等の導電部材を用いることなく、対向電極２５と画素電極１４とを好適に接続することができる。
対向電極２５が有する突起部４の高さ（対向基板２４の主面に対して垂直な方向の高さ）は、液晶表示装置２１ｂのセルギャップ（薄膜トランジスタアレイ基板２３と対向基板２４との間の距離に相当）と実質的に等しいことが好ましく、液晶表示装置２１ｂのセルギャップと等しいことがより好ましい。また、突起部４の形状は特に限定されないが、円柱型以外に、直方体型等の他の形状であってもよい。
なお、対向電極２５、及び、画素電極１４は、それぞれ、本発明の一態様における上記第１及び第２の導電体層に相当する。また、液晶層２２は、本発明の一態様における上記少なくとも１つの絶縁層に含まれるものである。また、液晶層２２を含む絶縁層の内部で突起部４が配置された部分は、本発明の一態様における上記少なくとも１つの絶縁層に設けられた開口に相当する。また、突起部４は、本発明の一態様における上記突起部に相当する。
次に、図３９における、対向電極２５と画素電極１４との間を接続する際に用いられる、実施形態４に係る導電構造体の製造方法について説明する。
実施形態４に係る導電構造体の製造方法は、厚膜フォトレジスト形成工程と、導電体膜（第１の導電体層用の膜）成膜工程と、パターンを形成するためのフォトレジスト形成工程と、導電体膜（第１の導電体層用の膜）エッチング工程と、基板貼り合わせ工程とを含んでいる。なお、実施形態４に係る導電構造体の製造方法は、実施形態３における画素電極１４、及び、対向電極２５の代わりに、それぞれ、対向電極２５、及び、画素電極１４を形成すること以外は、実施形態３に係る導電構造体の製造方法と同様である。
上述のようにして、実施形態４に係る導電構造体を製造することができる。
実施形態４に係る導電構造体の製造方法によれば、対向電極２５を、液晶層２２を含む絶縁層の内部に配置された突起部４を有し、突起部４が画素電極１４と直に接続するように形成することができる。よって、対向電極２５と画素電極１４との間の接続不良の発生を充分に防止することができる導電構造体の製造方法を提供することができる。更に、実施形態４に係る導電構造体の製造方法によれば、対向電極２５と画素電極１４とを電気的に接続するために通常用いられていた、導電ペーストや導電ビーズ等の導電部材を用いることなく、対向電極２５と画素電極１４とを好適に接続することができる。
なお、導電体膜１８ａ（対向電極２５）、１８ｂ（画素電極１４）は、それぞれ、本発明の一態様における上記第１及び第２の導電体層に相当する。また、フォトレジスト１７ａは、本発明の一態様におけるフォトレジストに相当する。また、対向基板２４は、本発明の一態様における基板に相当する。また、薄膜トランジスタアレイ基板２３は、本発明の一態様における対向基板に相当する。また、厚膜フォトレジスト形成工程、導電体膜（第１の導電体層用の膜）成膜工程、導電体膜（第１の導電体層用の膜）エッチング工程、及び、基板貼り合わせ工程は、それぞれ、本発明の一態様における上記工程（１）、（２）、（３）、及び、（１０）に相当する。
次に、実施形態４に係る表示装置については、上述した実施形態４に係る導電構造体を有する液晶表示装置である。
以下に、実施形態４に記載した方法で導電構造体を実際に作製した実施例を、実施例４として示す。
（実施例４）
実施例４において、フォトレジスト１７ａの厚さは、液晶表示装置２１ｂのセルギャップに合わせて適宜設定される。また、導電体膜１８ａ、１８ｂは、インジウムスズ酸化物（ＩＴＯ）であり、厚さは、１００ｎｍである。
次に、実施例４において、厚膜フォトレジスト形成工程のベーク処理条件は、温度を２２０℃、処理時間を５０分とした。また、導電体膜（第１の導電体層用の膜）エッチング工程の条件は、塩酸に３００秒浸漬させることとした。また、エッチングに用いたレジストの除去は、剥離液に６００秒浸漬させることとした。
［その他の好適な実施形態］
実施形態に係る表示装置としては、上述したような液晶表示装置の他に、ＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ：微小電気機械システム）技術を用いた表示装置、例えば、ＭＥＭＳシャッターディスプレイが挙げられ、本発明に係る導電構造体は、該ＭＥＭＳシャッターディスプレイの駆動回路と、該駆動回路から印加された電圧により駆動可能なＭＥＭＳアクチュエータとを電気的に接続する際に好適に用いられる。該ＭＥＭＳシャッターディスプレイは、画素毎にＭＥＭＳ技術を用いて作製された微小なシャッターを有し、該シャッターを開閉することで、バックライト等の光源からの光の透過量を調節し、表示のオン／オフを行うものである。該ＭＥＭＳシャッターディスプレイは、現在主流となっている液晶ディスプレイでは必要な偏光板及びカラーフィルタ等を必要としないため、バックライト等の光源からの光の利用効率が高く、消費電力を抑えることができる。
［比較形態１］
比較形態１は、従来の導電構造体を、薄膜トランジスタ素子を有する薄膜トランジスタアレイ基板における、ドレイン電極と画素電極との間の接続に用いる場合である。
比較形態１に係る導電構造体について、図４０及び図４１を用いて説明する。
図４０は、比較形態１に係る導電構造体を有する薄膜トランジスタアレイ基板の画素部を示す平面模式図である。図４０に示した画素部８’では、ゲートバスライン９’で選択されたタイミングで、ソースバスライン１０’から供給された電圧を、ソース電極１１’、半導体層１２’、及び、ドレイン電極１３’を介して、画素電極１４’に印加する。
図４１は、図４０中の線分ｃ－ｃ’に対応する部分の断面を示す断面模式図である。図４１に示すように、上記薄膜トランジスタアレイ基板が有する薄膜トランジスタ素子１５’は、基板２’（例えば、ガラス基板）と、基板２’の主面上に設けられたゲートバスライン９’と、ゲートバスライン９’を覆うように設けられたゲート絶縁膜１６’と、ゲート絶縁膜１６’上の一部で、基板２’の主面を平面視したときに、ゲートバスライン９’と重畳する位置に設けられた半導体層１２’と、ゲート絶縁膜１６’及び半導体層１２’上の一部で、ゲート絶縁膜１６’及び半導体層１２’の基板２’側とは反対側に設けられたソース電極１１’と、ゲート絶縁膜１６’及び半導体層１２’上の一部で、ゲート絶縁膜１６’及び半導体層１２’の基板２’側とは反対側に設けられたドレイン電極１３’と、ゲート絶縁膜１６’、半導体層１２’、ソース電極１１’、及び、ドレイン電極１３’を覆うように設けられた保護膜６ａ’と、保護膜６ａ’上で、保護膜６ａ’の基板２’側とは反対側に設けられた平坦膜６ｂ’と、平坦膜６ｂ’上で、平坦膜６ｂ’の基板２’側とは反対側に設けられた画素電極１４’とを有している。
ここで、比較形態１において、図４１に示すように、保護膜６ａ’、及び、平坦膜６ｂ’に、フォトリソグラフィー、及び、エッチング等の処理を行うことにより、開口７’（コンタクトホール）を形成し、その後、平坦膜６ｂ’上で、平坦膜６ｂ’の基板２’側とは反対側に、画素電極１４’をスパッタ方式により成膜し、開口７’の内部を埋め込むことで、ドレイン電極１３’に接続させる。しかしながら、開口７’の径が小さくなり、深さが深くなる場合は、画素電極１４’で開口７’の内部を充分に埋めることができず、ドレイン電極１３’と画素電極１４’との間の接続不良が発生してしまう。よって、開口７’の径及び深さに依存せずに、ドレイン電極１３’と画素電極１４’との間の接続不良の発生を充分に防止することができない。
［比較形態２］
比較形態２は、従来の導電構造体を、薄膜トランジスタ素子を有する薄膜トランジスタアレイ基板における、ソースドライバへの接続に用いられる端子とソースバスラインとの間の接続に用いる場合である。
比較形態２に係る導電構造体について、図４２及び図４３を用いて説明する。
図４２は、比較形態２に係る導電構造体を有する薄膜トランジスタアレイ基板の接続端子部を示す平面模式図である。図４２に示すように、接続端子部１９’内では、ソースドライバへの接続に用いられる端子２０’からソースバスライン１０’が引き出されている。
図４３は、図４２中の線分ｄ－ｄ’に対応する部分の断面を示す断面模式図である。図４３に示すように、接続端子部１９’は、基板２’（例えば、ガラス基板）と、基板２’の主面上に設けられたソースドライバへの接続に用いられる端子２０’と、基板２’、及び、ソースドライバへの接続に用いられる端子２０’を覆うように設けられた絶縁膜６ｃ’と、絶縁膜６ｃ’上で、絶縁膜６ｃ’の基板２’側とは反対側に設けられたソースバスライン１０’とを有している。
ここで、比較形態２において、図４３に示すように、絶縁膜６ｃ’に、フォトリソグラフィー、及び、エッチング等の処理を行うことにより、開口７’（コンタクトホール）を形成し、その後、絶縁膜６ｃ’上で、絶縁膜６ｃ’の基板２’側とは反対側に、ソースバスライン１０’を構成する膜をスパッタ方式により成膜し、開口７’の内部を埋め込むことで、ソースドライバへの接続に用いられる端子２０’に接続させる。しかしながら、開口７’の径が小さくなり、深さが深くなる場合は、ソースバスライン１０’を構成する膜で開口７’の内部を充分に埋めることができず、ソースドライバへの接続に用いられる端子２０’とソースバスライン１０’との間の接続不良が発生してしまう。よって、開口７’の径及び深さに依存せずに、ソースドライバへの接続に用いられる端子２０’とソースバスライン１０’との間の接続不良の発生を充分に防止することができない。
１、１０１：導電構造体
２、２’、１０２：基板
３、１０３：第１の導電体層
４：突起部
５、１０５ａ、１０５ｂ：第２の導電体層
６、１０６：絶縁層
６ａ、６ａ’：保護膜
６ｂ、６ｂ’：平坦膜
６ｃ、６ｃ’：絶縁膜
７、７’：開口
８、８’：画素部
９、９’：ゲートバスライン
１０、１０’：ソースバスライン
１１、１１’：ソース電極
１２、１２’：半導体層
１３、１３’：ドレイン電極
１４、１４’：画素電極
１５、１５’：薄膜トランジスタ素子
１６、１６’：ゲート絶縁膜
１７ａ、１７ｂ、１７ｃ、１７ｄ：フォトレジスト
１８ａ、１８ｂ、１８ｃ、１８ｄ：導電体膜
１９、１９’：接続端子部
２０、２０’：ソースドライバへの接続に用いられる端子
２１ａ、２１ｂ：液晶表示装置
２２：液晶層
２３：薄膜トランジスタアレイ基板
２４：対向基板
２５：対向電極
２６：空気
１０７ａ、１０７ｂ：コンタクトホール

Claims (14)

  1. 第１の導電体層と、
    少なくとも１つの絶縁層と、
    該第１の導電体層に電気的に接続された第２の導電体層とが順に設けられた導電構造体であって、
    該第１の導電体層は、該少なくとも１つの絶縁層に設けられた開口内に配置された突起部を有し、
    該突起部は、該第２の導電体層と直に接続されていることを特徴とする導電構造体。
  2. 前記第１の導電体層は、ドレイン電極であり、
    前記第２の導電体層は、画素電極であることを特徴とする請求項１に記載の導電構造体。
  3. 前記第１の導電体層は、ソースドライバへの接続に用いられる端子であり、
    前記第２の導電体層は、ソースバスラインであることを特徴とする請求項１に記載の導電構造体。
  4. 前記第１の導電体層は、画素電極であり、
    前記第２の導電体層は、対向電極であり、
    前記少なくとも１つの絶縁層は、液晶層を含むことを特徴とする請求項１に記載の導電構造体。
  5. 前記第１の導電体層は、対向電極であり、
    前記第２の導電体層は、画素電極であり、
    前記少なくとも１つの絶縁層は、液晶層を含むことを特徴とする請求項１に記載の導電構造体。
  6. 第１の導電体層と、少なくとも１つの絶縁層と、該第１の導電体層に電気的に接続された第２の導電体層とが順に設けられた導電構造体の製造方法であって、
    下記工程（１）～（３）を含むことを特徴とする導電構造体の製造方法。
    （１）基板の主面上に、該基板の主面に対して垂直な側壁が設けられるように、フォトレジストを形成する工程
    （２）該フォトレジストを覆うように、該第１の導電体層用の膜を成膜する工程
    （３）少なくとも該フォトレジストの側壁上の該第１の導電体層が残るように、該第１の導電体層用の膜を異方性エッチングする工程
  7. 前記少なくとも１つの絶縁層は、第１及び第２の絶縁層を含み、
    前記工程（３）の後に、下記工程（４）～（６）を行うことを特徴とする請求項６に記載の導電構造体の製造方法。
    （４）前記第１の導電体層を覆うように、該第１の絶縁層を成膜し、該第１の導電体層の、前記第２の導電体層と接続される部分が露出するように、該第１の絶縁層を開口する工程
    （５）該第１の導電体層、及び、該第１の絶縁層を覆うように、該第２の絶縁層を成膜し、該第１の導電体層の、該第２の導電体層と接続される部分が露出するように、該第２の絶縁層を開口する工程
    （６）該第１の導電体層の露出した部分と接続するように、該第１の導電体層、並びに、該第１及び第２の絶縁層上で前記基板とは反対側に、該第２の導電体層を形成する工程
  8. 前記少なくとも１つの絶縁層は、第３の絶縁層を含み、
    前記工程（３）の後に、下記工程（７）～（９）を行うことを特徴とする請求項６に記載の導電構造体の製造方法。
    （７）前記フォトレジストを除去する工程
    （８）前記第１の導電体層を覆うように、該第３の絶縁層を成膜し、該第１の導電体層の、前記第２の導電体層と接続される部分が露出するように、該第３の絶縁層を開口する工程
    （９）該第１の導電体層の露出した部分と接続するように、該第１の導電体層、及び、該第３の絶縁層上で前記基板とは反対側に、該第２の導電体層を形成する工程
  9. 前記工程（３）の後に、下記工程（１０）を行うことを特徴とする請求項６に記載の導電構造体の製造方法。
    （１０）前記第１の導電体層が形成された前記基板と、前記第２の導電体層が形成された対向基板とを、該第１及び第２の導電体層が接続するように、貼り合わせる工程
  10. 前記第１の導電体層は、ドレイン電極であり、
    前記第２の導電体層は、画素電極であることを特徴とする請求項７に記載の導電構造体の製造方法。
  11. 前記第１の導電体層は、ソースドライバへの接続に用いられる端子であり、
    前記第２の導電体層は、ソースバスラインであることを特徴とする請求項８に記載の導電構造体の製造方法。
  12. 前記第１の導電体層は、画素電極であり、
    前記第２の導電体層は、対向電極であり、
    前記少なくとも１つの絶縁層は、液晶層を含むことを特徴とする請求項９に記載の導電構造体の製造方法。
  13. 前記第１の導電体層は、対向電極であり、
    前記第２の導電体層は、画素電極であり、
    前記少なくとも１つの絶縁層は、液晶層を含むことを特徴とする請求項９に記載の導電構造体の製造方法。
  14. 請求項１～５に記載の導電構造体を有することを特徴とする表示装置。
PCT/JP2013/084181 2012-12-28 2013-12-20 導電構造体、導電構造体の製造方法、及び、表示装置 WO2014103902A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US14/653,954 US20150316804A1 (en) 2012-12-28 2013-12-20 Conductive structure, method for producing conductive structure, and display device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012287656 2012-12-28
JP2012-287656 2012-12-28

Publications (1)

Publication Number Publication Date
WO2014103902A1 true WO2014103902A1 (ja) 2014-07-03

Family

ID=51020987

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2013/084181 WO2014103902A1 (ja) 2012-12-28 2013-12-20 導電構造体、導電構造体の製造方法、及び、表示装置

Country Status (2)

Country Link
US (1) US20150316804A1 (ja)
WO (1) WO2014103902A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180057805A (ko) * 2016-11-22 2018-05-31 삼성디스플레이 주식회사 표시 장치용 백플레인 및 이의 제조 방법
CN112965310B (zh) * 2021-02-26 2023-01-10 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示面板
US20230238248A1 (en) * 2022-01-26 2023-07-27 Nanya Technology Corporation Method of processing substrate

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0745706A (ja) * 1993-08-02 1995-02-14 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH11121612A (ja) * 1997-10-14 1999-04-30 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2012137771A (ja) * 2006-11-14 2012-07-19 Mitsubishi Electric Corp 多層薄膜パターン及び表示装置の製造方法
JP2012155198A (ja) * 2011-01-27 2012-08-16 Seiko Epson Corp 電気光学装置及び電子機器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3102392B2 (ja) * 1997-10-28 2000-10-23 日本電気株式会社 半導体デバイスおよびその製造方法
DE10046411A1 (de) * 2000-09-18 2002-03-28 Philips Corp Intellectual Pty Projektionseinrichtung mit Flüssigkristall-Lichtmodulator
KR100720095B1 (ko) * 2000-11-07 2007-05-18 삼성전자주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
JP2011158528A (ja) * 2010-01-29 2011-08-18 Seiko Epson Corp 電気光学装置の製造方法、並びに電気光学装置及び電子機器
CN102844803B (zh) * 2010-04-22 2015-04-01 夏普株式会社 有源矩阵基板和显示装置
KR101942489B1 (ko) * 2012-10-17 2019-01-28 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이를 포함하는 유기 발광 표시 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0745706A (ja) * 1993-08-02 1995-02-14 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH11121612A (ja) * 1997-10-14 1999-04-30 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2012137771A (ja) * 2006-11-14 2012-07-19 Mitsubishi Electric Corp 多層薄膜パターン及び表示装置の製造方法
JP2012155198A (ja) * 2011-01-27 2012-08-16 Seiko Epson Corp 電気光学装置及び電子機器

Also Published As

Publication number Publication date
US20150316804A1 (en) 2015-11-05

Similar Documents

Publication Publication Date Title
CN106057827B (zh) 一种阵列基板及其制备方法、显示装置
WO2011155125A1 (ja) 薄膜トランジスタ基板及びそれを備えた液晶表示装置並びに薄膜トランジスタ基板の製造方法
KR101282897B1 (ko) 폴리실리콘 박막트랜지스터 및 그 제조방법
WO2016173027A1 (zh) 薄膜晶体管阵列基板及其制作方法
TWI352249B (en) Liquid crystal display device and manufacturing me
WO2017049780A1 (zh) 液晶显示面板、阵列基板及其制造方法
US10444583B2 (en) Display device
WO2012008080A1 (ja) 薄膜トランジスタ基板
WO2015043282A1 (zh) 阵列基板及其制造方法和显示装置
JP2019537282A (ja) アレイ基板とその製造方法及び表示装置
WO2017008333A1 (zh) Tft基板结构的制作方法
WO2017140058A1 (zh) 阵列基板及其制作方法、显示面板及显示装置
CN110148601A (zh) 一种阵列基板、其制作方法及显示装置
WO2015096307A1 (zh) 氧化物薄膜晶体管、显示器件、及阵列基板的制造方法
CN111679517A (zh) 一种显示面板及其制造方法，显示装置
CN104766802B (zh) 液晶显示面板、阵列基板及其薄膜晶体管的制造方法
WO2014103902A1 (ja) 導電構造体、導電構造体の製造方法、及び、表示装置
CN103633098A (zh) 显示装置及其制造方法
CN102956551B (zh) 阵列基板的制作方法、阵列基板及显示装置
US20150221677A1 (en) Active matrix substrate, display device, and production method therefor
US20210225898A1 (en) Manufacturing method of tft array substrate and tft array substrate
US9263483B2 (en) Array panel and manufacturing method for the same
WO2013011601A1 (ja) 液晶表示装置およびその製造方法
WO2015024332A1 (zh) 显示装置、阵列基板、像素结构及其制造方法
WO2006109585A1 (ja) 導電層を備えた基板、表示装置および導電層を備えた基板の製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 13869628

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 14653954

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 13869628

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP