KR100508622B1 - 반도체 소자의 격리막 제조 방법 - Google Patents

Abstract

본 발명은 STI(Shallow Trench Isolation)에 의해 반도체 소자(semiconductor devices)의 격리막(isolation layer)을 제조하는 방법에 관한 것이다. 종래에는 반도체 소자가 집적화 되어 감에 따라 STI CD(Shallow Trench Isolation Critical Dimension)의 사이즈(size)가 쉬링크(shrink)되어 가고 그에 따른 갭필(gap fill) 능력도 한계에 부딪혀 불완전한 갭필로 인한 소자 기능 장애(device function fail)가 발생하기도 한다. 본 발명은 소자 쉬링크에 의한 절연체의 한계를 유전률이 가장 낮은 공기로 대체 함으로써 소자 마진(device margin)을 확보하고 에피택셜 공정을 이용한 STI 보이드(void)를 극복한다.

Description

반도체 소자의 격리막 제조 방법{METHOD FOR MANUFACTURING ISOLATION LAYER OF SEMICONDUCTOR DEVICES}

본 발명은 반도체 소자(semiconductor devices)의 격리막(isolation layer) 제조 방법에 관한 것으로, 특히, STI(Shallow Trench Isolation)에 의해 반도체 소자의 격리막을 제조하는 방법에 관한 것이다.

종래의 반도체 장치 제조에 있어서, 실리콘 기판에 격리막을 형성하기 위해 실리콘 기판 위에 패턴(pattern)을 형성하여 식각 후 격리 영역을 만들고 그 격리 영역에 산화막을 매입하여 STI를 형성하였다.

이와 같은 종래의 기술에 있어서는 반도체 소자가 집적화 되어 감에 따라 STI CD(Shallow Trench Isolation Critical Dimension)의 사이즈(size)가 쉬링크(shrink)되어 가고 그에 따른 갭필(gap fill) 능력도 한계에 부딪혀 불완전한 갭필로 인한 소자 기능 장애(device function fail)가 발생하기도 한다.

상기 종래의 기술은 기존의 TEOS(Tetra Ethyl Ortho Silicate) 계열의 산화막으로 STI가 채워져 있는데, 이때 산화막의 유전률은 3을 가지게 된다.

그러나 공기(air)의 유전률은 1의 값을 갖기 때문에 유전률에서 가장 좋은 것은 공기라고 말할 수 있다.

본 발명은 상술한 결점을 해결하기 위하여 안출한 것으로, 반도체 소자를 제조하는데 있어서 불완전한 갭필로 인한 옥사이드 보이드(oxide void) 형성을 방지하고 STI 구조의 캐패시턴스(capacitance)를 줄이기 위한 에어갭(air gap)을 형성하여 절연효과를 극대화 하는 반도체 소자의 격리막 제조 방법을 제공하는 데 그 목적이 있다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명하면 다음과 같다.

도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 격리막 제조 방법의 일 실시예를 공정별로 나타낸 단면도이다.

먼저, 도 1a와 같이 실리콘 기판(10) 위에 제 1 산화막(12)을 약 150 내지 200 정도의 두께만큼 형성한다. 구현할 트렌치(trench) 영역을 제외한 영역의 제 1 산화막(12)을 제거한다.

도 1b와 같이 전표면에 나이트라이드(nitride)(14)를 트렌치 깊이(trench depth) 두께 정도로 LPCVD(Low Pressure Chemical Vapor Deposition) 방법을 사용하여 증착(deposition)한다. 제 1 산화막(12) 중앙 영역의 나이트라이드(14)를 제거한다. 이때 나이트라이드(14)의 두께 조절이 가능하다.

도 1c와 같이 드러난 나이트라이드(14) 위에 제 2 산화막(16)을 원하는 두께만큼 증착한다. 이때 제 2 산화막(16)의 두께는 외부 대미지(damage)에도 견딜 수 있도록 한다.

도 1d와 같이 제 2 산화막(16)을 블랭킷 식각(blanket etch)하여 제 2 산화막(16)이 나이트라이드(14)의 측벽(side wall)을 이루도록 한다. 이때, 측벽간에는 공간이 있다.

도 1e와 같이 습식 식각하여 나이트라이드(14)를 제거한다.

도 1f와 같이 드러난 기판(10) 위에 에피택셜층(18)을 제 2 산화막(16)보다 높게 형성하여 액티브 영역(active area)을 구현한다.

도 1g와 같이 TEOS(20)를 사용하여 APCVD(Atmospheric Dressure Chemical Vapor Deposition) 방법으로 갭필한다. 이때 제 2 산화막(16)으로 이루어진 두 기둥 사이와 그 각 기둥과 에피택셜층(18) 사이에 스몰 스페이스(small space)로 인해 APCVD 필이 안되고 자연스럽게 에어갭이 형성된다.

도 1h와 같이 화학적 기계적 연마(CMP)나 에치백(Etch Back)을 에피택셜층(18) 표면까지 진행한다. 즉, 에피택셜층(18) 표면까지 평탄화 한다.

한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주 내에서 당업자에 의해 여러 가지 변형이 가능하다.

이상에서 설명한 바와 같이, 본 발명은 소자 쉬링크에 의한 절연체의 한계를 유전률이 가장 낮은 공기로 대체 함으로써 소자 마진(device margin)을 확보하고 에피택셜 공정을 이용한 STI 보이드(void)를 극복한다.

도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 격리막 제조 방법의 일 실시예를 공정별로 나타낸 단면도.

Claims (6)

1. 기판 위에 제 1 산화막을 형성하는 제 1 단계;

   구현할 트렌치 영역을 제외한 영역의 상기 제 1 산화막을 제거하는 제 2 단계;

   전표면에 나이트라이드를 상기 트렌치 깊이 두께 만큼 형성하는 제 3 단계;

   상기 제 1 산화막 중앙 영역의 상기 나이트라이드를 제거하는 제 4 단계;

   드러난 상기 나이트라이드 위에 제 2 산화막을 형성하는 제 5 단계;

   상기 제 2 산화막을 블랭킷 식각하여 상기 제 2 산화막이 상기 나이트라이드의 측벽을 이루도록 하는 제 6 단계;

   상기 나이트라이드를 제거하는 제 7 단계;

   드러난 상기 기판 위에 에피택셜층을 상기 제 2 산화막보다 높게 형성하여 액티브 영역을 구현하는 제 8 단계;

   TEOS를 사용하여 갭필하는 제 9 단계; 및

   상기 에피택셜층 표면까지 평탄화 하는 제 10 단계를 포함하는 반도체 소자의 격리막 제조 방법.
2. 제 1 항에 있어서, 상기 기판은 실리콘 기판인 반도체 소자의 격리막 제조 방법.
3. 제 1 항에 있어서, 상기 제 1 산화막의 두께는 150 내지 200인 반도체 소자의 격리막 제조 방법.
4. 제 1 항에 있어서, 상기 제 3 단계는 상기 나이트라이드를 LPCVD 방법으로 형성하는 반도체 소자의 격리막 제조 방법.
5. 제 1 항에 있어서, 상기 제 9 단계는 상기 TEOS를 사용하여 APCVD 방법으로 갭필하는 반도체 소자의 격리막 제조 방법.
6. 제 1 항에 있어서, 상기 평탄화는 화학적 기계적 연마나 에치백 공정으로 수행하는 반도체 소자의 격리막 제조 방법.