TWI482238B

TWI482238B - 半導體孔洞結構

Info

Publication number: TWI482238B
Application number: TW101126081A
Authority: TW
Inventors: Yuan Chieh Chiu
Original assignee: Macronix Int Co Ltd
Priority date: 2012-07-19
Filing date: 2012-07-19
Publication date: 2015-04-21
Also published as: TW201405703A

Description

半導體孔洞結構

本發明之實施例係關於半導體裝置，更具體的是改善孔洞結構的方法與結構。

與製造可靠的積體電路相關一個非常重要的因素是必須準確地控制形成於積體電路單獨結構中的輪廓。如此的結構可以是接觸窗孔洞。導電材料然後可以被沈積於此孔洞結構內以提供此積體電路中介於水平層次間的垂直導電路徑。積體電路中可以包含許多層次，且使用接觸窗與介層孔於層次之間來產生介於相鄰層次間的電性通訊。傳統的積體電路需要成千上萬個具有精確且均勻寬度或臨界尺寸的接觸孔洞。

將積體電路的尺寸縮小時會導致在此孔洞結構中所允許的臨界尺寸也會跟著縮小。因此在一臨界尺寸縮小的情況下要形成孔洞結構就會因為層次間對準的問題而變得更困難。此外，在高深寬比的孔洞結構(具有較陡斜率側壁之小孔洞)內填入導電材料以及均勻地將導電材料填入其中也會變得更困難。

因此，需要提供一種新的方案來形成具有較小臨界尺寸的改良接觸窗孔洞/介層孔結構，以及形成此種結構的方法。

根據本發明之一實施例，形成一第一層於一基板上。之後，形成且圖案化一幕罩層於該第一層之上。蝕刻部分通過該第一層。形成一第二層於該第一層之上。以及，藉由非微影製程蝕刻通過該第一層及該第二層。

根據本發明之另一實施例，一種半導體裝置，包含一基板、一第一層、以及一第二層。此第一層形成於該基板上，該第一層中具有一孔洞部分延伸通過該第一層。此第二層形成於該基板以及該第一層中的一孔洞側壁上，且該第二層具有一厚度小於該孔洞寬度的一半。

根據本發明之再一實施例，一種半導體裝置，包含一基板、一第一層、以及一第二層。此第一層形成於該基板上，該第一層中具有一孔洞部分延伸通過該第一層。該孔洞具有一第一部分較遠離該基板，且延伸通過該第一層的部分具有一第一寬度。該孔洞具有一第二部分自該第一部分延伸朝向該基板，且延伸通過該第一層靠近該基板的部分具有一第二寬度。以及該第二寬度小於該第一寬度。

當半導體裝置的製程邁向60奈米(或更小)技術節點時，例如是接觸窗或是介層孔的孔洞結構需要更小的臨界尺寸(CD)以允許層間對準的製程窗口。例如是接觸窗的如此孔洞結構需要更緊密地控制其臨界尺寸(CD)以獲得層間準確地對準。在某些情況下，其臨界尺寸(CD)是比微影製程的最小解析度還更小。

請參閱第1圖，其顯示根據本發明一範例實施例之半導體裝置的剖面圖。如圖中所示，一底層結構10形成於一基底12中。一金屬層間介電層14形成於底層結構10及基底12之上。此金屬層間介電層14可以是氧化矽、氮化矽、氮氧化矽、多晶矽及其組合以及其他合適的材料。一先進圖案薄膜16形成於金屬層間介電層14之上。此先進圖案薄膜16可以是氧化矽、氮化矽、氮氧化矽、氮化鈦、非晶碳(APF)、富矽底部抗反射層、有機底層光阻(ODL)及其組合以及其他合適的材料。此金屬層間介電層14與先進圖案薄膜16通常是不同的材質以提供較佳的圖案及防止金屬層間介電層14在先進圖案薄膜16進行蝕刻時受到傷害。

請參閱第1A圖，依序形成一介電抗反射塗佈層18、一底部抗反射塗佈層20及一光阻層22於此先進圖案薄膜16之上，然後進行圖案化。此光阻層22可以是193奈米的光阻或是其他合適的光阻。

請參閱第1B圖，藉由例如是乾蝕刻的蝕刻製程形成孔洞30，之後除去此介電抗反射塗佈層18、底部抗反射塗佈層20以及光阻層22。

對例如是第1A圖中所示的結構進行蝕刻通過金屬層間介電層14，或許會形成一個不欲見的結果，即孔洞30與底層結構10交界處的寬度W1大於此底層結構10上表面處的寬度W3。

請參閱第1C圖，孔洞32是藉由與第1A圖中所示之類似的光阻圖案蝕刻形成，但是圖案化成與底層結構10之間對應的孔洞。如此的蝕刻後亦或許會形成一個不欲見的結果，即孔洞32與底層結構10交界處的寬度W7大於此底層結構10之間的距離W5。

請參閱第2圖，其顯示根據本發明一範例實施例形成孔洞於一半導體裝置中的剖面圖。此半導體裝置會先如第1A圖般準備。之後，如第2A圖中所示，進行氧氣電漿為主的非均向性蝕刻以蝕刻通過此先進圖案薄膜16，同時也將底部抗反射塗佈層20以及光阻層22除去。此處所使用的電漿配方必須對介電抗反射塗佈層18具有良好的選擇性以降低介電抗反射塗佈層18的損失。再進行另一次非均向性乾蝕刻以部分除去直到金屬層間介電層14的材料及形成孔洞36。此金屬層間介電層14的蝕刻深度係由所進行的蝕刻製程持續的時間來控制。

請參閱第2B圖，一層薄膜40以相對低的溫度下沈積於在仍具有先進圖案薄膜16之經圖案化的金屬層間介電層14之上。此薄膜40可以是例如氧化物，而相對低的溫度例如是低於150℃。在較低溫度下的沈積可以防止或減少對於先進圖案薄膜16及其所定義之結構的傷害。此薄膜40係與先進圖案薄膜16不同的材料，係作為硬式幕罩之用。使用與先進圖案薄膜16不同的材料作為薄膜40允許特別是高深寬比之孔洞結構中較佳的邊緣覆蓋沈積特性。此薄膜40的厚度可以是小於所形成孔洞底部尺寸的寬度的一半。在某些實施例中，薄膜40的厚度可以是小於20奈米。

請參閱第2C圖，進行非均向性蝕刻且移除此薄膜40及先進圖案薄膜16以形成孔洞50。此先進圖案薄膜16可以是可烘烤的材料。因此，若是介電抗反射塗佈層18、底部抗反射塗佈層20以及光阻層22在移除先進圖案薄膜16時存在的話，可以在移除先進圖案薄膜16時一併移除。

此孔洞50在此孔洞50的上方具有一寬度W9，其係較此孔洞50與下層結構10的交會處之寬度W11更大。在某些實施例中，此下層結構10的上方具有一小於80奈米的上方尺寸(或是在在某些實施例中小於60奈米)，而寬度W11則是小於下層結構10的上方尺寸。

此孔洞50具有一階梯狀輪廓包括突出部分52和53向孔洞50的中心線內縮。此孔洞50側壁的斜率可以在突出部分52和53之上與之下是不同的。寬度W9和W11的差距是與此薄膜40的厚度對應，但是不需要是一模一樣。突出部分52和53朝向孔洞50的中心線內縮的距離也是與此薄膜40的厚度對應，但是不需要是一模一樣，也不需要是與寬度W9和W11的差距一模一樣。因此，寬度W9和W11的差距及突出部分52和53朝向孔洞50的中心線內縮的距離可以由此薄膜40的厚度控制。突出部分52和53的寬度可以是相等的。

下層結構10至突出部分52的高度為H1而突出部分52至金屬層間介電層14表面的高度為H2可以根據形成薄膜40之前的孔洞36的深度而變動。如此允許控制孔洞50較窄底部部分的深寬比而可以使填充材料更均勻的沈積進入孔洞50之內。

使用類似於薄膜40的間隔物來形成孔洞36允許使用非微影製程而不是嵌鑲製程來進行蝕刻。因此，所形成的孔洞36是垂直對稱的。

使用上述之製程，產生比微影製程極限的最小解析度更小的臨界尺寸(CD)就變得可能。舉例而言，193奈米光阻先前被認為其極限僅能定義出大於80奈米的結構，而使用上述之製程卻能達成小於60奈米或更小的特徵尺寸。使用上述較小特徵尺寸孔洞的範例應用包括浮動閘極記憶體、電荷捕捉記憶體、非揮發記憶體或是嵌入式記憶體，當然也可以有其他更多的應用。

一個範例的優點是在與接近底層結構接觸處形成較小特徵尺寸孔洞，其斜率係朝向此接觸窗(在某些實施例中具有兩段斜率)。因此，導電材料相較於高深寬比的孔洞較易沈積於此種接觸窗內，且可以提供較佳的材料填充表現。

另一個範例的優點是於幕罩層之後所施加的層次(例如層40)可以填入此孔洞中。因為幕罩層形成製程中的錯誤會產生細縫或是裂縫。因此，例如是氧化層中的細縫或是裂縫等問題可以藉由填入此層而減少。

另一個範例的優點是減少或消除細縫問題可以防止例如是細縫或是裂縫等孔洞結構穿過此元件層次中(例如層間介電層14)的空間，且防止接觸窗/介層孔短路。

可以理解的是，此層(例如40)可以沈積於包括光阻層、類光阻層、含碳層或是圖案層等其他層次之上以改善半導體裝置中的不同孔洞結構。此外，也可以理解的是，此製程可以應用於半導體裝置中例如式週邊接觸窗、介層孔以及溝渠等不同結構層之中。

第3圖顯示上述所描述之製程的結構可以重複若干次於一半導體裝置的製程中。

請參閱第3A圖，一底層結構10形成於一基底12中。一金屬層間介電層14形成於底層結構10及基底12之上。一先進圖案薄膜16形成於金屬層間介電層14之上。一孔洞80然後藉由蝕刻通過此先進圖案薄膜16以及一部分的金屬層間介電層14形成。於蝕刻此孔洞80之後，形成一層例如是氧化矽的薄膜90。此薄膜90可以是在先進圖案薄膜16存在之下而以相對低的溫度例如是低於150℃沈積。

請參閱第3B圖，於第3A圖的結構進行非均向性蝕刻，然後形成一層例如是氧化矽的薄膜100。此非均向性蝕刻進行的夠久使得孔洞110現在繼續朝向底層結構10延伸但是不會穿過金屬層間介電層14。此薄膜100可以是在先進圖案薄膜16存在之下而以相對低的溫度例如是低於150℃沈積。

請參閱第3C圖，於第3B圖的結構進行第二次非均向性蝕刻。此第二次非均向性蝕刻進行的夠久使得孔洞120穿過金屬層間介電層14而抵達底層結構10。

此孔洞120包括三個部分。第一部分122a是靠近底層結構10而具有最小的寬度W15。第二部分122b是中間區域具有大於寬度W15的寬度W17。第三部分122c是靠近金屬層間介電層14表面的區域具有大於寬度W17的寬度W19。此孔洞120包括一內傾突出部分124介於第一部分122a與第二部分122b之間，以及一內傾突出部分126介於第二部分122b與第三部分122c之間，兩者皆朝向孔洞120的中心線傾斜。

此寬度W19是由圖案化此孔洞80的幕罩尺寸所控制。因為在蝕刻製程中材料損失的緣故，寬度W19是較孔洞80的幕罩尺寸略大。

此寬度W17和W19之間的差距可以由薄膜90的厚度所控制。此寬度W15和W17之間的差距可以由薄膜100的厚度所控制。

第三部分122c的高度H5可以由形成孔洞80的蝕刻製程的時間所控制。第二部分122b的高度H7可以由第一非均向蝕刻的時間所控制。第一部分122a的高度H9可以在考慮金屬層間介電層14的厚度情況下由調整此高度H5和H7所控制。

因此，可以理解的是許多不同類型的孔洞輪廓可以藉由本發明所揭露的方法而獲得。

本發明並不侷限於使用於接觸窗孔洞，也可以使用於例如淺溝渠隔離(STI)結構。

請參閱第4A圖，先進圖案薄膜16形成於此基底12之上。介電抗反射塗佈層18形成於此先進圖案薄膜16之上。一底部抗反射塗佈層20形成於介電抗反射塗佈層18之上。及一光阻層22形成於此底部抗反射塗佈層20形成於介電抗反射塗佈層18之上之上。圖中所示的介電抗反射塗佈層18、底部抗反射塗佈層20及光阻層22是進行圖案化之後的結果。

請參閱第4B圖，進行一蝕刻通過此先進圖案薄膜16而將基底12裸露出來。請參閱第4C圖，此蝕刻繼續部份通過此基底12而形成溝渠140。於蝕刻形成溝渠140後，可以將底部抗反射塗佈層20及光阻層22除去，之後再形成一層例如是氧化矽的薄膜150。此薄膜150可以是在先進圖案薄膜16存在之下而以相對低的溫度例如是低於150℃沈積。

請參閱第4D圖，於第4C圖的結構進行非均向性蝕刻。此非均向性蝕刻進行的夠久使得溝渠160現在延伸穿過基底12而將底層結構10隔離。此溝渠160可以填充一層例如是氧化矽的介電材料。

雖然本發明係已參照實施例來加以描述，然本發明創作並未受限於其詳細描述內容。替換方式及修改樣式係已於先前描述中所建議，且其他替換方式及修改樣式將為熟習此項技藝之人士所思及。特別是，所有具有實質上相同於本發明之構件結合而達成與本發明實質上相同結果者，皆不脫離本發明之精神範疇。因此，所有此等替換方式及修改樣式係意欲落在本發明於隨附申請專利範圍及其均等物所界定的範疇之中。

10‧‧‧底層結構

12‧‧‧基底層

14‧‧‧金屬層間介電層

16‧‧‧先進圖案薄膜

18‧‧‧介電抗反射塗佈層

20‧‧‧底部抗反射塗佈層

22‧‧‧光阻層

30、36、50、80、100、110、120、140‧‧‧孔洞

40、90、150‧‧‧薄膜

52、53‧‧‧突出部分

124、126‧‧‧內傾突出部分

160‧‧‧溝渠

本發明係由申請專利範圍所界定。這些和其它目的，特徵，和實施例，會在下列實施方式的章節中搭配圖式被描述，其中：

第1圖顯示根據本發明一範例實施例之半導體裝置的剖面圖。

第2圖顯示根據本發明一範例實施例形成孔洞於一半導體裝置中的剖面圖。

第3圖顯示根據本發明一範例實施例之半導體裝置的剖面圖。

第4圖顯示根據本發明一範例實施例之溝渠隔離結構、類似溝渠結構及其他溝渠結構應用的剖面圖。

10‧‧‧底層結構

12‧‧‧基底層

14‧‧‧金屬層間介電層

16‧‧‧先進圖案薄膜

18‧‧‧介電抗反射塗佈層

36、50‧‧‧孔洞

40‧‧‧薄膜

52、53‧‧‧突出部分

Claims

一種形成一半導體結構的方法，包含：形成一第一層於一基板上；形成且圖案化一幕罩層於該第一層之上；蝕刻部分通過該第一層；形成一第二層於該第一層之上；藉由非微影製程蝕刻通過該第一層及該第二層；該蝕刻於該第一層中形成一孔洞；以及其中，該孔洞的一側壁包括朝向該孔洞的一中心線傾斜的內傾突出部分，及該孔洞的一第二側壁包括朝向該孔洞的一中心線傾斜的第二內傾突出部。
如申請專利範圍第1項所述之方法，其中：該孔洞在較遠離該基板的部分之一寬度係大於該孔洞在較接近該基板的部分之一寬度。
如申請專利範圍第1項所述之方法，其中：該內傾突出部分之一寬度大致與該第二內傾突出部分之一寬度相等。
一種半導體裝置，包含：一基板，具有一形成於該基板上之底層結構；一第一層形成於該基板及該底層結構上，該第一層中具有一具有內縮側壁之孔洞部分延伸通過該第一層，該孔洞係位於該底層結構之上；以及一第二層形成於該基板以及該第一層中的一孔洞之內縮側壁上，該第二層具有一厚度小於該孔洞之最窄部分之寬度的一半。
一種半導體裝置，包含：一基板；一第一層形成於該基板上，並具有一遠離於該基板之頂表面及一鄰近於該基板之底表面；該第一層中具有一孔洞部分延伸經由該頂表面至該底表面以通過該第一層，其中該孔洞具有一第一部分較遠離該基板，且延伸通過該第一層的部分具有一第一寬度；該孔洞具有一第二部分自該第一部分延伸朝向該基板，且延伸通過該第一層靠近該基板的部分具有內縮側壁及一第二寬度；以及該第二寬度小於該第一寬度。
如申請專利範圍第5項所述之半導體裝置，其中該孔洞的一側壁包括朝向該孔洞的一中心線傾斜的內傾突出部分。
如申請專利範圍第5項所述之半導體裝置，其中：該基板包括一底層結構；以及該孔洞在較接近該基板的部分之該寬度是小於該底層結構靠近該第一層的部分之一寬度。
如申請專利範圍第5項所述之半導體裝置，其中：該基板包括至少兩層底層結構；以及該孔洞的該第二部分蝕刻通過該第一層及進入於該兩層底層結構之間的該基板。
一種半導體裝置，包含：一第一層，其具有一頂表面及一底表面；該第一層具有一孔洞延伸經由該頂表面至該底表面以通過該第一層；以及一底層結構具有一頂表面及一頂尺寸；其中該孔洞具有一階梯狀及一底尺寸形成於該第一層之底表面與該底層結構之頂表面之間之介面，其中該孔洞的該底尺寸小於該底層結構的該頂尺寸；以及該孔洞之至少一部份具有內縮側壁。
如申請專利範圍第9項所述之半導體裝置，其中該孔洞結構是垂直地對稱。